Sunteți pe pagina 1din 70

IONESCU VIOREL

CAIET DE LUCRRI PRACTICE

CIRCUITE INTEGRATE DIGITALE

UNIVERSITATEA OVIDIUS CONSTANA

2008

Cuprins:
LUCRAREA NR.1: STUDIUL PORILOR LOGICE...................pag.2 LUCRAREA NR.2: STUDIUL SUMATOARELOR I A SCZTOARELOR.............................................................................pag.6 LUCRAREA NR.3 : STUDIUL CODIFICATOARELOR I DECODIFICATOARELOR.......pa g.13 LUCRAREA NR.4: STUDIUL MULTIPLEXORULUI I A DEMULTIPLEXORULUI.pag.19 LUCRAREA NR.5: STUDIUL COMPARATOARELOR SERIAL, PARALEL, NUMERIC DE UN BIT.................................................pag.27 LUCRAREA NR.6 : STUDIUL CIRCUITELOR BASCULANTE BISTABILE(CBB)..............................................................................pag.30 LUCRAREA NR.7: STUDIUL NUMRTOARELOR (DIVIZOARE DE FRECVEN)....................................................pag.34 LUCRAREA NR.8: STUDIUL REGISTRELOR DE DEPLASAREpag.39 LUCRAREA NR. 9 : STUDIUL CIRCUITULUI ASTABIL I MONOSTABIL CU CIRCUITUL INTEGRAT 4047.pag.43 LUCRAREA NR. 10: STUDIUL CONVERTORULUI DIGITAL/ ANALOG(D/A)................................................................pag.46

LUCRAREA NR.1: STUDIUL PORILOR LOGICE


1.1.CONSIDERAII TEORETICE 1.1.1. NOIUNI DE ALGEBR BOOLEAN Fie o mulime format din dou elemente unice M = { 0,1 } ;atunci pentru X M, n M un alt element, notat X ,numit inversul(negatul) lui X cu proprietile: X =0 pentru X=1, X =1 pentru X=0, X X =0, X =X. Se pot scrie urmtoarele proprieti pentru X: X 0 = 0 , X 1 = X , X + 0 = X , X + 1 = 1 . Se definesc relaiile lui DE MORGAN astfel: A,B M, A + B = A B i A B = A + B . 2.1.2. PORI LOGICE. IMPLEMENTAREA UNOR FUNCII LOGICE DE BAZ.

POARTANU

Y =A

POARTAI-NU(NAND)

A B

Y = A B

POARTA I(AND)

A B

Y = A B

A B

Y = A B

A
POARTASAU(OR)

Y = A+B
B

A B

Y = A +B

A
POARTASAU-NU(NOR)

Y = A+B
B

Y = A+B

POARTASAU-EXCLUSIV(XOR)

A B

Y = A B + A B

Porile logice de mai sus se pot realiza n tehnologia CMOS folosind cte o pereche de tranzistoare MOS cu canal p pe intrri legate n serie i o pereche de tranzistoare MOS cu canal n legate n paralel(cazul porii NOR);cnd tranzistoarele MOS cu canal n sunt legate n serie i cele MOS cu canal p n paralel, se poate realiza poarta NAND. Porile logice sunt fabricate sub form de circuite integrate seria CMOS 4000 , cele mai ntlnite fiind: 4069(4 pori NU), 4011(4 pori I-NU cu 2 intrri), 4012(2 pori INU cu 4 intrri), 4030(4 pori XOR), 4001(4 pori SAU-NU cu 2 intrri), .a.

Fiecare firm productoare introduce un anumit cod n faa celor 4 cifre, ca de exemplu: firmele NS, RCA(S.U.A) produc CD 4XXX, MOTOROLA(S.U.A)- 1 4XXX, .a. In fig 1 sunt prezentate 2 scheme de pori logice realizate n tehnologia CMOS.
Q2 IRF9510 Q3 IRF9510

+ -

Vdd 5V

0V B

Q1 IRFI530G

0V A

Q4 IRFI530G

a.Poarta NAND cu TECMOS

5V Q4 IRFI9Z24G + Vdd 5V

5V Q5 IRFI9Z24G

Y1
Y Q2 IRFI530G Q3 IRFI530G X

Q1 IRFI9Z24G X Q6 IRFI530G

Y2

b. Poarta NOR cu TECMOS, poarta OR(X legat cu Y1) cu TECMOS. Fig.1.Pori logie n tehnologia CMOS

1.2.DESFURAREA LUCRRII Studiul porilor logice de baz i implementarea unor CLC simple
2
2 1

3
C D 4 V

1
4 0 1 1 c V c 1 B 4

4
1 C 7 V 2 D

5
4 0 6 9 U 1 s V c 4

6
3 B 7 V 4 s V c C D 4 0 6 9 U 1 4

7
5 B 7 V 6 C D

8
4 0 6 7 s V s 9

9
6 U

1
5 B

0
C 1 4 V c D

1
4

1
0 1 1 B

1
9

3
C D 7

1
4 0 6

2
9 U B

7 V s

1 4

U 6 5 C 10 7 C D 4 0 1 1 B V s 1

7 D 4 V

B 4 0 1 1 B

7 V s 9 8

4 V c 4

U 3 C

8 D

A 4 0 1 1 B 11 C D 4 0 1 1 B

1 4 V c 1 2

7 V s V s

4 V c

14 1

6 1

6 1

12

13

c ( +

s ( - )

Fig.1. Montaj experimental pentru studiul porilor logice a.Completai tabelul 2 i identificai expresia funciei logice la ieire Y = (A,B) (vezi.subpunctul 2.1.2.), respectiv tipul porii logice studiate , aplicnd pe bornele 2(A) i 3(B) semnal logic 0 legarea prin cordon de legtur a bornei respective la VSS( adic la sursei de alimentare de 5 V) precum i semnal logic 1 legarea prin cordon de legtur a bornei respective la VCC(la + susei de alimentare). Cu ajutorul unui Voltmetru se va msura pe borna 1 tensiunea de ieire Y, notndu-se n tabel valorile 1 logic 5V pe volmetru, respectiv 0 logic 0V pe voltmetru. b.n mod analog, se completeaz tabelul 1, identificnd tipul porii logice studiate.
4(A ) 0 1 Y ... = T abelul 1 5(Y ) 2(A 3(B) 1(Y ) ) 0 1 0 1 0 0 1 1 2(A 3(B 5(Y) ) ) 0 1 0 1 0 0 1 1 Y= ... Tabelul 3 6(A) 7(B 8(Y ) ) 0 0 1 0 1 0 1 1 Y ... = Tabelul 4 6(A 7(B) 5(Y ) ) 0 1 0 1 0 0 1 1 Y= ... T abelul 5
14(A 17(B 18(Y ) ) )

0 1 0 1

0 0 1 1

Y ... = T abelul 2

Y ... = Tabelul 6

c. Se unesc prin cordon de legtur bornele 1 i 4, ieirea noii pori implementate fiind 5(Y). Completai tabelul 3 i identificai expresia funciei logice la ieire Y = f(A,B), respectiv tipul porii logice studiate, intrrile fiind tot pe bornele 2(A) i 3(B).

d. Completeaz tabelul 4 cu valorile logice corespunztoare , msurnd pe borna 8 semnalul logic de ieire Y., intrrile fiind pe bornele 6(A) i 7(B) . Identificai expresia funciei logice la ieire Y = f(A,B), respectiv tipul porii logice studiate. e. Se unesc prin cordon de legtur bornele 8 i 4, ieirea noii pori implementate fiind 5(Y), iar intrrile sunt aceleai ca la punctual c., ca i cerinele.Se va completa tabelul 5. f.Unii prin cordoane de legtur bornele 15 cu 16 i cu 11, apoi bornele 14 cu 9 i 10 cu 17.Intrrile acestei pori logice , implementat ca CLC sunt bornele 14(A) i 17(B), iar ieirea este 18(Y). Identificai expresia funciei logice la ieire i tipul porii logice implementate, dup compleatarea tabelulului 6 i desenarea CLC obinut. g. Implementai o poart SAU cu trei intrri folosind poarta logic realizat la punctul d.,o poart I-NU i o poart inversoare.Verificai funcionalitatea ei(dup realizarea conexiunilor prin cordoane de legtur) completnd un tabel 6 de tipul de mai jos:
A B C Y=A+B+C A B C Y = A + B +C

. . .

. .

. .

. .

. . .

. .

. .

. .

Tabelul 7

Tabelul 8

h. Implementai o poart I NU cu trei intrri folosind poarta logic realizat la punctul b. precum i o poart I-NU cu dou intrri, apoi verificai funcionalitatea ei completnd un tabel 7 ca mai sus.

LUCRAREA NR.2: STUDIUL SUMATOARELOR I A SCZTOARELOR

2.1.CONSIDERAII TEORETICE Principalul bloc care intr in alctuirea calculatoarelor numerice i sistemelor cu microprocesoare o constituie unitatea de calcul aritmetic i logic(ALU), cu care se efectueaz diferitele operaii aritmetice i logice n calculator. Operaia fundamental efectut de calculatoare i sistemele cu microprocesoare este adunarea . Operaia de scdere se reduce la adunarea primului termen(al desczutului) cu complementul(n binar) al celui de-al doilea termen(al scztorului).nmulirea se face prin adunri succesive, iar mprirea prin scderi succesive.Astfel,blocul care efectuueaz adunarea n sistemele numerice de calcul,sumatorul, reprezint unul din blocurile cele mai importante ale ALU. Semisumatorul este un circuit care efectueaz adunarea(n binar)S prin intermediul unei pori XOR(SAU-EXCLUSIV), precum i transportul T- prin folosirea unei pori AND(vezi fig.2.1.). Regula transportului(la un rang superior)pentru adunare este urmtoarea:dac unul din numerele adunate conine un 1, numrtorul produce suma S=1i nu d nimic la transport; dac ambele numere (de un bit fiecare) conin 1 sumatorul produce echivalentul binar al lui 2,format din suma 0 i transportul 1. Tabelul de adevr al circuitului este tabelul 2.1.
a
S = (a + b ) T

a 0 0 1 1

b 0 1 0 1

S 0 1 1 0

T 0 0 0 1

T = a b

Fig.2.1.Semisumatorul-schema logic Fig.2.1.Schema unui semisumator

Tabelul 2.1. Tabel 2.1.

Prin combinarea a dou semisumatoare se obine sumatorul propriu-zis care asigur adunarea a dou numere n binar innd seama i de transportul anterior.Astfel,la efectuarea adunrii n binar a numerelor : ai+1aiai-1..+ bi+1bibi-1 (2.1.) Si+1SiSi-1. la poziia i trebuie s fie efectuat operaia: ai + bi + Ti-1=TiSi (2.2.)

n care Ti-1 este transportul provenit din adunarea de la poziia i-1, iar Ti este transportul generat la rangul i ctre rangul superior. n fig2.2.a. i b. este prezentat schema logic i simbolul sumatorului de 1 bit,avnd la ieire urmatoarele ecuaii logice: Si=(ai + bi) + Ti-1 (2.3.) Ti=aibi- Ti-1( ai + bi) ( 2.4. )
Ti-1 a b Si

a b Ti-1
Ti

Si +

Ti

a.Simbol b.Schema logic Fig.2.2.Sumatorul de 1 bit Scaderea binara utilizeaza circuite sumatoare modificate (cu transport negativ sau imprumuturi) sau se poate nega descazutul si apoi aduna. Imprumutul se face de la rangul (bitul) superior. a b D B 0 0 1 1 0 1 0 1 0 1 1 0 0 1 0 0

Tabel 2.2. Tabelul de adevar pentru semiscazator Inlocuirea operatiei de scadere cu cea de adunare se face in mai multe etape. Scazatorul se scrie sub forma complementului de 1 (se neaga fiecare bit) apoi prin adunarea bitului 1 la cel mai putin semnificativ bit (CMPSB) se gaseste complementul fata de 2 a scazatorului. In continuare, se face operatia de adunare a scazatorului, in complement de 2, cu descazutul: A B = A+ ( B) in care (-B) este complementul fata de 2. Pentru exemplificare se considera scaderea: 44 39, prezentata in tabelul 2.3. I.1.1

Tabel 2.3. Un sumator multibit rezult prin aranjarea n paralel a unui numr de sumatoare complete de un bit(vezi fig.2.3.).Tot aici sunt configurate i cele trei registre care permit adunarea n binar, cu exemplificarea adunrii numerelor 21+7 exprimate n binar: 1 0 1 0 1 0 0 1 1 1 1 1 1 0 0 Se observ c rezult 11100,adic echivalentul n binar al numrului 28.

Registrul A

1
Registrul B

0 0

1 1

0 1

1 1

21 7

+ RT 0 1 0

+ 1 1

+ 1 1

+ 1 0

Registrul S

28

Fig.2.3.Schema unui sumator multibit

2.2. DESFURAREA LUCRRII 2.2.1 STUDIUL SEMISUMATORULUI I SEMISCZTORULUI


V C C

1 R 1 14 1 1 1 K 2 C D 4 0 3 0 U 1 A 3 4 7 7 R 3

( D

B
2

1 K

14

B 8 4 9

14

C 1 0

1 3 2 C 7 D 3

14

1 A

5 6 C 7 D 4 0

B
7

( C

4 1 1 B 7 C D 4 0 1 1 B 1 1 B

4 0

Fig.4.4. Motaj experimental i schema logic general- semisumator i semiscztor a.Semisumatorul Pentru realizarea acestui circuit se vor uni bornele 1 i 4. Intrrile vor fi A= K1 i B= K2; cele dou poziii ale contactoarelor K sunt 1(impuls logic 1 prin legare la +5Vc.c.) i 0(impuls logic 0 prin legare la -5Vc.c.).Circuitele integrate i contactoarele K se alimenteaz la 5V c.c.(Vcc=5V). Se completeaz tabelul 2.2.cu impulsurile logice corespunztoare strilor led-urilor de pe ieirile (S) i (C0), astfel: led stins = 0 logic, led aprins = 1 logic. K1(A) 0 0 1 1 K2(B) 0 1 0 1 S C0 D B0

Tabel 2.2. b.Semiscztorul Se vor uni bornele 1 cu 3 i 2 cu 4. Intrrile vor fi aceleai, iar tensiunile pe ieirile D i B0 se citesc cu acelai voltmetru, trecndu-se n acelai tabel 2.2. impulsurile logice corespunztoare. Desenai circuitul semiscztor obinut i scriei expresia funciei logice la ieire, verificnd corectitudinea nivelelor logice pe ieiri.

10

2.2.2. STUDIUL SUMATORULUI DE UN BIT


14 14 U 1 A 3 C 7 D 4 0 1 1 A 7 U 1 B 4 C D 4 0 1 1 A 7 14 U 1 C 1 0 C D 4 0 1 1 A

1 V c c 2

5 6

8 9

K 3
14

A K 4 B K 5 C i

1 14 U 1 A 1 0 1 1 2 3

1 D 1 1

1 R 2

8 9

C C D 4 0 3 0 7 7

0 41 71 A

1 R 3

K 14 14 U 2 A 3 U 2 B 4 14 U 3 C 1 C 7 D 4 0 0 1 1 B

1 2 C D

5 6

8 9

0 1

1 B

0 1 1

14

1 1

3 2

A 1 1

S
7

4 C D 4 0 3 0 7

Fig. 2.5. Montaj experimental i schema logic- sumatorul de un bit Dup o analiz a schemei logice din fig.4.5., se realizeaz alimentrile la 5Vc.c. ale circuitelor integrate i ale contactoarelor K..Conform figurii de mai sus, corespondena intrri contactoare este: K3=A, K4=B, K5=C.Semnalul logic pe ieirile Si i C0 este de asemeni stabilit cu ajutorul led-urilor. Se completeaz tabelul 4.3.i apoi, pe baza algebrei boleene, se determin expresiile logice pentru Si i C0., verificnd corectitudinea nivelelor logice pe ieiri. A(K3) 0 0 0 0 1 1 1 B(K4) 0 0 1 1 0 1 1 Ci(K5) 0 1 0 1 0 0 1 Si Co

Tabel 2.3. 2.2.3. SCZTORUL DE UN BIT

11

14

U 3 C D 4

A 14 14 5 U 1 B 4 C 7 D 4 0 1 1 B 7 8 9 C D U 1 C 1 0 4 0 1 4 7 1 B

1 2

0 1

1 B

14

1 2 C 7 D

14

A 3 4 0 3 0 1 1 2 3

D 1 1

C 7

0 1

14

3 1 k

5 6

1 B 4

14

B
R

1 k 3 R 1 k 4

0 3 0

8 9

1 C 1 0

B i

4 C D 4 0 3 0 7

Fig.2.6. Montaj experimental i schema logic- Scztorul de un bit Ieirile vor fi D i B0 , iar intrrile A, B, Bi . Se completeaz tabelul 4.4.i apoi, pe baza algebrei boleene, se determin expresiile logice pentru D i B0, verificnd corectitudinea nivelelor logice pe ieiri. K6(A) 0 0 1 1 0 0 1 1 K7(B) 0 1 0 1 0 1 0 1 K8(Bi) 0 0 0 0 1 1 1 1 Tabel 2.4. D B0

12

2.2.4.SUMATORUL PARALEL DE 2 BII


U 1 2 4 0 1 V C C U 1 2 R 4 0 3 0 1 A 3 R 4 7 L E D 3 1 1 A 3 5 6 A 4 0 1 1 A U 1 B 4

1 K

8 9

C 1 0 1 1 2 3

D 1 1 4 0 1 1 A R 4 7 6

4 0 1 A 1 R U 1 B 4 4 0 3 0

1 A

L E

1 K 1 K

5 6

1 1 2 4 0 1 U 2 A 3 1 B

8 9

1 C 1 0

R 4 7

4 L E D

4 0

3 0

Fig.2.7. Montaj experimental i schema logic- Sumatorul paralel de 2 bii Intrrile sunt Ao, Bo, A1, B1, iar ieirile sunt S0, C01, S1. Se completeaz tabelul 2.5.i apoi, pe baza algebrei boleene, se determin expresiile logice pentru S0, C01, S1. Aici este vorba de adunarea a 2 numere de 2 bii: A= A1A0 i B= B1B0, rezultatul sumei fiind un numr de 3 bii: Se= C01S1S0. Tabel 2.5. 21 20 21 20 22 21 20 A1 A0 B1 B0 C01 S1 S0 0 0 0 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1

13

Lucrarea nr.3 : STUDIUL CODIFICATOARELOR I DECODIFICATOARELOR


3.1.CONSIDERAII TEORETICE

Considerm c avem de implementat un circuit logic combinaional(CLC) cu ieiri multiple conform modelului din fig. 5.1. ,unde funcia la ieire este: f =(f0,f1,f2,f3) =( a b , a b, a b, a b). (3.1) a b

CLC

f0 f1 f2 f3 Fig3.1 Model de CLC tip decodificator Se observ c circuitul furnizeaz la ieiri toi termenii canonici de tip produs de dou variabile. Deoarece aceti termeni sunt produse pentru o anumit combinaie a variabilelor de intrare , o iesire si numai una va fi activata in acest caz in 1 logic.Un astfel de circuit se numeste decodificator(DCD). Structura decodificatorului de doi biti(de adresa ) este prezentata in fig.5.2., iar tabelul de adevar corespunzator apare mai jos: Tabelul 3.1. a 0 0 1 1 b 0 1 0 1 f0 1 0 0 0 f1 0 1 0 0 f2 0 0 1 0 f3 0 0 0 1

In aplicatiile actuale decodificatoarele se realizeaza sub forma integrata si se folosesc, printre altele, la identificarea unui cod de intrare prin activarea unei singure linii de iesire, corespunzatoare codului (combinatiei de variabile la intrare ) respectiv.

14

In mod normal la iesiri se folosesc porti NAND astfel incit iesirile vor fi inversate(fata de tabelul de adevar);in astfel de situatii se spune ca iesirile sunt active in 0. a b

f0 = a b f1= a b f2= a b f3= a b Fig.3.2. Decodificatorul de 2 biti-structura logica Un astfel de circuit este prezentat in fig.5.4.si reprezinta schema unui decodificator din cod zecimal codificat binar (BCD), in zecimal cu patru intrari(A,B,C,D) si zece iesiri: 0.......9,realizat doar cu porti logice NAND.In prezent se foloseste ca decodor BCDzecimal circuitul integrat CD 4028(realizat in tehnologia CMOS),care lucreaza si ca decodor din codul binar in codul octal, daca intrarea D se afla in 0 logic. Configuratia pinilor pentru CD 4028 este prezentata in fig.5.3..
Vdd 16 3 15 1 14 B 13 C 12 D 11 A 10 8 9

CD 4028
1 4 2 2 3 0 4 7 5 9 6 5 7 6 8 Vss

Fig.3.3. Configuratia terminalelor circuitului CD 4028 In lucrarea de fata se studiaza si decodificatorul BCD-7 segmente cu ajutorul circuitului CD 4543, care este un latch/decodor/driver BCD-7 segmente , proiectat pentru a fi utilizat la comanda afiajelor cu cristale lichide(LCD).Circuitul conine 4 latch-uri de stocare a datelor, un decodor BCD-7 segmente i drivere de ieire. Intrarile PHASE(PH), blanking (BL) si invalidare latch (LD) sunt folosite pentru a inversa tabela de adevr a afiajului,pentru a-l stinge sau pentru a modula intensitatea lui si, respectiv, pentru a memora un cod BCD. Schema bloc a circuitului CD 4543 este prezentat n fig.5.5.

15

D 23

C 22

B 21

A 20

0=A B C D

1=A B C D

2=A B C D

3=A B C D

4=A B C D

5=A B C D

6=A B C D

7=A B C D

8=A B C D

9=A B C D

Fig.3.4. Schema logica a decodificatorului BCD-Zecimal(CD 4028) 16

PH
9

a f e d
DISPLAY

A B

10 b

11 c

LATCH
c
C D
3

DECODER

DRIVER

12 d 13 15

e f

14 g

LD

BL

Fig.3.5.Schema bloc a circuitului CD 4543 Codificatorul (CD) reprezinta un CLC care furnizeaza la iesire un cuvint binar de n biti atunci cind numai una dintre cele m intrari ale sale este activata. Se vor studia doua tipuri de codificatoare:codificatorul de adresa simplu si codificatorul din zecimal in exces 3.Codificatorul de adresa, a carui schema logica este prezentata in fig.3.6., functioneaza astfel:cand una dintre cele 7 intrari ale sale I1..I7 este activata cu impuls logic 1, la iesire apare data codificata in sistem binar, corespunzatoare numarului zecimal al intrarii activate. De exemplu,cind este activata intrarea I3(I3=1,I1=I2=I4=I5=I6=I7=0),iesirile vor fi:A0=1, A1=1,A2=0 ,adica 120+121+022=3. I1 I2 I3 I4 I5 I6 I7 Fig.3.6.Codificatorul de adres 21 A1=I2+I3+I6+I7 22 A2=I4+I5+I6+I7= 20 A0=I1+I3+I5+I7

17

3.2.DESFURAREA LUCRRII 3.2.1.STUDIUL CODIFICATORULUI ZECIMAL- BINAR


V C C

K K

8 ( I 8 1)K 9 I 9 R )1
K C 1 U 1 C U 2 D 4 B 4 C U D 5 C 6 C U D 6 D 8 C U D 7 E 1 0 C U 1 3 C D 8 F 1 2 D 4 0 6 9 U B 4 0 6 9 U B 1 1 1 9 4 0 6 9 U B 2 3 4 5 4 0 6 9 U B 4 0 6 9 U B 1 1 1 4 0 6 9 U B 2 3 4 5 U 1 A 1 C D 4 0 1 2 C A 5 3 A C 3 D 4 D 4 3 A 0 U6 9 U 2 B U 1 B 2 C U 5 D 4 3 C 0 U6 9 U 6 B 6 C D D 1 0 4 4 0 9 A 3 4 B 4 7 0 1 1 4 7

A
L E

3
D

R 1 ( I 1 1)K

3 B 0 U6 9 U 4

A
L E

o
D

2 ( I 2 1)K
R

1 1 4 7

A 1
L E D

U 0 1 2

B 1 3 4 0 1 2 A

3 ( I 3 1)K
R

4 7

A 2
L E D

4 ( I 4 1)K
R

A 1

4 0

5 ( I 5 1)K
R

U 0 1 2

B 1 3 4 0 1 2 A

6 ( I 6 1)K
R

7 ( I 7 1)K
R

Fig.3.7.Montajul experimental pentru studiul codificatorului zecimal- binar Se studiaz montajul experimental din fig.3.7., scriind expresiile logice pe cele 3 ieiri: A0= , A1= .., A2= .., A3= ... Se completeaz apoi tabelul 5.2. Tabelul 3.2. 5.2.2. STUDIUL DECODIFICATORULUI BCD- 7 SEGMENTE A I I I I I I I I I A A A
1 2 3 4 5 6 7 8 9 3 2 1 0

1 0 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0 0

0 0 1 0 0 0 0 0 0

0 0 0 1 0 0 0 0 0

0 0 0 0 1 0 0 0 0

0 0 0 0 0 1 0 0 0

0 0 0 0 0 0 1 0 0

0 0 0 0 0 0 0 1 0

0 0 0 0 0 0 0 0 1

18

4 7

a
1 K 4 7 1 6 5 3 2 4 6 7 1 4 7 0 1 2 3 5 4 3

b c d
4 7 4 7 4 7

A
1 K

B C D B L

V A B C D

d d A B C D E F G V D 4 s s 5 4

1 K

P H B I L D C

9 1 1 1 1 1 1 8

4 7

e f g

1 K

1 K

Fig.3.8.Montaj experimental-studiul decodificatorul BCD- 7 segmente Semnalele logice pe ieirile ag se vizualizeaz prin intermediul celor 7 LED-uri de pe platform( led aprins = 1 logic, led stins = 0logic). Se completeaz tabelul 3.5., identificnd pentru fiecare combinaie a biilor pe intrrile A,B,C,D cifra logic corespunztoare cu ajutorul Afiajului din tabel. Tabel 3.5. BL D C B A a b c d e f g Afiaj a 0 0 0 0 0
f g b c d e

0 0 0 0 0 0 0 0 0 1

0 0 0 0 0 0 0 1 1 x

0 0 0 1 1 1 1 0 0 x

0 1 1 0 0 1 1 0 0 x

1 0 1 0 1 0 1 0 1 x

19

Lucrarea nr.4: STUDIUL MULTIPLEXORULUI I A DEMULTIPLEXORULUI


4.1.CONSIDERATII TEORETICE In unele aplicatii este util ca functionarea circuitului decodificator sa poata fi permisa sau inhibata prin aplicarea unei intrari suplimentareENABLE(E)-de validare. Considerind intrarea E ca intrare de date iar intrarile decodificatorului ca intrari de adrese obtinem un nou circuit numit demultiplexor(DMUX); acesta permite transferul datelor de la intrarea E la una din cele 2n iesiri, selectabila prin n linii de adresa. In fig.4.1.a si 4.1.b sunt prezentate schema logica si simbolul demultiplexorului 1:4 ,iar tabelul de adevar corespunzator este redat in tabelul 4.1. Schema logica si simbolul demultiplexorului 1:8 sunt redate in fig.4.2.a si 4.2.b. a b E

f0 = a b E f0= a b E f2= a b E f3= a b E a.schema logica Fig.4.1.Demultiplexorul 1:4 Tabelul 4.1. a 0 0 1 1 b 0 1 0 1 F0 E 0 0 0 f1 0 E 0 0 F2 0 0 E 0 f3 0 0 0 E a b E

DMUX f0 f1 f2 f 3

b.simbol

Prin utilizarea uneia dintre cele 4 intrari ale decodificatorului BCD-zecimal din fig.3.2.b ca intrare speciala de date(intrarea D,de exemplu) se poate obtine 20

demultiplexorul 1:8.Notatia E arata ca intrarile(si iesirile) sunt active in 0 logic.Schema logic a demux.1:8 se poate implementa cu ajutorul tabelului de adevr 4.2.
X0

X1

X2

Y0 Y2 Y3 Y4 Y5 Y1 Fig.4.2.a.Demultiplexorul 1:8-schema logic


X0(20) X1(21) X3(22)
IEIREA SELECTAT

Y6

Y7

Tabelul 4.2.

0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1

0 0 0 0 1 1 1 1 E DMUX

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
intrare de date

EXPRESIE IEIRE X 0 X1 X 2 E X 0 X1 X 2 E

X 0 X1 X 2 E
X 0 X1 X 2 E

X 0 X1 X 2 E

X 0 X1 X 2 E
X 0 X1 X 2 E X 0 X1 X 2 E

x0
1 2 intrari de adresa

x x

y5 y6 y y1 y3 7 Fig 4.2.b.Demultiplexorul 1:8- simbol

y0

y2

y4

21

Demultiplexorul 1:8 se poate obine i printr-un proces de extindere plecnd de la dou demultiplexoare 4:1 , conform schemei din fig.3.3.
E A 2 A 1 A 0 Y 3 Y 2 Y 1 Y 0 Y 7 Y 6 Y 5 Y 4

3 2 1 0

B A

EN

EN

X X X X

B A

C 1

: 4 Y

C 2

Fig. 4.3. Schem de extindere a demultiplexrii la DEMUX 8:1 Multiplexorul(MUX) este un CLC care permite transmiterea datelor de la una din cele m intrari catre o ieire unic .Selecia intrrii se face printr-un cuvnt binar de n biti(cod de selectie), legat de numrul m al intrarilor prin relaia m=2n. Multiplexorul 4:1 este prezentat n fig.3.4.a.(schema logic) i fig.3.4.b.(simbol). Implementarea schemei logice se poate realiza pe baza tabelului de adevr 3.3. I0 I1 I2 I3 A0 A1

MUX Y

Fig.4.4.b.Multiplexorul 4:1-simbol
E A 0 A 1 I 0 I 1 I 2 I 3

Fig.4.4.a. Schema logic a multiplexorului 4:1

22

X X X X X 1 : 4

3 2 1 0

E 1 0 0 0 0 0 0 0 0

A1 A0 I0 x x x 0 0 1 0 0 0 0 1 x 0 1 x 1 0 x 1 0 x 1 1 x 1 1 x X=oricare dintre 0 sau 1

Tabelul4.3. I1 I2 x x x x x x 1 x 0 x x 1 x 0 x x x x

I3 x x x x x x x 1 0

Y 0
I 0 A0 A1 E I1 A0 A1 E I 2 A0 A1 E

I 3 A0 A1 E

Multipexorul 8:1 se poate obine printr-un proces de extindere plecnd de la dou multiplexoare 4:1, aa cum se vede n fig. 4.5.
A 2 A 1 A 0 I3 I2 I1 Io I7 I6 I5 I4

3 2 1 0

B A

EN

EN

X X X X

B A

C 1

: 1 Y

C 2

Fig.4.5. Schem de extindere a multiplexrii la MUX 8:1

4.2.DESFURAREA LUCRRII:

23

X X X X : 1

3 2 1 0

4.2.1.STUDIUL MULTIPLEXORULUI 8:1 tiind c fiecare circuit integrat CD 4052 conine 2 multiplexoare 4:1 (ce pot lucra i ca 2 demultiplexoare1:4 - vezi datele de catalog), se realizeaz o extindere a multiplexrii aa cum se vede n fig.4.5.,rezultnd astfel un multiplexor 8:1 cu 8 intrri de adres:I0 I7, o ieire unic Y i un cod de adres de 3 bii :A0, A1,A2. Observaie: intrarea INH(inhibiie) a integratului CD4052 este activ n 0 logic. Cele dou circuite C1 i C2 funcioneaz pe rnd, fapt indicat de cele 2 leduri(C1on i C2 on):cnd A2 este pe 0 logic, ledul -C1on este aprins i circuitul funcioneaz ca i un multiplexor 4:1:intrri de date I0 I3,cod de adres de 2 bii A0+A1 i ieirea Y(aici, A2 este ca o intrare enable); cnd A2 este pe 1 logic, ledul C2on este aprins artnd extinderea multiplexrii pentru nc 4 intrri I4 I7 i realizarea multiplexorului 8:1. Se completeaz tabelul 4.4.astfel:led Y aprins 1 logic, stins 0 logic
V c c
U R 8 1 1 1 1 1 5 2 4 4 7 4 7 4 7 4 7 1 9 6 0 2 4 X 0 5 X 1 1 X 2 X 3 Y Y Y Y A B I N 6 V V E D 0 1 2 3 X Y 1 3 3 5 6 C 4 7 D 4 4 0 1 1 A 4 B

I7 I6 I5 I4 I3 I2 I1 Io

1 k R 1 k R 1 k R 1 k 4 2 7 8

C 2
C D 4052

C 1 0

C 2 o n

8 9

H E D

4 0

1 41 7A

3
2

R 1 k R 1 k R 1 k

4069A

1 k

Y
U 2 4 X 0 5 X 1 1 X 2 X 3 X Y 0 1 2 3 1 3 3 1 2 C 4 7 D 4 0 1 1 A 4 A 3

1 1 1 1 1 5 2 4

4 7 4 7 R 5

4 7

9 6

A B I N

1 k R 5

Y Y 5 Y 6 Y 7

0
1

H E D E D

6 V V

1 k R 5

1 k

1 k

Fig.4.5.Schema electric de studiu a multiplexorului 8:1 i a demultiplexorului 1:8

24

C D 4052

Y Y Y Y

C 1
C

o n

Tabel 4.4. A0(20) A1(21) A2(22) 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1

I0 1 0 0 0 0 0 0 0

I1 0 1 0 0 0 0 0 0

I2 0 0 1 0 0 0 0 0

I3 0 0 0 1 0 0 0 0

I4 0 0 0 0 1 0 0 0

I5 0 0 0 0 0 1 0 0

I6 0 0 0 0 0 0 1 0

I7 0 0 0 0 0 0 0 1

3.2.2.STUDIUL DEMULTIPLEXORULUI 1:8 Folosind aceeai schem de studiu din fig4.5. se observ c se realizeaz o extindere a demultiplexrii cu aceleai integrate C1 i C2 spre un demultiplexor cu codul de adres A0-A2 ,ieirile Y0 Y7 i intrarea unic de date D. Se completeaz tabelul 3.5.cu ajutorul ledurilor corespunztoare ieirilor Y(led aprins =1 logic, led stins = 0 logic). D 1 1 1 1 1 1 1 1 Tabel 3.5. A0(20) A1(21) A2(22) Y0 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 Y1 Y2 Y3 Y4 Y5 Y6 Y7

25

LUCRAREA NR.5: STUDIUL COMPARATOARELOR SERIAL, PARALEL, NUMERIC DE UN BIT


5.1. CONSIDERAII TEORETICE a.Comparatorul serial Compararea propriu-zis se face cu o poart XOR, iar un bistabil de tip D( CD 4013) memoreaz rezultatul comparrii;transferul informaiei logice prezente la intrarea DATA(D) se face la tranziia pozitiv a impulsului de ceas pe intrarea CK.Att timp ct semnalele de pe intrrile A i B sunt identice, ieirea Q a bistabilului rmne n 0 logic; cnd A B , ieirea Q trce n 1 logic i rmne n aceast stare pn cnd se iniializeaz un nou ciclu. b. Comparator paralel pentru cuvinte de 4 bii cu semnalizarea diferenei Biii corespunztori sunt comparai 2 cte 2 de 4 pori XOR. Ieirea circuitului (care se face cu o poart NAND) este n 1 logic dac A B ( A0 B0 , A1 B1 , A2 B2 , A3 B3 ), i este n 0 logic dac A = B . c.Comparator numeric de un bit Aici sunt comparate 2 cuvinte de un bit Ai i Bi cu ajutorul a 4 pori AND i a unei pori NOR , rezultatele comparrii nregistrndu-se pe ieirileY1: Ai p Bi , Y2: Ai = Bi , i Y3: Ai f Bi . 5.2.DESFURAREA LUCRRII 5.2.1 STUDIUL COMPARATORULUI SERIAL
V C C K 1

A
K 2

1 K

U 1 2 3

1 8 A 5 3 1 4 7 D 7 6

= / B

D C

B
K 3

1 K

L K Q C D 2 4 R

4 7 D 0 1 3 A 8

= B

C K

1 K

Fig.6.1.Montajul experimental-studiul comparatorului serial Dup o analiz a modului de funcionare a schemei de mai sus, se completeaz tabelul 5.1.

26

A 0 0 1 1

B 0 1 0 1

Tabel 5.1 A B A=B

CK

5.2.2. COMPARATOR PARALEL PENTRU CUVINTE DE 4 BII CU SEMNALIZAREA DIFERENEI


V C C K 4

A o
K 5

1 2

1 A 3

U 1 2 3

B o
K 6

C D

4 0 3 0

C D

4 0 1 1
U 1 B

A 1
K 7

U 1 K 5 6 1 K

1 B 5 6

4 2 3 4 5 U 1 A 1

B 1
K 8

= / B

A 2
K 9

1 K

U 8 9

C 1 0 8 9

U 1 0

C D

4 0 1 2

4 7

B 2
K 1 0

A 3
K 1 1

K 1 2 1 3

D 1 1 1 2 1 3

U 1 1

B 3

Fig.5.2.Montaj experimental studiul comparatorului de 4 bii cu semnalizarea diferenei Se completeaz tabelul 5.2., dup care se scrie expresia logic a funciei semnalului de ieire Y(An,Bn) =..........., n=0 3 i se verific corectitudinea strii ieirii Y. A0(K1) A1(K3) A2(K5) A3(K6) B0(K2) B1(K4) B2(K6) B3(K8) 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 Tabel 5.2. Y(7)

27

5.3.COMPARATOR NUMERIC DE 1 BIT


U V C C U 3 2 2 C D 4 0 6 9 U B 5 6 C D A 1 2 C D 3 0 3 4 0 8 1 B A 4 7

< B

A i

R 1 k

Y 1

3 0 4 4

0 8

1 B 1 2

8 A 3 4 7

= B

U 8 9

3 0 1

C 0 4 0 8 1 B

C D

4 0 0 1

B i

R 1 k

U 3

3 B 4

U 1 1 3 2 C

3 0 1 D 4

D 1 0 8 1 B 4 7

> B

Y 3

Fig.5.3. Montaj experimental i schema logic a comparatorului de 1 bit Se completeaz tabelul 5.3., dup care se scrie expresia logic a funciei semnalelor de ieire Y1, Y2, Y3 i se verific corectitudinea strii ieirilor Y. Ai 0 0 1 1 Bi 0 1 0 1 Y1 Y2 Y3

Tabel 5.3.

28

LUCRAREA NR.6 : STUDIUL CIRCUITELOR BASCULANTE BISTABILE(CBB)


6.1.CONSIDERAII TEORETICE 6.1.1.Circuitul basculant bistabil S-R asincron cu pori SAU-NU
R 0 X 1 X P1 X 0
Poart deschis

Sn 0 1 0 1

Poart nchis

P2 b.Schema logic

Rn Qn+1 0 Qn 0 1 1 0 Stare 1 interzis

a.Funcionarea porii SAU-NU

c.tabela de adev r

Fig.6.1.Cicuitul basculant bistabil SR asincron cu pori SAU-NU prezentare general Cnd Sn=1 i Rn=0, poarta P2 este blocat pe Q negat =0 i P1 este deschis, deci Q=1. Cnd Sn=0i Rn=1, poarta P1 este blocat pe Q =0 i P2 este deschis. Dac se revine la comanda Sn=Rn=0, starea circuitului rmne aceeai cu cea imediat anterioar(memorare). 6.1.2. Circuitul basculant bistabil S-R asincron cu pori I-NU
R 0 X 1 X 1 X a.Funcionarea porii I-NU Q b.Schema logic Q Sn 1 1 0 0 Rn Qn+1 1 Qn 0 1 1 0 Stare 0 interzis

c.tabela de adev r

Fig.6.2.Cicuitul basculant bistabil SR asincron cu pori I--NU prezentare general 6.1.3. CBB J-K asincron
J R Q Jn 0 1 0 1 Kn Qn+1 0 Qn 0 1 1 0 Qn 1

c.tabela de adev r

b.Schema logic

Fig.6.3. CBB JK asincron-prezentare general

29

Comandnd n circuitul de mai sus Jn=1, Kn=1, acesta va trece n starea opus celeia n care se afla. Funcionarea circuitului se nelege urmrind comenzile: S ' = J Q i R ' = K Q ; S ' R ' = JKQQ bistabilul nu va fi niciodat n stare de nedeterminare, indiferent de natura comenzilor pe J i K. 6.1.4. CBB tip S-R sincron cu pori I-NU
Sd S R Q Rn Qn+1 1 0 Qn 0 0 1 0 0 0 1 1 1 0 0 0 1 Stare 1 interzis 0 0 x Qn 0 0 1 0 1 1 1 0 0 1 0 T b.tabela de adev r Sn 0 1 0 1 x Sd
Funcionare sincron

T Q R S Rd a.Schema logic

1 0

Rd Qn+1 0 0 1 1

blocare Funcionare asincron

Fig.6.4. CBB tip SR sincron- prezentare general Informaia se va transmite spre bistabilul propriuzis doar la sosirea impulsului de tact 6.1.5. CBB tip S-R Master-Slave
Pori de intrare S P1 CBB master Pori de transfer P3 CBB slave Q

T T
0 0 0 0 1 1 1 1 0 0 0 0

Sn 0 1 0 1

Rn Qn+1 0 Qn 0 1 1 0 Stare 1 interzi s

Q R P2 P4 T
2 1 3 4 5

Fig.6.5. CBB tip S-R Master-Slave- prezentare general Informaia se va nscrie n celul la sosirea impulsului de tact, dar apare la ieirea celulei udp dispariia impulsului, cnd P1 i p2 sunt deja nchise. Pe poriunea 1-2 din pulsul prezentat n fig.6.5., P1 i P2 nu s-au deschis nc, iar P3 i p4 s-au blocat a.. CBB Master este izolat de Slave. Pe poriunea 2-3, P1 i P2 sunt deschise, permind accesul informaiei n CBB Master, iar P3 i P4 sunt nchise a.. informaia nou rmne n Master, iar cea veche n Slave. Pe poriunea 3-4, P1 i P2 se nchid, dar P3 i P4 nu se deschid nc, a..CBB Master este izolat de intrare i de CBB Slave. Pe poriunea 4-5, P1 i P2 rmn blocate iar P3 i P4 se deschid, a..informaia nou trece din Master n Slave i apare astfel la ieire. 30

6.1.6. CBB tip J-K Master-Slave


J Sd Q Jn 0 1 0 1 Kn Qn+1 0 Qn 0 1 1 0 Qn 1 Sd J CK K Q Q

T Q K Rd

b.tabela de adev r a.Schema logic

Rd c.simbol

Fig.6.6. CBB JK MS prezentare general Acest bistabil se obine din CBB S-R M-S, la care se adaug dou legturi de reacie de la ieire la porile de intrare. 6.2.DESFUARAREA LUCRRII 6.2.1.CBB S-R asincron
( S 0)
V C C S W 1 2 1 K B A S R S W 1 3 W 1 1 4

( S )
R 1 K

C K
R 1 K U 1 2 C D 4 0 1 1 A 1 A 3 S

U 5 6 C

3 B 4 D 4 0 1 1 A

V O L T M E T R U

2 U C

5 A D 4 0 1 1 A U U 8 2 C 1 0 C R 1 K B A R 1 K S W 8 D 4 0 1 1 A S W 6 1 3 1 2 C D 1 1 4 0 1 1 A 4 D U

3 1 2

( R )

( R )

Fig.6.7.Schema electric de studiu a CBB sincron, asincron i tip D Pentru a studia acest prim tip de CBB, se pune comutatorul SW5 pe poziia A, SW6 pe poziia A, astfel nct SW14 va fi intrarea S , iar SW8 va fi R .

31

Msurnd cu ajutorul unui voltmetru nivelele de tensiune de pe ieirile Q i Q negat, completeaz tabelul 7.1(5V 1 logic, 0V 0 logic). Q S R Q 1 0 1 1 0 1 1 1 0 0 Tabel 6.1. 6.2.2.CBB S-R sincron Se unesc bornele 2 cu 3 printr-un cablu de legtur, se pune comutatorul SW5 pe poziia B, SW6 pe poziia B, astfel nct SW13 va fi intrarea S, iar SW9 va fi R. Se completeaz apoi tabelul 6.2. CK 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0 0 0 0 S 1 0 1 0 0 1 0 0 1 1 0 R 0 1 0 1 0 0 1 1 0 0 1 Tabel 7.2. 6.2.3. CBB tip D Se unesc bornele 1 i 3, iar comutatorul SW5 este pus pe poziia B, SW6 pe poziia B, iar SW13 va fi intrarea D. Se completeaz apoi tabelul 6.3. CK D Qn Qn+1 Qn Qn +1 01 1 0 01 0 0 Fr impuls de tact Qn Qn Qn+1 Qn +1

32

01 0 01 0 01 0 0 0 0 0 0 6.2.3.CBB J-K Master-Slave

1 0 0 1 0 1 0 1 Tabel 6.3. Fr impuls de tact

S
R

1 R 1 K U Q Q R ESET L K D

1 A U 1 5 1 4 +

c c

1 0 R 1 1 1 K 1 3

J K C

SET

Q
U

V O L T M E T R U

C 1 0 R 12

4 0 2

7 A

C K

1 K

Fig.6.7.Schema electric de studiu a CBB J-K Master-Slave Se completeaz tabelul 6.4. de mai jos. CK 01 0 1 0 0 01 0 J 1 1 1 K 1 1 0 S 1 0 0 R 1 1 1 Qn Qn Qn+1 Qn +1

33

01 0 01 0 01 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0

0 0 1 1 0 0 1 1 0 0

1 0 1 0 1 0 1 0 1 0

0 0 1 1 0 0 0 0 0 0

1 1 0 0 1 1 0 0 0 0 Tabel 6.4.

LUCRAREA NR.7: STUDIUL NUMRTOARELOR (DIVIZOARE DE FRECVEN). 7.1.Consideraii teoretice


7.1.1.Numrtorul decadic

34

a.Diagrama terminalelor capsulei b.Diagrama logic Fig.7.1. Prezentare schematic a numrtorului decadic (DM)7490A Circuitul integrat conine patru circuite basculante JK-MS i porile logice aferente pentru a forma un numrtor divizor cu 2 i un numrtor divizor cu 5. Circuitele basculante au o linie reset comun ,controlat de intrrile R0(1) i R0(2);cnd ambele intrri R0 sunt High, numrtorul este golit(ters). Configuraia de numrtor decadic(BCD) se obine cnd ieirea QA este conectat la intrarea Input B.Pulsurile de intrare vor fi aplicate pe intrarea Input A,i semnalul este extras de pe ieirea QD.Dispozitivul numr n cod binar pn la 9, cu ieirrile ntorcndu-se la 0 la al 10-lea impuls de tact.Pinii 2,3,6,7 trebuie legai la mas. Cnd intrrile Rg(1) i Rg(2) sunt High, numrtorul este presetat la 9. 1.2.Numrtorul binar pe 4 bii

35

a.Diagrama terminalelor capsulei b.Diagrama logic Fig.2. Prezentare schematic a numrtorului binar (DM)7493A Circuitul integrat conine patru circuite basculante JK-MS i porile logice aferente pentru a forma un numrtor divizor cu 2 i un numrtor divizor cu 8.Configuraia de numrtor binar se obine cnd ieirea QA este conectat la intrarea Input B.
T

QA L H QB L H QC L H QD L H input L 0.00 5.00u 10.00u Time (s) 15.00u 20.00u

Fig.7.3.Formele de und la ieirile numrtorului binar,n condiiile n care pe intrarea Input A se aplic un semnal dreptunghiular de 1MHz(simulare cu Tina for Windows).

7.2.Desfurarea lucrrii
36

8
P L 6 V 2 Z g n d

G e n e r a t o r d e t a c t ( - ) 5 2 4 8
g n

6 V

Z 10 U 1 C C R R R R 7

P 1 4
A A Q B Q Q Q 1 2 A 9 B 8 C 1 1 D B C D

3 6 5 4 V

1 2 3 6 7

( + )

D I

P 2 1

0 0 9 9 4 9

1 2 1 2

1
5 V

1 1

K K

D
b 1

Vcc

G N D

3 - 4 V

L K L K

+ S u r s a d e 5 V c . c- . 1 7
I

I
10 U 1 b 4 4 1 2 3 1 K 7 C C R R 2

n d

2 0 1 5 1 9 2 1 1 8 V

D I

L K L K 0 1 0 2 4 9

Vcc

A Q B Q Q Q

1 2 A 9 B 8 C 1 1 D

A B C D

1 6

5 V

Fig.7.3.Montaj experimental pentru studiul numrtorului decadic i a numrtorului binar 2.1.Studiul numrtorului decadic Realizai conexiunile montajului,aa cum se vede n fig.7.3(pentru circuitul integrat 7490). Punei butoanele b1 i b2 pe poziia I(nchis) apoi pe poziia D(deschis), trecnd astfel circuitul pe poziia iniial. Se vor aplica impulsuri singulare de tact (High-Low) de pe platforma P21(generatorul de tact) pe intrarea I (borna 2), iar pe ieirile A,B,C,D(bornele 3,6,5,4) se vor citi nivelele logice cu ajutorul unui voltmetru i se va completa tabelul 7.1 de mai jos. B2 ( I D I ) A(3) B(6) C(5) D(4) 0 1 2 3 4 5 6 7 8 9 10 Tabel7. 1.

37

G N D

Desenai apoi n spaiile delimitate de linii punctate din fig.7.4 oscilogramele corespunztoare nivelelor logice de pe ieiri.
Nivel logic Intrare(B2) H L 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Numr impuls de tact

Ieirea A H L Ieirea B H L Ieirea C H L Ieirea D H L

Fig.7.4. Oscilogramele semnalelor logice de pe ieirile numrtorului decadic 2.2.Studiul numrtorului binar Realizai conexiunile montajului,aa cum se vede n fig.7.3(pentru circuitul integrat 7493), mutnd pe platforma P14 firele de conexiune de pe borna 8 pe 20, de pe 2 pe 17 i de pe 1 pe 16. Punei butoanul b4 pe poziia I(nchis) apoi pe poziia D(deschis), trecnd astfel circuitul pe poziia iniial. Se vor aplica impulsuri singulare(High-Low) de pe platforma P21(generatorul de tact) pe intrarea I (borna 17), iar pe ieirile A,B,C,D(bornele 15,19,21,18) se vor citi nivelele logice cu ajutorul unui voltmetru i se va completa tabelul 2 de mai jos. Se va desena apoi n spaiile delimitate de linii punctate din fig.7.5 oscilogramele corespunztoare nivelelor logice de pe ieiri.

Al II-lea impuls d e tact

Primul impuls d e tact

38

B2 ( I D I ) 0 1 2 3 4 5 6 7 8 9 10 12 13 14 15

A(15)

B(19)

C(21)

D(18)

Tabel7. 2.
Nivel logic Intrare(B2) H L 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 10 1
Numr impuls de tact

Ieirea A H L Ieirea B H L Ieirea C H L Ieirea D H L

Fig.7.5. Oscilogramele semnalelor logice de pe ieirile numrtorului binar

Al II-lea impuls d e tact

Primul impuls d e tact

39

LUCRAREA NR.8: STUDIUL REGISTRELOR DE DEPLASARE 8.1.Consideraii teoretice

Fig.8.1.Schema unui registru de deplasare static de 4 biti


T

H L H

Q1

Q2 L H Q3 L H Q4 L H input L 0.00
Primul impuls de tact

1.00u
al II lea impuls

2.00u Time (s)


al III lea impuls

3.00u
Al IV lea impuls

4.00u

5.00u

Fig.8.2.Formele de und la ieirile registrului de deplasare din fig.1,conform simulrii cu programul Tina for Windows. Registrul de deplasare conine patru bistabili de tip D. La primul impuls de tact pe intrarea CK, ieirea Q a primului bistabil va fi pe 1 logic(vezi semnalulQ1 din fig.8.2),iar ieirea Q va fi pe 0 logic; ieirile Q i Q ale celorlalte 3 bistabile vor fi pe 0 logic, iar intrarea D a bistabilului al doilea va fi pe pozitiaSus(1 logic).

40

La al doilea impuls de tact pe intrarea CK, ieirea Q a celui de-al doilea bistabil va ajunge pe 1 logic(vezi semnalulQ2 din fig.2),iar ieirea sa Q va fi pe 0 logic; ieirile Q i Q ale celorlalte 2 bistabile vor fi pe 0 logic, iar intrarea D a bistabilului al treilea va fi pe pozitiaSus(1 logic). n mod analog se poate analiza i impulsurile de tact III i IV, conform formelor de und din fig.8.2. Aducerea SW1 pe poziia L determin umplerea registrului de deplasare ( 1 logic pe ieirile Q1,Q2,Q3,Q4), iar aducerea SW2 pe poziia L determin golirea registrului de deplasare. n acest registru de deplasare este deplasat bitul1 de la o celul la alta, fiecare celul de bistabil de la care pleaca acest bit(prin ieirea sa Q ) rmnnd ncrcat cu bitul 1.
U 3 4 5 9 1 J J J 1 2 3 1 2 3 SET L K

Q Q

8 1 6 3 1 2 4

U J K C C 7 4

A Q Q L K L R 7 3 1 1 2 3 7 5 6

U 1 0 J K C C 7

2 B Q Q L L 4 7 9 8 1 3 1 2 4

U J K C C 7 4

A Q Q L K 1 1 2 3 7 5 6

U 1 0 J K C C 7

3 B Q Q L L 4 7 9 8

4 V

1 0 K 1 1 K K 1 2 C

I I K
R 3

I I I

I V K
R 3

L R 7 3

7 U in t r

4 7

2 B

10

13 U 4 7 4 C 0 0

4 A 7 4 0 0

U 7

B 0

12 U

4 D 7 4 0 0

4 0

11 F 4

Fig.8.3. Registru de deplasare cu rol de ntrziere a impulsurilor H-L pe ieiri La prima apsare a butonului B5, intrrilee SET i CLR vor fi pe poziia 0, punnd ieirile n urmtoarele stri: Q pentru 7272 n starea 1 i Q pentru 7273 n starea 0. Primul impuls de tact(aplicat pe Uintr) gsete bistabilul 7473 I cu intrarea J(nainte de tact) n poziia 1 i intrarea K n poziia0, ceea ce face ca dup tact ieirea sa Q s treac n starea 1.Tactul 2 i urmtoarele determin n continuare bascularea ieirilor. Impulsul de tact 1 gsete pe 7473 II cu intrarea J n poziia 0 i cu intrarea K n poziia 1, ceea ce face ca ieirea Q s rmn n starea 0. Impulsurile de tact 2,3,etc vor bascula ieirile lui 7473 II. Impulsurile de tact 1 i 2 gsesc pe 7473 III cu intrarea J n poziia 0 i cu intrarea K n poziia 1, ceea ce face ca ieirea Q s rmn n starea 0. Impulsurile de tact 3,4,etc vor bascula ieirile lui 7473 II. Impulsurile de tact 1, 2 i 3 gsesc pe 7473 IV cu intrarea J n poziia 0 i cu intrarea K n poziia 1, ceea ce face ca ieirea Q s rmn n starea 0. Impulsurile de tact 4,5,etc vor bascula ieirile lui 7473 IV. Astfel vor apare la ieirile Q ale celor 4 bistabile ntrziate pe rnd cu cte un impuls,tranziii H-L, la momentele de tact 1,2,3,4. 41

8.2.Desfurarea lucrrii
U 3 4 5 1 1 1 9 1

V c ( + )
J J J 0 K 1 K K 2 C 1 2 3 1 2 3 SET L K Q Q 8 6 1 4 3 1 2 7 U JV K C C 2 A U 2 1 3 1 7 5 6 2 B U 8 1 3 1 2 4 JV K C C 7 L L 4 7 3 A U 2 1 3 1 7 5 6 3 B

3 1

2 9 2 8 2 7

c ( Q+ )1
Q L K L R

+ 4

V 0 J K
C C 7 4

c ( Q+ )9
Q L K

c ( Q+ )1
Q

V 0 J K
C C 7 4

c ( Q+ )9
Q 8 L K

I
( - )

I I
3

I I I K
R 3

I V
5V c.c.
t a c t
3

3 2
7 4 7 2

L R 7

L R 7

( - )

4 7

( - )

( - )

( - ) 2 6

( + )

3 2

I n p u t

( - )

4 I
U 0 7 4 D 4 0 0

10

13

12

4 A 7 4 0 0

U 7

4 B 4 0 0

( + )( - )

4 7 4

C 0

G e n e r a t o r m a n u a l d e

P 2 1

4 V

c . c .

2 3

2 2

2 4

11 F 4

2 5

Fig.8.4.Montaj experimental pentru studiul registrului de deplasare cu rol de ntrziere a impulsurilor H-L pe ieiri Se nchide buronul B5 i apoi se deschide(punerea pe 0) , tergndu-se astfel cele 4 bistabile 7473. Se vor aplica impulsuri singulare de tact (High-Low) de pe platforma P21(generatorul de tact) pe intrarea I (borna 32), iar pe ieirile F1,F2,F3,F4(bornele 23,22,24,25) se vor citi nivelele logice cu ajutorul unui voltmetru i se va completa tabelul 1 de mai jos. B5 ( I D I ) 0 1 2 3 4 5 6 7 8 Tabel 8. 1. F1(23) F2(22) F3(24) F5(25)

Desenai apoi n spaiile delimitate de linii punctate din fig.8.5 oscilogramele corespunztoare nivelelor logice de pe ieiri.

42

Nivel logic Intrare(B5) H L 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1


Numr impuls de tact

Ieirea F1 H L Ieirea F2 H L Ieirea F2 H L Ieirea F3 H L

Fig.8.5. Oscilogramele semnalelor logice de pe ieirile registrului de deplasare

Al II-lea impuls d e tact

Primul impuls d e tact

43

LUCRAREA NR. 9 : STUDIUL CIRCUITULUI ASTABIL I MONOSTABIL CU CIRCUITUL INTEGRAT 4047


9.1.CONSIDERAII TEORETICE Operarea n modul de lucru astabil

Terminalul 8

Terminalul 13

t1

t2

t1

t2
Terminalul 13

t1

t2

t1

t2

Terminalul 10

tA 2

tA 2

Terminalul 10

tM

tM

tA a.Forme de und n modul de lucru astabil b.Forme de und n modul de lucru monostabil

Fig.9.1.Formele de und ale circuitului 4047, folosit ca astabil i monostabil n fig.9.1.a. sunt prezentate formele de und de la ieirile OSCILLATOR OUT(13) i Q(10) pentru modul astabil. Duratele de timp t1 , t2, tA au expresiile: VTR t1 = RC ln (9.1) VDD + VTR V V t2 = RC ln DD TR (9.2) 2VDD VTR V ( V V ) t A = 2 ( t1 + t2 ) = 2 RC ln TR DD TR (9.3) ( 2VDD VTR ) 2VDD unde VTR este tensiunea de tranziie a crei valoare variaz de la circuit la circuit, fiind ntre 33% i 67% din valoarea tensiunii de alimentare VDD. Mai jos sunt date valorile duratei tA pentru valorile VTR minim, tipic i maxim : VTR = VTR min = 0.33VDD, tA = 4.62 RC VTR = VTR tip = 0.5VDD, tA = 4.4 RC VTR = VTR max = 0.67VDD, tA = 4.62 RC Variaia maxim a duratei fa de valoarea tipic , tA = 4.4 RC este de 5%.Perioada semnalului generat mai variaz cu tensiunea de alimentare i cu temperatura. Operarea n modul de lucru monostabil neretriggerabil Funcionarea n acest mod de lucruv este ilustrat m fig.9.1.b. Duratele de timp t1 , t2, tA au expresiile: V t1 = RC ln TR (9.4) 2VDD

44

t2 = RC ln

VTR ( VDD VTR ) (9.6), ( 2VDD VTR ) 2VDD unde tM este durata impulsului generat de monostabil.Dac se ia n calcul valoarea tM = 2.48RC, variaia maxim va fi de 9.3%. i n acest caz, durata impulsului generat variaz cu tensiunea de alimentare i cu temperatura. n modul de lucru astabil, prima semiperioad pozitiv are o durat tM, iar urmtoarele dureaz tA/2. t A = ( t1 + t2 ) = RC ln 9.2.DESFURAREA LUCRRII

VDD VTR 2VDD VTR

(9.5)

K
2 0 k H z

1
K 2

3 1 1 K

R K

3 U 5 4 8 6 1 2 A A S S T T O X X C E S D 4 C T T D 0 4 7 1 Q Q S C 1 0 1 1 1 3

B A
K 1
1 n 1 0 0 n 1 C 2 0 0 n C 1 1 n 1 K

+ T - T C R

1 k

3 1 2 R R 9 R 1 4 V

Fig.9.2.Montaj experimental pentru studiul circuitului Astabil i Monostabil cu 4047 9.2.1.Circuitul Astabil oscilaii libere Se pune comutatorul K2 pe poziia A, K3 i K4 se pun pe poziia de 1 logic(+Vcc), iar ieirile pe care se vor vizualiza formele de und cu ajutorul osciloscopului sunt bornele de ieire 2 i 4. Se aeaz comutatorul K1 pe poziia 1n i se msoar pe ecranul osciloscopului perioadele de timp t1 i t2 (care n mod ideal ar trebui s fie egale) pentru semnalul vizualizat pe ieirea 4, apoi se msoar timpul tA/2 pentru semnalul vizualizat pe ieirea 2. Valorile de timp msurate se compar apoi cu cele teoretice , care rezult din relaiile: t1 = t2 = 1.1 RC ; tA = 2(t1+ t2). Se aeaz apoi comutatorul K1 pe poziia100n i se repet operaiile de mai sus.

45

9.2.2.Circuitul monostabil triggerat pe front pozitiv Se pun comutatoarele K3 i K4 la mas (0 logic), K2 se pune pe poziia B, iar borna 1 va fi intrarea pe care se aplic un semnal dreptunghiular de frecven 20KHz i amplitudine 1V. Se pune i comutatorul K1 pe poziia 1n, apoi se msoar pe ecranul osciloscopului perioadele de timp t1 i t2 pentru semnalul vizualizat pe ieirea 4, respectiv timpul tA pentru semnalul la ieirea 2. Aceste valori de timp msurate t1, t2, tA se compar cu valorile teoretice ,calculate cu formulele 8.4, 8.5, 8.6, n care se consider c VTR = 0.33VDD.

46

LUCRAREA NR. 10: STUDIUL CONVERTORULUI DIGITAL/ ANALOG(D/A)


10.1.CONSIDERAII TEORETICE n lucrarea de fa se va studia un convertor D/A de 4 bii construit cu circuitul integrat CD 4066.Acesta conine 4 comutatoare bilaterale, concepute pentru transmisia sau multiplexarea semnalelor analogice sau digitale. Acest circuit prezint avantajul unei rezistene n starea ON foarte mic i relativ constant pe toat plaja semnalului de intrare. Schema electric a unuia din cele 4 comutatoare apare n fig.10.1 .
I N
V D D

O U T

C O N T R O L

Fig.10.1.Schema electric a unui comutator Ambele tranzistoare MOSFET( cele cu canal p i n) sunt deschise(ON) sau blocate(OFF) simultan.Substratul tranzistorului MOSFET cu canal n din fiecare comutator este conectat fie la semnalul de intrare(comutatorul este deschis=ON), fie la Vss(cnd comutatorul este nchis = OFF). Aceast configuraie elimin variaia tensiunii de prag a tranzistoarelor comutatorului cu semnalul de intrare i astfel menine rezistena n starea ON la valori mici. Convertorul de 4 bii din figura 11.2. folosete perechile de pori de transmisie. comandate n contratimp G1-G2, G3-G4, G5-G6, G7-G8 pentru a conecta rezistenele ponderate R1,R2,R3,R4 la mas sau la tensiunea de referin Vin.Intrarea de control corespunztoare fiecrei pori este notat VC. Rezistenele R1=2R2=22R3=23R4 sunt mult mai mari dect rezistena n conducie a porilor de transfer. Pentru a vedea cum se comport porile de transmisie ale circuitului studiat, s zicem c se aplic pe intrrile digitale B nivelele logice Bo=1, B1=B2=B3=0; porile G2,

47

G3,G5G7 sunt pe poziia OFF(nchise), iar porile G1,G4,G6,G8 sunt pe poziia ON(deschise). 10.2.DESFURAREA LUCRRII

1 S W 2 S W 3 S W 4

B o
1 K R U 1 C D 4 0 6 9 U 2 B C D 1 1 A

B 1
1 K R 3 4 0 6 9 U

B 2
1 K R 5 B C D 4 0 6 9 U

B 3
1 K R 9 B C D 4 0 6 9 U U 8 B 1 1 4 D

U 4

U 6

3 C

c c

14

14

14

14

14

14

14

VSS VD D

VSS VD D

VSS VD D

VSS VD D

VSS VD D

VSS VD D

VSS VD D

1 1 3

I NO V

2 T

4 5

I NO V

3 T

8 6

I NO V

9 T

1 1 1 2

I NO V

1 0 T 1

1 3

I NO V

2 T

4 5

I NO V

3 T

8 6

I NO V

9 T

1 1

1 2

VSS VD D

14

G 1

G 2

G 3

G 4

G 5

G 6

G 7

G 8
U 1 T 0

V i n

I NO V

C D
7

4 0 6 6 A

C D
7

4 0 6 6 A

C D
7

4 0 6 6 A

C D
7

4 0 6 6 A

C D
7

4 0 6 6 B

C D
7

4 0 6 6 B

C D
7

4 0 6 6 B

C D
7

4 0 6 6 B

8 0 0 R 1

K R

4 0 2

2 0 0 R 3

1 0 0 K R 4 V o u t 2

Fig.10.1 Schema electric de studiu a unui convertor D/A de 4 bii cu CD 4066 Dup realizarea alimentrii circuitului de mai sus la o tensiune Vcc=5V, se va aplica pe intrarea Uin(borna 1) o tensiune de 5 V c.c.; pentru fiecare cod binar Bo B3 aplicat pe intrareaa cum se vede n tabelul 11.1, se va msura cu un voltmetru i trece n tabel tensiunea de ieire Uout( de pe borna 2). 20 21 22 23 B0 B1 B2 B3 Uout(V) 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 Tabel 10.1

48

SIMULAREA CIRCUITELOR INTEGRATE DIGITALE CU PROGRAMUL TINA for WINDOWS


1.SIMULAREA FUNCIONRII PORILOR LOGICE Dup lansarea programului Tina for Windows, selecteaz n fereastra de lucru butonulmeniu Gates ,apoi iconul Nand2 gatei plaseaza forma respectiva n pagina(vezi fig.1)

Fig.1.Plasarea formei Nand2 Gate in pagina de simulare Selecteaza apoi butonul-meniu Sources i apoi icon-ul Clock2 , simbol corespunztor plasat in pagina; Selectreaza apoi icon-ul Wire din bara de instrumente Standard, si uneste cu un fir de legatura cele doua forme din pagina(vezi fig.2)

Fig.2.Plasarea formei Clock in pagina si conectrea formelor Clock si Gate Da dublu clic pe denumirea U2 a formei Clock, si modifica numele Label : A,dupa care clic OK.Plaseaza apoi un al doilea simbol Clock, cu numele modificat B, si conecteaza-l asa cum se vede in fig.3.

49

Fig.3. Redenumirea formelor Clock si selectia formei Voltage Pin Selecteaza butonul-meniu Meter, si alege simbolul Voltage Pin(vezi fig.3).Plaseaza si denumeste Label :Y aceasta forma,asa cum se vede in fig.4., dind dublu clic pe numele VF1(pentru aparitia ferestrei VF1-Voltage Pin).

Fig.5.Denumirea formei Voltage Pin. In mod analog plaseaza si conecteaya alte doua forme Voltage Pin(indicatori de forme de semnal),asa cum se vede in fig.6.Da apoi dublu-clic pe simbolul Voltage Pin : B de pe

50

pagina, pentru aparitia ferestrei B-Clock, unde vei face modificarea Frecvency: 500k, si apoi clic OK.

Fig.6.Modificarea frecventei de lucru a Clock-ului B. Din butonul -meniu Analysis, alege Digital timing Analysis, i apoi tasteaza in fereastra Digital timing Analysis ce va apare End time: 4u(vezi fig.6), si clic OK.Va apare fereastra cu rezultatul simularii din fig.7.

51

Fig.6 Alegerea setrilor simularii digitale

Fig.7.Rezultatul simularii digitale a porii NAND cu 2 intrri. n mod analog se vor simula porile And, Or, Nor i Xor cu dou intrri,dup schemele de simulare din fig.8,9,10 i 11.

52

Fig.8.Simularea porii And cu 2 intrri

Fig.9.Simularea porii Or cu 2 intrri

Fig.10.Simularea porii Nor cu 2 intrri

Fig.11.Simularea porii Xor cu 2 intrri

53

2.SIMULAREA SUMATOARELOR I SCZTOARELOR


A.Simularea sumatorului de 1 bit. 1.Aducerea porilor Nand2Gate i Xor Gate n pagina de desen(selectind prima poarta adusa si apoi Ctrl C + Ctrl V de 6,respectiv o data).

2.Conectarea porilor logice( se poate pune indicatorul mouse-ului pe unul din punctele x de conexiune roii ,i automat indicatorul se transform n unealta Wire(vezi fig de mai jos., ce se poate selecta direct din bara de instrumente Standard).

54

3.Plasarea si editarea generatoarelor de semnal dreptunghiular Clock 2. Prima sursa se va redenumi A, pastrind frecventa de 1M.A doua va fi B,de frecventa 500k,iar a treia va fi C,de frecventa 250k.

4.Plasarea sondelor de osciloscop Voltage din setul de unelte meters si redenumirea lor,ca in fig.de mai jos.

55

5.Lansarea simularii digitale Din meniul Analysis,clic digital timing analyis< allege end time> 5u si clic OK.Rezultatul simularii apare ca in fig.de mai jos.
T

A L H B L H C L H C0 L H S L 0.00 1.00u 2.00u Time (s) 3.00u 4.00u 5.00u

56

3.SIMULAREA CODIFICATOARELOR SI DECODIFICATOAELOR 3.1.SIMULAREA CODIFICATORULUI DE ADRESA a.Aducerea portilor inverter si nand 4 gate in pagina(selectind prima poarta adusa si apoi Ctrl C + Ctrl V de 6,respectiv de 2 ori).

b.Conectarea portilor logice cu unealta Wire Se poate pune indicatorul mouse-ului pe unul din punctele x de conexiune roii ,i automat indicatorul se transform n unealta Wire(vezi fig de mai jos., ce se poate selecta direct din bara de instrumente Standard).

57

c.Plasarea in pagina a comutatoarelor High Low, la intrarea fiecarei porti Inverter.

D.plasarea indicatoarelor logice pe iesiri

58

e.selectarea modului de simulare.

Da apoi clic pe numele DIG pentru a selecta modul de simulare Interactiv:

E. Simularea propriu-zisa: Pozitioneaza toate comutatoarele pe L ,dup care selecteaz pe rnd fiecare din intrarile I1-I7 pe poziia H si observa indicatiile logice ale indicatoarelor pe iesire.

59

In mod analog,selecteaza pe rind I1,I2,I3.....I7 pe H si observa activarea sau nu a iesirilor: rosu este 1 logic, albastru este 0 logic: observa codul binar pe iesire, stiind ca A0 este 20, A1 este 21, A2 este 22.

60

4.SIMULAREA CIRCUITELOR BASCULANTE BISTABILE A. simularea circuitului basculant bistabil J K Master Slave 1.Aducerea portilor logica in pagina> 4 porti Nand3 gate si 5 porti Nand2 gate.

2.Realizarea conexiunilor portilor logice Se poate pune indicatorul mouse-ului pe unul din punctele x de conexiune roii ,i automat indicatorul se transform n unealta Wire(vezi fig de mai jos., ce se poate selecta direct din bara de instrumente Standard).

3. Plasarea in pagina a comutatoarelor High Low,asa cum se vede in fig.de mai jos.

61

4.plasarea indicatoarelor logice pe iesiri

5.selectarea modului de simulare.

Da apoi clic pe numele DIG pentru a selecta modul de simulare Interactiv:

62

6. Simularea propriu-zisa a circuitului Pozitioneaza comutatoarele J,K,CK,S,R asa cum se vede in figura de mai jos si observa indicatiile logice pe iesire: activarea sau nu a iesirilor: rosu este 1 logic, albastru este 0 logic. Pune apoi comutatoarele pe pozitiile corspunzatoare tabelului de studiu experimental, si observa similitudinea nivelelor logice simulate cu cele experimentale pentru Q si Q negat .

63

5.SIMULAREA MULTIPLEXOARELOR I A DEMULTIPLEXOARELOR


A.Simularea demultiplexorului 1:16 Plasarea circuitelor decodificator n pagin: selectez butonul LogicISs, apoi clic pe iconul Decoders/Demultiplexers(X / Y), din bara de instrumente corespunzatoare Logic IS i clic pe 74138(3line to 8-line demultiplexers), aa cum se vede n fig.1.

B.Realizaarea conexiunilor si introducerea celorlalte componente in pagina:

64

Dupa realizarea conexiunilor asa cum se vede in fig.de mai sus, clic pe iconul Clock2 din bara de instrumente corespunzatoare selectiei butonului Sources si plaseaza 4 asemenea generatoare de semnal dreptunghiular(cu frecventele de 1M- A, 500k-B,250k-C, 125k-D) apoi plaseaza indicatori voltage pin pe cele 4 surse,cu numele A,B,C,D.

Indicatori asemanatori de vor plasa la iesirile celor 2 circuite, asa cum se vede in fig. De mai jos.

65

C. Clic pe butonul Analysis, apoi selecteaz Digital Timing Analysis i alege End Time:10us, apoi clic OK.Va pare rezultatul acestei simulari, iesirile fiind negate(activate pe 0 logic, la fel ca i intrarea de date Data).

6.SIMULAREA COMPARATOARELOR LOGICE


6.1.Comparatorul serial a.Plaseaz n pagin bistabilul D Flip-Flop, precum i poarta Xor gate, aa cum se vede n fig.de mai jos.

66

b.Realizeaz apoi setrile pentru generatoarele Clock aduse in pagina de simulare ,asa cum se vede in fig.2;plaseaz indicatori de tip Voltage Pin, si un comutator SW pentru completarea schemei. c.Lanseaz simularea: Analysis-Digital Timing Analysis si setarea in ferestra ce apare ca in fig.1.

Fig.1.Schema comparatorului serial simulat si setarea analizei digitale

67

Fig.2.Setrile generatoarelor Clock corespunztoare simulrii 6.2.Comparatorul numeric de 1 bit. Aducerea si conectarea porilor in pagina: clic pe butonul Gates, si adu in pagina portile Inverter,And2 gate, Nor2 gate prin clic pe icon-urile corespunztoare(vezi figura de mai jos). Se aduc apoi generatoarele Clock2, cu setarile de frecvren: Ai -1M i Bi-500k. Dupa plasarea pe schem a indicatoarelor Voltage Pin, se realizeaz setrile de simulare Digital Timing Analysis aa cum se vede n fig.3.

Fig.3.Schema de comparator numeric de 1 bit i setarea digital de simulare.

68

7. SIMULAREA NUMRTOARELOR
7.1.Simularea numrtorului binar Se vor aduce n pagin 4 bistabile de tip JK Flip-Flop i 3 Switch-uri, aa cum se vede mai jos,precum i generatorul Clock2(IN n pagin), setat la frecvena de 1MHz.

Se vor realiza conexiunile ntre bistabile i se realizeaz setrile de simulare Digital Timing Analysis aa cum se vede n fig.4

Fig.4. Schema de numrtor binar i setarea digital de simulare 7.2.Simularea numrtorului decadic Circuitul numrtor decadic 7490 se aduce n pagin selectnd butonul meniu Logic Ics, i apoi clic pe icon-ul Counters(vezi fig.5 de mai jos), apoi clic 7490.

69

Counters

Fig.5. Schema de numrtor decadic

70