PRCTICA # 1

1. TEMA. El transistor FET 2. OBJETIVOS. Disear, calcular y comprobar el funcionamiento de los siguientes circuitos de polarizacin con el transistor Fet. 1. 2. 3. 4. 5. Polarizacin con doble fuente. Auto polarizacin con Auto polarizacin sin Polarizacin con divisor de tensin. Polarizacin con fuente doble

Punto de trabajo al centro de la recta de carga 3. MARCO TERICO.

El TRANSISTOR FET Los transistores ms conocidos son los llamados bipolares (NPN y PNP), llamados as porque la conduccin tiene lugar gracias al desplazamiento de portadores de dos polaridades (huecos positivos y electrones negativos), y son de gran utilidad en gran nmero de aplicaciones pero tienen ciertos inconvenientes, entre los que se encuentra su impedancia de entrada bastante baja. Existen unos dispositivos que eliminan este inconveniente en particular y que pertenece a la familia de dispositivos en los que existe un solo tipo de portador de cargas, y por tanto, son unipolares. Se llama transistor de efecto campo. Entre las principales aplicaciones de este dispositivo podemos destacar: APLICACIN Aislador o separador (buffer) PRINCIPAL VENTAJA USOS Impedancia de entrada alta y Uso general, equipo de medida, de salida baja receptores Sintonizadores de FM, equipo para Amplificador de RF Bajo ruido comunicaciones Baja distorsin de Receptores de FM y TV, equipos para Mezclador intermodulacin comunicaciones Facilidad para controlar Amplificador con CAG Receptores, generadores de seales ganancia Instrumentos de medicin, equipos de Amplificador cascodo Baja capacidad de entrada prueba Amplificadores de cc, sistemas de Troceador Ausencia de deriva control de direccin Resistor variable por Amplificadores operacionales, rganos Se controla por voltaje voltaje electrnicos, controlas de tono Amplificador de baja Capacidad pequea de Audfonos para sordera, transductores

frecuencia Oscilador Circuito MOS digital

acoplamiento Mnima variacin de frecuencia Pequeo tamao

inductivos Generadores de frecuencia patrn, receptores Integracin en gran escala, computadores, memorias

Siempre nos va a interesar estar en la regin de saturacin, para que la nica variable que me controle la cantidad de corriente que pase por el drenador sea la tensin de puerta. Ecuacin de Shockley:

Donde:

Vp es la tensin de puerta que produce el corte en el transistor FET. IDSS es la corriente mxima de drenador que circula por el transistor, al aumentar VDS, cuando la polarizacin de la puerta es VSG= 0v.

Desventajas que limitan la utilizacin de los FET: Los FET presentan una respuesta en frecuencia pobre debido a la alta capacidad de entrada. Los FET presentan una linealidad muy pobre, y en general son menos lineales que los BJT. Los FET se pueden daar debido a la electricidad esttica.

Caractersticas elctricas del JFET El JFET de canal n est constituido por una barra de silicio de material semiconductor de tipo n con dos regiones (islas) de material tipo p situadas a ambos lados. Es un elemento tri-terminal cuyos terminales se denominan drenador (drain), fuente (source) y puerta (gate). En la figura 1.10.a se describe un esquema de un JFET de canal n, en la 1.10.b el simbolo de este dispositivo y en la 1.10.c el smbolo de un JFET de canal P.

La polarizacin de un JFET exige que las uniones p-n estn inversamente polarizadas. En un JFET de canal n, o NJFET, la tensin de drenador debe ser mayor que la de la fuente para que exista un flujo de corriente a travs de canal. Adems, la puerta debe tener una tensin ms

negativa que la fuente para que la unin p-n se encuentre polarizado inversamente. Ambas polarizaciones se indican en la figura 1.11.

Las curvas de caractersticas elctricas de un JFET son muy similares a las curvas de los transistores bipolares. Sin embargo, los JFET son dispositivos controlados por tensin a diferencia de los bipolares que son dispositivos controlados por corriente. Por ello, en el JFET intervienen como parmetros: ID (intensidad drain o drenador a source o fuente), VGS (tensin gate o puerta a source o fuente) y VDS (tensin drain o drenador a source o fuente). Se definen cuatro regiones bsicas de operacin: corte, lineal, saturacin y ruptura. Tipos de FET.

Existen dos tipos de FET Canal N y Canal P.

CANAL N.

CANAL P.

D = drain drenaje

S = source fuente

G = gate compuerta

Tenemos dos circuitos: El circuito de entrada G - S. El circuito de salida D - S

Diferencias existentes entre un NJFET y PJFET.

Canal N.

ID = IS

VG < VS
ID = 0 VGS = - Vp voltaje de pinch off Apagado del transistor Si VGS = 0 ID = Imx depende de la RD. Resistencia de drain
Se polariza el transistor inversamente. IDss = ImaxFET .- es la corriente mxima que soporta el FET Canal P.

VG > VS = 1

Se definen cuatro regiones bsicas de operacin: corte, lineal, saturacin y ruptura. A continuacin se realiza una descripcin breve de cada una de estas regiones para el caso de un NJFET. Regin de corte En esta regin la intensidad entre drenador y fuente es nula (ID=0). En este caso, la tensin entre puerta y fuente es suficientemente negativa que las zonas de inversin bloquean y estrangulan el canal cortando la corriente entre drenador y fuente. En las hojas tcnicas se denomina a esta tensin como de estrangulamiento o pinch-off y se representa por VGS(off) o Vp. Por ejemplo, el BF245A tiene una VGS (off)=-2V.

Regin lineal En esta regin, el JFET se comporta como una resistencia no lineal que es utilizada en muchas aplicaciones donde se precise una resistencia variable controlada por tensin. El fabricante proporciona curvas de resistencia drenador-fuente (rds(on)) para diferentes valores de VGS tal como se muestra en la figura 1.12. En esta regin el transistor JFET verifica las siguientes relaciones.

Regin de saturacin En esta regin, de similares caractersticas que un BJT en la regin lineal, el JFET tiene unas caractersticas lineales que son utilizadas en amplificacin. Se comporta como una fuente de intensidad controlado por la tensin VGS cuya ID es prcticamente independiente de la tensin VDS. La ecuacin que relaciona la ID con la VGS se conoce como ecuacin cuadrtica o ecuacin de Schockley que viene dada por

Regin de ruptura Una tensin alta en los terminales del JFET puede producir ruptura por avalancha a travs de la unin de puerta. Las especificaciones de los fabricantes indican la tensin de ruptura entre drenaje y fuente con la puerta cortocircuitada con la fuente; esta tensin se designa por BVDSS y su valor est comprendido entra 20 y 50 V. Las tensiones de polarizacin nunca deben superar estos valores para evitar que el dispositivo se deteriore.

4. LISTADO DE MATERIALES / PRESUPUESTO

# 1 1 1 1 1 1 1 $ Equipo o Material Resistencias Transistores FET (MPF102) Proto-board Fuente de alimentacin Multmetro Banco de Trabajo Cables de conexin 1.00

5. DESARROLLO. La prctica del transistor FET consisti en cumplir con los objetivos propuestos es decir disear, calcular y comprobar las diferentes polarizaciones del transistor fet.
CLCULOS, MEDICIONES, GRFICAS Y SIMULACIONES CLCULOS. Polarizacin con doble fuente (fuente gate source)
1 R2 2k RD V2 12 V VDD 0 4

= =
2

5 R1 1M 2 V1 2V E 0

Q2 Idss=12mA Vp=-4v 2N3821

1
2

=1

=
=

= 1

=1 =1 =

= =

Polarizacin Auto polarizacin con =1 =1 = =

V2 12 V VDD 0

R1 4.8k RD 2 Q2 Idss=10mA Vp=-4v 2N3821 1 R2 4.8k RS 0

= = = =
2

1
2

=1

=
= = =

( (
= 1 )

Polarizacin Auto polarizacin sin =

V1 12 V VDD 0

R3 600 RD 6 Q1 Idss=10mA Vp=-4v 2N3821 0

=
=

=
2

=1 = =

=1

= 1 1

=1 =1

Polarizacin con divisor de tensin

1 R1 1.63M RD 1.2k 0 3 2 Q1 Idss=10mA Vp=-3.5v 2N3821 4 R2 371k 0 RS 1.2k V1 20 V

= =

= =1 =1 =

=1 = ( 1)

= ( 1
2

1)

= 1 = 1
2

= =1

1 1 1
2

= =1

=1

=
= =

1 1 =
2 2

=
2

= = 1 = 1

= =1

Polarizacin con fuente doble (gate a

).
2 R1 4k RD 3 Q1 Idss=12mA Vp=-4v 2N3821 5 R2 9.33k RS 1 V2 4V E 0 0 V1 12 V VDD

= = =

=1 =1

= = = = = =
2

= =1

1 1
2

= =

( = =

= =
1

= =

MEDICIONES Polarizacin con Doble fuente (fuente gate source)

Valores Calculado Medido Simulado -2v -2.05v -2v 3mA 3.04mA 3mA 6v 6.05v 6v

Polarizacin Auto polarizacin con

Valores Calculado Medido Simulado -3v -2.96v -3v 0.62mA 0.61mA 0.6mA 6v 6.11v 6v

Polarizacin Auto polarizacin sin

Valores Calculado Medido Simulado 0v 0v 0v 10mA 11.4mA 10.4mA 6v 5.44v 6v

Polarizacin con divisor de tensin

Valores Calculado Medido Simulado -1.29v -1.56v -1.5v 4mA 4.47mA 4mA 10v 9.46v 10v

Polarizacin con fuente doble (gate a

).

Valores Calculado Medido Simulado -3v -2.88v -3v 0.75mA 0.75mA 0.7mA 6v 6.2v 6v

GRFICAS
Graficas calculadas y medidas se asumi que son las mismas ya que los datos fueron iguales .

Polarizacin con Doble fuente (fuente gate source)

Polarizacin Auto polarizacin con

Polarizacin Auto polarizacin sin

Polarizacin con divisor de tensin

Polarizacin con fuente doble (gate a

).

SIMULACIONES
Polarizacin con Doble fuente (fuente gate source)
1 R2 2k RD 6
+

V2 12 V VDD
A

3.594m
-

U1 DC 1e-009 W

3 Q2 Idss=12mA Vp=-4v
+ +

5 R1 1M 2 V1 2V E

4.812
-

U2 DC 10M W

-1.818
-

2N3821* U3 DC 10M 0 W

Polarizacin Auto polarizacin con

1 R6 4.8k 2
+

0.627m
-

U8 DC 1e-009 W

3 V3 12 V Q3
+

8.993
-

U7 DC 10M W

0.000
-

U4 DC 10M W R2 4.8k

2N3821* 7

Polarizacin Auto polarizacin sin

4 R1 600 5
+

0.010
-

U2 DC 1e-009 W

6 V1 12 V

Q1
+

5.957
-

U1 DC 10M W

2N3821**
+

0.000
-

U3 DC 10M W

Polarizacin con divisor de tensin

2 R2 1.5M R3 1.2k 5
+

V2 20 V 0

4.230m
-

U4 DC 1e-009 W

3 Q2
+

1 2N3821*
+

9.845
-

U3 DC 10M W

14.921
-

U1 DC 10M W

-0.920
-

U5 DC 10M W R4 390k

4 R5 1.2k 0

Polarizacin con fuente doble (gate a

).

3 R1 4k 5
+

V1 12 V

0.751m
-

U1 DC 1e-009 W

6 Q1 0 2N3821* 2
+ +

5.991
-

U2 DC 10M W

0.000
-

U5 DC 10M W R2 9.33k 1 V2 4V

6. CONCLUSIONES

Observaciones y Recomendaciones Para un correcto funcionamiento de cualquier circuito tener en cuenta los terminales del transistor FET, as nos ahorraramos tiempo y dinero. Se debe revisar muy cuidadosamente cada circuito para evitar posibles contratiempos Para obtener valores ms aproximados es necesario utilizar un multmetro de gran precisin y los materiales. Durante el transcurso y desarrollo de esta prctica, se comprob su funcionamiento y el comportamiento del transistor FET y de cada circuito obteniendo resultados casi exactos. La corriente mxima en este tipo de transistores se encuentra definida por IDss y ocurre cuando VGS=0. Para todos los niveles de VGS entre 0v y el nivel de estrechamiento la ID se encontrara en el rango IDss y 0A. La corriente mnima de un JFET ocurre en el estrechamiento definido por VGS=VP. El transistor JFET no necesita corriente en el gate solo necesita una diferencia de potencial. Para polarizar correctamente un transistor JFET el voltaje en el gate debe ser mas negativo que el voltaje en el source. Se debe tomar en cuenta al polarizar un transistor Jfet, al hacer los clculos, en las caractersticas de cada transistor las cuales estn dadas en el NTE o el ECG estos datos a tomar en cuenta son la IDSS, el VP. Y para una mayor precisin debemos sacar la curva caracterstica para obtener sus valores reales ya que en las hojas de especificacin no son tan adecuadas. summations and recommendations For a correct operation of any circuit to keep in mind the terminals of the transistor, we would save this way ourselves time and money. The maximum current in this type of transistors is defined by IDss and it happens when VGS=0. For all the levels of VGS between 0v and the narrowing level the you GO it was in the range IDss and 0A. The minimum current of a JFET happens in the narrowing defined by VGS=VP. The transistor JFET doesn't need current in the alone gate needs a potential difference. To polarize a transistor correctly JFET the voltage in the gate it should be but negative that the voltage in the source. Should take into account when polarizing a transistor Jfet, when making the calculations, in the characteristics of each transistor which are given in the NTE or the ECG these data to take into account are the IDSS, the VP. And for a bigger precision we should take out the characteristic curve to obtain their actual values since in the specification leaves they are not so appropriate.

7. BIBLIOGRAFA.
Libro Robert L. Boylestad. http://thales.cica.es http://www.clubdediagramas.com/