Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

1


2. Bazele logice ale calculatoarelor numerice

2.1. Variabile i funcii logice
Caracteristica esenial a tuturor generaiilor de calculatoare numerice realizate pn n
prezent o constituie natura discret a operaiilor pe care acestea le efectueaz. Considerente de
ordin tehnologic impun utilizarea n construcia calculatorului a dispozitivelor cu dou stri care
condiioneaz codificarea informaiei i efectuarea calculelor n sistem binar.
Analiza i sinteza circuitelor de comutaie aferente calculatoarelor numerice utilizeaz
ca principal instrument matematic algebra logic (boolean).
n continuare se prezint unele elemente att ale algebrei logice ct i ale unor circuite logice
fundamentale.
2.1.1. Algebra boolean
Fie mulimile M={x
1
, x
2
,,x
n
,} cu x
i
Z i O={+,} (componentele mulimii O sunt
dou operaii care vor fi definite ulterior). Structura A=(M,O) reprezint o algebr dac:
a) mulimea M conine cel puin dou elemente;
b) mulimea M reprezint parte stabil n raport cu cele dou operaii respectiv
x
1
+x
2
M, x
1
x
2
M pentru orice x
1
, x
2
M;
c) cele dou operaii au urmtoarele proprieti:
- comutativitate:
x
1
+x
2
= x
2
+x
1
;
x
1
x
2
= x
2
x
1
,
- asociativitate:
(x
1
+x
2
)+x
3
= x
1
+ (x
2
+ x
3
) ;
(x
1
x
2
) x
3
= x
1
(x
2
x
3
)
- distributivitatea uneia fa de cealalt:
(x
1
+x
2
) x
3
= x
1
x
3
+x
2
x
3
;
x
1
+(x
2
x
3
)= x
1
x
2
+x
1
x
3
.
d) mulimea conine un element nul - 0 i unul unitate -1 care constituie elemente
neutre fa de cele dou operaii i pentru cvare sunt valabile proprietile:
x
1
+0=0+x
1
=x
1
;
x
1
1=1x
1
=x
1
unde x
1
M.
e) fiecrui element xM i corespunde un unic invers M x e cu proprietile :
0 x x = (principiul contradiciei)
1 x x = + (principiul terului exclus)
Dac elementele mulimii M pot lua numai dou valori (0 i 1) structura de mai sus
reprezint o algebr boolean.
La definirea axiomatic a algebrei s-au folosit notaiile +, , x pentru cele dou legi de
compoziie, respectiv pentru elementul invers. n logic i tehnic exist denumiri i semnificaii
specifice, evideniate n tabelul 2.1.
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
2


Tabelul 2.1
Matematic Logic Tehnic
Denumire Simbol Denumire Simbol Denumire
e
Simbol
Prima operaie
+
Disjuncie

SAU

A doua operaie
-
Conjuncie

I

Element invers x Negaie ( x NU x

Pornind de la axiome se deduc teoremele prezentate n tabelul 2.2 care se constituie n
reguli de calcul n cadrul algebrei booleene.
Tabelul 2.2
Nr. Denumire Forma produs Forma sum
T1
Dubl negaie
(involuia)
x x = x x =
T2 Absorbia ( )
1 2 1 1
x x x x = +
2 2 1 1
x x x x = +
T3 Elemente neutre 0 0 x =
1 1 x = +
T4
Idempotena
(tautologia)
x x x x = x x x x = + + +
T5 De Morgan
2 1 2 1
x x x x + =
2 1 2 1
x x x x = +
Oricare dintre cele 5 teoreme poate fi demonstrat utiliznd axiomele cu ajutorul crora
s-a definit structura algebrei.
2.1.2. Funcii logice importante
O funcie y=f(x
1
, x
2
, , x
n
) reprezint o funcie logic dac domeniul de definiie este
reprezentat de produsul cartezian {0,1}
n
, cu alte cuvinte f:{0,1}
n
{0,1}.
Avnd n vedere aceast definiie se poate spune c o funcie logic (boolean) pune n
coresponden o combinaie binar asociat produsului cartezian cu una din valorile 0 sau 1.

Domeniul de definiie al unei funcii logice de n variabile este format din 2
n
puncte
(combinaii), iar numrul total de funcii este de
n
2
2 . De exemplu cu 2 variabile pot fi formate
16 funcii, dintre care n tabelul 2.3 se prezint cele mai importante.





Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
3

Tabelul 2.3
Denumire
funcie
Ecuaie logic Simbol
I B A F =

SAU B A F =

SAU
EXCL.
B A B A B A B A = - + - =

NICI
EXCL.
B A B A B A B A = - + - =

I- NU
B A B A B A + = - = |


SAU - NU B A B A B A - = + = +


Funciile I, SAU, NU se numesc funcii logice de baz ntruct cu ajutorul lor se poate
exprima orice alt funcie logic. Ilustrarea semnificaiei operatorilor logici se poate realiza prin
diagrame Venn, tabele de adevr, diagrame Karnaugh, scheme cu comutatoare etc.
Reprezentarea cea mai comod i pretabil formalizrii este cea realizat cu ajutorul
tabelelor de adevr. Pentru funciile din tabelul 2.3 se prezint tabelul de adevr 2.4.
Tabelul 2.4
A B I SAU
SAU
EXCL
NICI
EXCL
I - NU SAU - NU
0 0 0 0 0 1 1 1
0 1 0 1 1 0 1 0
1 0 0 1 1 0 1 0
1 1 1 1 0 1 0 0
Reprezentarea cu ajutorul diagramei Karnaugh const n marcarea punctelor
domeniului de definiie ntr-o diagram plan i precizarea valorilor funciei n fiecare din aceste
puncte. De exemplu n figura 2.1 este reprezentat diagrama Karnaugh pentru o funcie de trei
variabile cu marcarea vecintilor punctului 010.








Dup cum se observ, trecerea de la o combinaie la alta pe laturile diagramei Karnaugh
se face prin modificarea unui singur bit.


F
A
B
A
B
A
B
A
B
A
B
A
B
11
1
01
0
00 10
x
3

x
1
x
2

Fig. 2.1. Diagrama Karnaugh pentru o funcie de trei variabile.
F
F
F
F
F
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
4

O funcie logic se poate reprezenta dezvoltat n dou forme i anume:
- forma disjunctiv canonic (FDC), cu utilizarea constituenilor unitii;
- forma conjunctiv canonic (FCC), cu utilizarea constituenilor lui zero.
FDC presupune exprimarea funciei ca o disjuncie de conjuncii (reuniune de
intersecii) n care variabilele care au valoarea 0 se consider negate.
FCC presupune exprimarea funciei ca o conjuncie de disjuncii (intersecie de
reuniuni) n care variabilele care au valoarea 1 se consider negate.

2.1.3. Minimizarea funciilor logice
Minimizarea unei funcii booleene implic reducerea la minimum a numrului de
variabile i a simbolurilor de funcii implicate n reprezentarea acesteia. Metodele de minimizare
pot fi ncadrate n dou categorii: analitice i grafice.
Metodele analitice constau n principal din calcule efectuate n funcia dat pe baza
axiomelor i teoremelor algebrei binare.
Metodele grafice presupun constituirea unor tabele sau matrie de combinaii, din care
prin grupri i asocieri corespunztoare rezult reduceri. Din categoria acestor metode, n
continuare se vor face referiri la cea care utilizeaz diagrama Karnaugh.
Dup cum s-a vzut, dou celule adiacente ntr-o diagram Karnaugh difer prin
valoarea unei singure variabile. Dac termenilor din dou asemenea celule li se aplic
proprietatea de distributivitate i principiul terului exclus se elimin variabila care i schimb
valoarea.
Referitor la acest procedeu de reducere i implicit de minimizare pot fi formulate
urmtoarele observaii:
a) un grup de 2
m
celule vecine ocupate cu uniti permite eliminarea a m variabile;
b) pentru reducere, fiecare celul trebuie s fac parte dintr-o grupare, dar poate fi
inclus n mai multe;
c) cel mai avansat grad de simplificare se obine dac unitile dintr-o diagram
Karnaugh sunt grupate ntr-un numr minim de grupri fiecare grup coninnd un numr minim
de uniti;
d) pentru a putea aplica n mod succesiv proprietatea de distributivitate i teorema
terului exclus, numrul unitilor din gruprile formate trebuie s fie o putere ntreag a lui 2.
Reguli similare pot fi deduse i pentru deducerea formei conjunctive minime. n acest
caz, n diagrama Karnaugh se vor grupa zerourile. Se va scrie apoi disjuncia grupurilor de
zerouri vecine, iar forma minim va fi conjuncia grupurilor de coordonate.
Etapa care succede minimizrii este aceea a implementrii funciei logice. Aceast
implementare se realizeaz cu elemente de comutaie de diverse tipuri cum ar fi: contacte i
relee, pori logice etc.




Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
5

2.2. Circuite logice combinaionale
Caracteristica principal a circuitelor logice combinaionale (CLC) o reprezint
dependena mrimilor de ieire ale acestora numai de combinaiile aplicate la intrare, nu i de
timp.
Schema bloc a unui CLC este prezentat n figura 2.11. Acesta dispune de intrrile x
0
,
x
1
, x
m-1
i genereaz n exterior ieirile y
0
, y
1
, , y
n-1
. Funcionarea CLC poate fi descris cu
ajutorul unei funcii logice (de comutaie).








Analiza CLC pleac de la cunoaterea schemei acestuia i urmrete stabilirea
funcionrii, concretizat prin tabela de adevr sau prin scrierea expresiilor variabilelor de ieire
funcie de cele de intrare.
Sinteza CLC presupune parcurgerea urmtoarelor etape pentru stabilirea structurii
circuitului:
- definirea funciilor logice;
- minimizarea acestora;
- obinerea schemei circuitului.
n structura unui calculator numeric se ntlnesc numeroase tipuri de CLC ntre care
reprezentative sunt: convertoarele de cod, codificatoarele i decodificatoarele, multiplexoarele i
demultiplexoarele, comparatoarele, detectoarele i generatoarele de paritate, ariile logice
programabile, memoriile i circuitele aritmetice.
n continuare vor fi prezentate elemente privind sinteza unor CLC uzuale din structura
unui calculator numeric.
2.2.1. Convertoare de cod
Convertoarele de cod sunt CLC care permit trecerea dintr-un cod binar n altul. Sinteza
unui asemenea CLC se va exemplifica pentru un convertor din cod binar n cod Gray. n figura
2.3 se prezint elementele aferente sintezei acestui tip de convertor, n care B
3
B
2
B
1
B
0
reprezint
cuvntul binar aplicat la intrare, iar G
3
G
2
G
1
G
0
cuvntul binar obinut la ieire.





x
m-1

x
1

x
0

CLC
Fig. 2.2. Circuit logic combinaional
y
n-1

y
1

y
0

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
6



















Fcnd reducerile n diagramele Karnaugh rezult:

3 3
B G =

3 2 2 3 3 2 2
B B B B B B G = + =

2 1 1 2 2 1 1
B B B B B B G = + =

0 1 1 0 0 1 0
B B B B B B G = + =
n figura 2.4 se prezint dou variante de implementare ale relaiilor de mai sus.













Fig. 2.3. Convertor de cod binar natural - Gray:
a - tabela de coresponden;
b - diagramele Karnaugh asociate
b
a
10
11
01
00
10 11 01 00 B
3
B
2

B
1
B
0

1 1 1
1 1 1
1
1
G
3

10
11
01
00
10 11 01 00 B
3
B
2

B
1
B
0

1 1 1
1 1 1
1
1
G
2

10
11
01
00
10 11 01 00 B
3
B
2

B
1
B
0

1
1 1
1
1
1
1
1
G
1

10
11
01
00
10 11 01 00 B
3
B
2

B
1
B
0

1
1
1
1
1
1
1
1
G
0

B
3
B
2
B
1
B
0
G
3
G
2
G
1
G
0

0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

G
0

G
1

G
2

G
3

B
0

B
1

B
2

B
3

b
B
3
B
2
B
1
B
0

G
0

G
1

G
2

G
3

a
Fig. 2.4. Schema convertorului din cod binar natural n cod Gray:
a - realizarea cu pori NAND; b - realizarea cu circuite SAU EXCLUSIV .

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
7

2.2.2. Codificatoare i decodificatoare
Codificatoarele sunt CLC la care activarea unei intrri, dintr-un grup de m, conduce la
apariia unui cuvnt de cod la ieire format din n bii (ms2
n
). n figura 2.5 se prezint elemente
aferente unui codificator cu m=3 i n=2.






Decodificatoarele sunt CLC care activeaz una sau mai multe ieiri funcie de cuvntul
de cod aplicat la intrare. Decodificarea este necesar n aplicaii care se refer la adresarea
memoriilor, afiarea numeric, multiplexarea datelor etc.

2.2.3. Multiplexoare i demultiplexoare
Multiplexoarele sunt CLC care permit transferul datelor de la una din intrrile selectate
cu o adres (cuvnt de selecie) ctre o ieire unic. Din punct de vedere funcional MUX pot fi
privite ca o reea de comutatoare comandate. MUX pot fi analogice sau numerice, ultimele fiind
specifice CN. n continuare se va face sinteza unui MUX 4:1 numeric i implementarea cu pori
logice.













X Y Z A B
0 0 0 0 0
1 0 0 0 1
0 1 0 1 0
0 0 1 1 1

E B A f =Canal
0 0 0 D3
0 0 1 D2
0 1 0 D1
0 1 1 D0
1 * * -

X
Y
Z
CODIF

A
B
Fig. 2.5. Codificator cu m=3 i n=2 (schema bloc, tabela de adevr, funcii logice.

Z) (X Y B
Z) (Y X A
=
=
D3
D2
D1
D0

f
f
MUX
A B
E
D3
D2
D1
D0
f
) D A B D A B D A B D A B ( E f 0 1 2 3 + + + =
E A B

f
f

D3


D2


D1


D0
Fig. 2.6. Multiplexor numeric 4:1.
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
8

Demultiplexoarele sunt CLC care realizeaz transmiterea datelor de la o unic intrare
ctre o ieire selectabil cu ajutorul unui cuvnt de selecie (adres). Ca i MUX
demultiplexoarele reprezint practic o reea de comutatoare comandate, putnd fi numerice sau
analogice. n figura 2.7 se prezint elemente specifice sintezei unui DMUX numeric 1:4.
























2.2.4. Circuite de complementare
Circuitul de complementare este un CLC care funcie de comenzile aplicate realizeaz
una din urmtoarele funcii:
- complementeaz fa de unu biii cuvntului de la intrare;
- las cuvntul de la intrare neschimbat;
- foreaz n unu toi biii cuvntului de la ieire;
- foreaz n zero toi biii cuvntului de la ieire.
n figura 2.8 se prezint elementele aferente unui circuit de complementare pe 4 bii.
Din tabela de adevr se obin urmtoarele funcii logice ale ieirilor:
B A B x B A B A x B A x Y + = + + = ) (
1 1 1 1

B A B x B A B A x B A x Y + = + + = ) (
2 2 2 2

E B A O0 O1 O2 O3
0 0 0 D
0 0 1 D
0 1 0 D
0 1 1 D
1 * * - - - -

O0
O1
O2
O3
D
Fig. 2.7. Demultiplexor 1:4
D
O0
O1
O2
O3
DMUX
A B
E
D E A B
O0


O1


O2


O3
D A B E O3 D A B E O1
D A B E O2 D A B E O0
= =
= =

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
9

B A B x B A B A x B A x Y + = + + = ) (
3 3 3 3

B A B x B A B A x B A x Y + = + + = ) (
4 4 4 4

a cror implementare s-a realizat cu pori I, SAU i SAU-EXCLUSIV.












2.2.5. Comparatoare
Comparatoarele numerice sunt CLC care permit determinarea relaiei existente ntre
dou numere. Ieirile unui comparator sunt reprezentate de trei funcii care corespund tipului de
relaie existent ntre numerele aplicate la intrare (<,=,>).
n figura 2.9 sunt prezentate elemente aferente sintezei unui comparator pe un bit.














Prin interconectarea mai multor comparatoare pe un bit se obin comparatoare pentru
cuvinte binare formate din mai muli bii.
I e i r i Comenzi
y
4
y
3
y
2
y
1
B
0
1 0
0
1 1
1 1
1 1
1
0 0 0
0
0
A
x2 x4 x3 x1
x
4
x
3
x
2

Fig. 2.8. Circuit de complementare pe 4 bii.
B
x
4

x
3

x
2

x
1

y
2

y
1

A
y
3

y
4

A B y
1
y
2
y
3

0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
y
3

y
2

y
1

B
A
(A>B)
(A=B)
(A<B)
COMP
y
3

y
2

y
1

B A
Fig. 2.9. Comparator pe un bit.

y1 = A B
y2 = + = A B A B A B
y3 = A B

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
10


2.2.6. Detectoare de paritate
Detectoarele de paritate sunt CLC cu n intrri i dou ieiri PAR i IMPAR care sunt
complementare. Ieirea PAR are valoarea 1 atunci cnd numrul de valori logice 1 n combinaia
de la intrare este par i 0 atunci cnd acest numr este impar.
n figura 2.10 se prezint elementele aferente sintezei unui detector de paritate cu n=4
intrri.
Dup cum se observ n tabela de adevr funciile PAR i IMPAR sunt complementare,
respectiv IMPAR=PAR. Din aceast cauz n figura 2.10 a fost reprezentat diagrama Karnaugh
pentru funcia PAR. Aa cum reiese din diagram, nu se poate opera nici o reducere asupra
funciei care va fi:
DCBA A B DC A B C D A B C D A CB D A B C D BA C D A B C D PAR + + + + + + + =

n relaia de mai sus prin aplicarea proprietilor operaiilor logice rezult:



















) A B A B )( C D C D ( BA) A B DC)( C D ( PAR
BA) A B DC( ) A B A B ( C D ) A B A B C( D BA) A B ( C D PAR
+ + + + + =
+ + + + + + + =

Dar
A B BA A B
C D C D C D
) C D ( C) (D ) C D ( ) C D ( ) DC ( ) C D ( DC C D DC C D
= +
= + =
= + + = + + = = + = +

D C B A
PAR IMP
0 0 0 0 1 0
0 0 0 1 0 1
0 0 1 0 0 1
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 0 1
1 0 0 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 0 1
1 1 0 0 1 0
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0

10
11
01
00
10 11 01 00
DC
BA
0
0
1 0 1
1 1 0
1 0
1 0
0 1 0 1
b
a
c
Fig. 2.10. Detector de paritate: a schema bloc; b - tabela de adevr; c -
diagrama Karnaugh a funciei PAR.
D
C
B
A
IMPAR
PAR


DETPAR
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
11

Notm
X B A A B
Y D C C D
= =
= =

Rezult:
A) (B C) (D PAR IMPAR
A) (B C) (D X Y YX X Y PAR
= =
= = + =

relaii a cror implementare se prezint n figura 2.11.









2.2.7. Sumatoare
Semisumatorul elementar, pentru care schema logic i tabela de adevr sunt prezentate
n figura 2.12, adun dou numere a cte un bit x
i
, y
i
i genereaz la ieire 2 bii: suma s
i
i
transportul c
i
ctre rangul urmtor.









Schema din fig. 2-22 a rezultat pe baza relaiilor:
.
;
1 i i i
i i i i i i i
y x c
y x y x y x s
=
= + =
+


Sumatorul elementar este un CLC care adun dou numere binare x
i
, y
i
cu un transport
de intrarec
i
, genernd la ieire doi bii: suma s
i
i transportul c
i+1
ctre rangul superior, conform
tabelului 2.5.

IMPAR
PAR
X
Y
A
B
C
D
Fig. 2.11. Implementarea detectorului de paritate.
x
i
y
i
S
i
c
i+1

0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

c
i+1

S
i

y
i

x
i

Fig. 2.12. Semisumatorul elementar.
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
12

Din tabelul 2.5 rezult:
i i i i i i i i i i i i i i i i
c y x c y x c y x c y x c y x s = + + + =

i i i i i i i i i i i i i i i i i 1 i
y x y x c c y x c y x c y x c y x c + = + + + =
+
) (

Relaiile de mai sugereaz obinerea sumatorului
elementar din dou semisumatoare conform figurii 2.13.
Pentru adunarea a dou cuvinte de n bii este necesar s se
nserieze n astfel de sumatoare ca n figura 2.14.











Cele dou numere care urmeaz a se aduna se gsesc n registrele A i B, iar rezultatul
n registrul C. Transportul este depus ntr-un bistabil exterior care pentru un microprocesor este
indicatorul de transport CY (Carry).

















Tabelul 2.5
x
i
y
i
c
i
S

c
i+1

0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

S
i

c
i+1

c
i

y
i

x
i

c
i

c
i+1

S
i

y
i

x
i

E
Fig. 2.13. Sumatorul elementar.
c
n-2
c
2
c
0

c
1

E
a
n-1
a
1
a
0

b
n-1
b
1
b
0

c
n-1
c
1
c
0

CY
Registrul C
Registrul B
Registrul A
Fig. 2.14. Sumator pentru cuvinte de n bii.
E E
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
13

2.3. Circuite logice secveniale
Circuitele logice secveniale (CLS) sunt circuite ale cror mrimi de ieire, la un
moment dat, depind att de combinaia mrimilor de intrare, ct i de starea sa.
Modelul matematic al CLS, pentru un anumit moment de timp t, este definit de dou
seturi de ecuaii care reflect tranziia strilor i pe cea de ieirilor i care pot fi grupate n
cvintuplul
C
S
=(X,Y,Q,f,g),
unde:
X={x
1
,x
2
,x
n
} este mulimea variabilelor binare de intrare;
Y={y
1
,y
2
,y
m
} - mulimea variabilelor binare de ieire;
Q={q
1
,q
2
,q
p
} - mulimea variabilelor binare de stare;
Q Q X f : - funcia de tranziie a strilor;
Y Q X g : - funcia de tranziie a ieirilor.
Funciile de tranziie a strilor respectiv ieirilor sunt de forma
) ,..., , , ,...., , (
p 2 1 n 2 1
,
i
q q q x x x f q = i=1,2,,p
) ,..., , , ,...., , (
p 2 1 n 2 1 k
q q q x x x g y = k=1,2,,p
Funciile
,
i
q i y
k
reflect procesele de modificare a strilor respectiv ieirilor, ambele
dependente doar de intrri i de starea actual
Din punct de vedere al structurii CLS conin elemente combinaionale i elemente de
memorie, figura 2.15.








n ceea ce privete modul de schimbare a strii elementelor de memorie exist dou
tipuri de CLS:
CLS sincrone la care modificarea strii se face sincron cu un impuls de tact, n funcie
de intrri i de starea curent;
CLS asincrone la care modificarea strii se produce la momente aleatoare depinznd
numai de intrri i de starea curent.
Fig. 2.25. CLS sincron.
Q(t+1)
Y

Memorie

CLC
Q(t)
X
T
t
T
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
14

n continuare vor fi prezentate pentru CLS care se regsesc n structura unui CN cum ar
fi: bistabile, numrtoare, registre, circuite de memorie.
2.3.1. Circuite basculante bistabile
Circuitele basculante bistabile (CBB) au dou stri stabile la ieire, iar prin aplicarea
unor semnale de comand trec dintr-o anume stare n starea complementar. Practic un CBB
implementeaz un element de memorie care pstreaz un bit de informaie. ntre cele mai
rspndite CBB sunt cele de tip RS, D, T i JK.
- Bistabilul RS asincron este format din dou pori NAND, fiecare avnd drept una
din intrri ieirea celeilalte (figura 2.26).






Tabelul de adevr definete starea ieirii funcie de intrri iar tabelul de excitaie
definete intrarea care determin o anumit evoluie a ieirii intrrile S (Set) i R (Reset) sunt
active pe 0.
Combinaia 00 la intrare este interzis deoarece ieirile sunt identice i nu
complementare. Combinaia 11 la intrare pstreaz starea anterioar Q(t), ieirea fiind o
nedeterminare fa de intrare. Dac nainte de 11 a fost la intrare 10 ieirea este 0, iar dac
nainte de 11 a fost 01 ieirea este 1.
Se observ c pentru a memora 1 (pentru seta CBB) trebuie aplicat combinaia S =0 ,
R =1 n timp ce combinaia S =1 , R =0 determin memorarea cifrei binare 0 (resetarea CBB).
- Bistabilul RS sincron. La acest tip de CBB modificarea strii este determinat de
un impuls de tact T (figura 2.17). Se observ c CBB RS sincron deriv din cel asincron prin
adugarea unor pori suplimentare acionate pe una dintre intrri de semnalul de tact.








Q
Q
S
R
T
T S R Q(t+1) Q(t+1)
1 0 0 Q(t)
Q(t)
1 0 1 0 1
1 1 0 1 0
1 1 1 ned ned
0 x x Q(t)
Q(t)

Fig. 2.17. B-RS sincron:
schema logic, tabelul de
adevr .
S
R

S R Q(t+1) Q(t+1)
0 0 1 1 int
0 1 1 0
1 0 0 1
1 1(0) 0 1 ned
1(0) 1 1 0 ned

S R Q(t) Q (t+1)
1 x 0 0
0 1 0 1
1 0 1 0
x 1 1 1

Fig. 2.26. B-RS asincron: schema logic, tabelele de adevr i de excitaie.
Q
Q
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
15

- Bistabilul D are o asemenea structur (figura 2.18) nct permite eliminarea strii
de nedeterminare specifice CBB RS sincron, respectiv a acelei stri pentru care S=R=1.






Valoarea logic aplicat la intrarea D se transfer la ieire doar la aplicarea semnalului
de ceas (deci cu o ntrziere de un tact).
- Bistabilul T are proprietatea c schimb starea la fiecare impuls de tact, dac o
intrare de validare A are 1 logic (figura 2.19). Dac A=0 starea bistabilului (respectiv ieirea Q)
rmne neschimbat.






- Bistabilul JK este un bistabil sincron care admite comenzi simultane pe ambele
intrri fr a prezenta o stare instabil. Dup cum se observ din figura 2.20 acesta are n plus
fa de RS dou intrri de reacie care sunt activate simultan cu semnalele de comand. Conform
tabelului de adevr la combinaia J=0, K=1 ieirea Q=0, iar la combinaia J=1, K=0 ieirea
Q=1. Circuitul funcioneaz i dac pe ambele intrri se aplic 1 respectiv dac J=K=1.









T D Q(t+1) Q(t+1)
0 0 Q(t)
Q(t)
0 1 Q(t)
Q(t)
1 0 0 1
1 1 1 0

Fig. 2.18. Bistabilul D: schema logic, tabelul de adevr .
Q
Q
T
D
T A Q(t+1) Q(t+1)
0 x Q(t)
Q(t)
1 0 Q(t)
Q(t)
1 1
Q(t)
Q(t)

Fig. 2.19. Bistabilul T: schema logic, tabelul de adevr .
Q
Q
T
A
Q
Q
J
K
T
J K Q(t+1) Q(t+1)
0 0 Q(t)
Q(t)
0 1 0 1
1 0 1 0
1 1
Q(t)
Q(t)

Fig. 2.20. CBB-JK sincron: schema logic, tabelul de adevr .
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
16

2.3.2. Numrtoare
Numrtoarele sunt CLS care numr (contorizeaz) impulsurile aplicate la intrare i
memoreaz rezultatul.
n funcie de sistemul de numeraie folosit se ntlnesc numrtoare binare,
hexazecimale, decadice etc. Un numrtor care poate numra att nainte ct i napoi se numete
reversibil. Practic un numrtor realizeaz, pentru un numr natural N, operaia de identificare a
claselor de resturi modulo C (0 ,1 , 1 c ).
De exemplu, un numrtor modulo 10 va avea aceeai stare 3 pentru oricare din
urmtoarele numere aplicate la intrare. N=3, 13, 23, 33, , 103, 113, , 203, 313. Numrul
maxim nscris ntr-un numrtor modulo c este c-1, deoarece pentru N=c, acesta va indica zero.
Numrtoarele asincrone sunt cele la care informaia de la intrare se propag spre ieire
pas cu pas.
Numrtoarele sincrone sunt caracterizate prin aceea c toi bistabilii care le compun
basculeaz simultan funcie de informaiile aplicate la intrare i de semnalul de tact.
Numrtoarele n bucl sunt registre de deplasare a cror ieire este conectat la intrare.

2.3.3. Registre
Registrele sunt CLS destinate memorrii vectorilor binari. Numrul de bii egal cu
numrul elementelor de memorie reprezint capacitatea registrului sau lungimea cuvntului
registru. n mod obinuit registrele sunt constituite dintr-un set de bistabile i o logic
combinaional auxiliar. Fiecare bit D
i
al unui cuvnt binar este pstrat ntr-un bistabil B
i
unde
i=0,1, ,n-1 (registrul are capacitatea de a memora n bii iar i este rangul bistabilului Bi).
Registrele pot efectua o serie de operaii cum ar fi:
a) ncrcarea datelor serial sau paralel figurile 2.21 a,b;
b) deplasare date stnga sau dreapta - figurile 2.21 c,d;
c) rotaie stnga sau dreapta - figurile 2.21 e,f;
d) tergere.













- ncrcarea serial se realizeaz prin n impulsuri de tact:
Fig. 2.21. Operaii cu registre: D
n-1
MSB, D
0
LSB.
B
n-1

D
S

a)
B
1
B
0

B
n-1

0,1
c)
B
1
B
0

e)
B
n-1
B
1
B
0

b)
B
1
B
0
B
n-1

D
n-1

D
1
D
0

d)
B
0

0,1
B
1
B
n-1

f)
B
0
B
1
B
n-1

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
17

`B
i
B
i-1
, i=1,2,,n-1, R
0
D
S
,
unde Ds sunt biii care se ncarc n B
0
dup ce are loc deplasarea spre stnga. Un astfel
de registru este folosit la un receptor la care datele sosesc serial pe o linie de 1 bit. Acestea sunt
mpachetate n cuvinte a cte n bii i transmise apoi paralel.
- ncrcarea paralel se realizeaz ntr-un singur impuls de tact
B
i
D
i
, i=0,1,,n-1,
un exemplu de utilizare fiind ncrcarea unui cuvnt de n bii de pe o magistral sau
dintr-un alt registru.
- Deplasrile stnga/dreapta sunt asemntoare ncrcrii seriale, cu deosebirea c
se execut un singur pas:
B
i
B
i-1
, i=1,2,,n-1, B
0
0 sau 1 (stnga),
B
i-1
B
i
, i=1,2,,n-1, B
n-1
0 sau 1 (dreapta),
n bistabilele B
0
sau B
n-1
ncrcndu-se 0 sau 1 funcie de contextul utilizrii registrului.
- Rotaiile stnga/dreapta sunt asemntoare deplasrilor cu deosebirea c bitul care
prsete registrul reintr n registru ( n B
0
la rotaia stnga i n B
n-1
la rotaia dreapta):
B
i
B
i-1
, i=1,2,,n-1, B
0
B
n-1
(stnga),
B
i-1
B
i
, i=1,2,,n-1, B
n-1
B
0
(dreapta).
Pentru exemplificare n figura 2.22 se prezint un registru pe 4 bii care permite
realizarea operaiilor de tergere, ncrcare i citire paralel.












nscrierea celor 4 bistabile D ale registrului se face sincron cu impulsul de tact dac
semnalul de selecie registru SelR este activ. Semnalul LDP valideaz intrrile de pe liniile
D3D0, iar semnalul Read valideaz ieirile R3R0 ale registrului. tergerea registrului
(ncrcare CBB cu 0, se realizeaz prin activarea semnalului Reset.
n calculatoare registrele sunt utilizate la procesarea unor informaii cum ar fi: adrese,
coduri de instruciuni, operanzi, rezultate pariale sau definitive, informaii de stare etc. Una
dintre cele mai importante operaii o constituie transferul ntre registre. n continuare vor fi
prezentate dou modaliti de transfer ilustrate n figurile 2.23 i 2.24.
Transferul de la un registru surs C la dou registre destinaie A i B (figura 2.23) este
validat prin activarea simultan a semnalelor LoadA, LoadB i ReadC. Selecia registrelor care se
nscriu se realizeaz prin activarea semnalelor SelA i SelB.
Fig. 2.22. Registru de 4 bii cu ncrcare i citire paralel.
R
Q
Q D
C
B
3
R
Q
Q D
C
B
2
R
Q
Q D
C
B
1
R
Q
Q D
C
B
0
LDP D2 D1 D0
R3
R2 R1 R0
Reset
SelR
Clk
Read
D3
Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice
18

n cazul transferului de la dou registre surs A i B la un registru destinaie C (figura
2.24), ieirile registrelor A i B sunt reunite n porile SAU de la intrarea registrului destinaie C.
Transferul C-B, de exemplu se realizeaz prin activarea semnalelor ReadB, LoadC i SelC.



















Load B
A
n-1
A
0
A
1
B
n-1
B
0
B
1
C
n-1
C
0
C
1
Sel A
Load A
Sel C
Load C
Sel B
Fig. 2.23. Transfer : un registru surs dou registre destinaie.
B
n-1
B
0
B
1
Sel B
Load B
A
n-1
A
0
A
1
Sel A
Load A
Fig. 2.24. Transfer : dou registre surs un registru destinaie.
C
n-1
C
0
C
1
Sel C
Load C