I.

Circuito N1:

1. Diseo: Se puede observar que la seal de clock solo va conectada al primer flip flop y el segundo se dispara mediante la salida del primero (Q0), el tercero se dispara mediante la salida del segundo (Q1) y el cuarto se dispara mediante la salida del tercero (Q2). Adems tambin se puede observar que los J y K de los Flip Flops estn en conectados en estado lgico 1 ya que en este estado se producir basculacion. Tambin se puede observar que los controles asncronos deben estar en estado lgico 1 para que los Flip Flops respondan ante el CLOCK. Entonces cuando se produzca el disparo del CLOK este cambiara de estado negativo a positivo constantemente lo que generara que el segundo tambin lo haga pero con la mitad de la frecuencia del primero. El tercero tambin cambiara; pero lo har con la mitad del segundo y as el cuarto con la mitad del tercero obtenindose la tabla de estados mostrada anteriormente. Una vez que el se llegue al estado 1 1 1 1 los FLIP FLOPS se resetearan y volvern al esta 0 0 0 0. 2. Tabla de estados: Observamos la siguiente tabla de estados siendo: Q3 (U2: B) Q2 (U2: A) Q1 (U1: B) Q0 (U1: A)

EST 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

3. Diagramas de tiempo: Aqu podemos observar cada uno de los estados que obedecen a cada flanco de bajada del Fip Flop.

Fig.1 Diagrama de tiempos del Contador asncrono modulo 16. 4. Esquema:

Fig.2 Circuito contador asncrono UP MODULO 16. II. Circuito 2:

1. Diseo: 1. Decodificar cada uno de los casos pedidos para: a) Contador UP modulo 7: b) Contador UP modulo 10: c) Contador UP modulo 13:

2. Luego se trata de habilitar por medio de seales ya sea por dipswitchs o multiplexor, en este caso nos limitamos a una seleccin por dipswitch : a) Contador UP modulo 7: b) Contador UP modulo 10: c) Contador UP modulo 13:

3. En conclusin el circuito quedara as: a) Contador UP modulo 7: b) Contador UP modulo 10: c) Contador UP modulo 13:

2. Tabla de estados:
a) Contador modulo 7: Est 0 1 2 3 4 5 6 7 Q4n 0 0 0 0 0 0 0 0 Q3n 0 0 0 0 1 1 1 0 Q2n 0 0 1 1 0 0 1 0 Qn 0 1 0 1 0 1 0 0

b) Contador modulo 10:

c) Contador modulo 13

Est 0 1 2 3 4 5 6 7 8 9 10

Q4n
0 0 0 0 0 0 0 0 1 1 0

Q3n
0 0 0 0 1 1 1 1 0 0 0

Q2n
0 0 1 1 0 0 1 1 0 0 0

Qn
0 1 0 1 0 1 0 1 0 1 0

Est 0 1 2 3 4 5 6 7 8 9 10 11 12 13

Q4n
0 0 0 0 0 0 0 0 1 1 1 1 1 0

Q3n
0 0 0 0 1 1 1 1 0 0 0 0 1 0

Q2n
0 0 1 1 0 0 1 1 0 0 1 1 0 0

Qn
0 1 0 1 0 1 0 1 0 1 0 1 0 0

3. Diagramas de tiempo: Aqu se puede mostrar los tiempos completos para cada uno de los casos y el instante de reinicio sealado por la banda de color morado: a) Contador UP modulo 7

Fig.3 Contador modulo 7

b) Contador UP modulo 10

Fig.4 Contador modulo 10

c) Contador UP modulo 13

Fig.5 Contador modulo 13

4. Esquema:
Complementando la parte de truncamiento se procede a unir cada una de las seales codificadas mediante una compuerta NOR que al primer impulso positivo mandara un estado 0 lgico el cual ira en serie con las entradas RESET lo que causara un conteo desde cero nuevamente. Se puede notar que la parte en la codificacin de azul es para el contador MOD 7, la parte de ver para el MOD 10 y para el MOD 13 las lneas de marrn.

Fig.6 Contador modulo 7 - 10 - 13

III. Circuito 3: 1. Explicacin: 1. Mas que nada se trata de decodificar cada uno de los casos pedidos para: d) Divisor de frecuencia 10 = contador modulo 10: e) Divisor de frecuencia 12 = contador modulo 12: f) Divisor de frecuencia 15 = contador modulo 15:

2. Luego se trata de habilitar por medio de seales ya sea por dipswitchs o multiplexor, en este caso nos limitamos a una seleccin por dipswitch : d) Divisor de frecuencia 12: e) Divisor de frecuencia 12: f) Divisor de frecuencia 15:

3. En conclusin el circuito quedara asi: a) Divisor de frecuencia 12: b) Divisor de frecuencia 12: c) Divisor de frecuencia 15:

4. Para comenzar el conteo desde cero tambin debe mandarse una entrada de habilitacin mediante un condensador para que despus funcione de acuerdo a la siguiente tabla de verdad:

0 0 1 1 1 1 1

0 1 0 1 1 1 1

Clk X X X

J X X X 0 0 1 1

K X X X 0 1 0 1

1 1 0 0 1 1 0 1 1 0

2. Tabla de estados a) Divisor entre 10 EST 0 1 2 3 4 5 6 7 8 9 10 b) Divisor entre 12: EST 0 1 2 3 4 5 6 7 8 9 10 11 12

Qn
0 0 0 0 0 0 0 0 1 1 0

Q2n
0 0 0 0 1 1 1 1 0 0 0

Q3n
0 0 1 1 0 0 1 1 0 0 0

Q4n
0 1 0 1 0 1 0 1 0 1 0

c) Divisor entre 15:

Qn
0 0 0 0 0 0 0 0 1 1 1 1 0

Q2n
0 0 0 0 1 1 1 1 0 0 0 0 0

Q3n
0 0 1 1 0 0 1 1 0 0 1 1 0

Q4n
0 1 0 1 0 1 0 1 0 1 0 1 0

EST 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Qn
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0

Q2n
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 0

Q3n
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0

Q4n
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0

3. Diagramas de tiempo: a) Divisor de frecuencia 10:

Fig.7 Diagrama de Divisor entre 10. b) Divisor de frecuencia 12:

Fig.8 Diagrama de Divisor entre 12.

c) Divisor de frecuencia 15:

Fig.9 Diagrama de Divisor entre 15.

4. Esquema: Como en el caso anterior acomodamos todos los casos en un nico circuito en donde se va a proceder a actuar segn unas entradas habilitadoras mostradas en el diseo y tambin en el esquema siguiente

Fig.10 Divisor de frecuencia entre 10 12 15.

IV.

Circuito 4:

1. Funcionamiento: Cada fliflop depende de sus entradas J y K y esta entradas a su ves dependen de las salidas de los flipflops; si empezamos en el estado cero esto producir un cambio en las entradas J y K (mediante la seal de clock) lo que generara un siguiente estado lo que a su vez generara un nuevo valor de J y K que generara un nuevo estado y as sucesivamente hasta que vuelva ha estado cero y comience el ciclo nuevamente.

2. Ecuaciones:

J1 Q3 Q4 Q2 Q4

J 3 Q1 Q2 Q4

K1 Q4 Q2 Q3
J 2 Q1 Q3 Q4

K 3 Q2 Q1Q3
J 4 Q2 Q3 Q1 K 4 Q3 Q2

K 2 Q1 Q3 Q4

3. Tabla de estados
Est Q4 0 0 15 1 10 1 5 0 13 1 4 0 11 1 6 0 1 0 12 1 Q3 0 1 0 1 1 1 0 1 0 1 Q2 0 1 1 0 0 0 1 1 0 0 Q1 0 1 0 1 1 0 1 0 1 0 J4 1 0 1 1 1 1 0 0 1 1 K4 1 0 1 1 1 1 1 0 1 1 J3 1 1 1 1 1 1 1 0 1 0 K3 0 1 1 0 0 1 1 1 0 1 J2 1 0 1 0 0 1 0 1 0 0 K2 0 0 1 0 0 1 0 1 0 1 J1 1 0 1 1 0 1 1 1 1 0 K1 1 1 1 0 1 0 1 1 1 1

4. Diagrama de tiempos:

Fig.11 Diagrama de tiempos del circuito N4.

5. Esquema:

Fig. 12 Figura del circuito escalador N4. V. Circuito N5

Contador sincrono UP/DOWN modulo 10 utilizando Flip Flops JK. 1. Diseo: a) Para UP (ascendente modulo 10) Colocamos los estados en la tabla en orden ascendente y completamos los valores de J y K con la tabla de transicin: Qn 0 0 1 1 Qn+1 0 1 0 1 J 0 1 X X K X X 1 0

QN = Estado actual.

QN 1 =Estado siguiente.

Con lo que obtenemos la siguiente tabla: Est 0 1 2 3 4 5 6 7 8 9 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 J3 0 0 0 0 0 0 0 1 X X K3 X X X X X X X X 0 1 J2 0 0 0 1 X X X X 0 0 K2 X X X X 0 0 0 1 X X J1 0 1 X X 0 1 X X 0 0 K1 X X 0 1 X X 0 1 X X J0 1 X 1 X 1 X 1 X 1 X K0 X 1 X 1 X 1 X 1 X 1

Ahora procedemos a realizar la simplificacin de los J y K mediante el mapa de karnaugth. Primero para J3: obtenemos el siguiente mapa y las agrupaciones a realizar se encuentran a la derecha.

Obtenemos: J 3 Q0Q1Q2 Para K3:

Obtenemos: K 3 Q0 Para J2:

Obtenemos: J 2 Q0Q1

Para K2:

Obtenemos: K 2 Q0Q1 Para J1:

Obtenemos: J1 Q0 Q3 Para K1:

Obtenemos: K1 Q0 Para J0:

Obtenemos: J 0 1 Para K0:

Obtenemos: K 0 1

b) Ahora que ya encontramos las ecuaciones para UP procedemos a encontrar las ecuaciones para DOWN. Colocamos los estados y completamos los valores de J y K. Est 9 8 7 6 5 4 3 2 1 0 Q3 1 1 0 0 0 0 0 0 0 0 Q2 0 0 1 1 1 1 0 0 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 1 0 1 0 1 0 1 0 1 0 J3 X X 0 0 0 0 0 0 0 1 K3 0 1 X X X X X X X X J2 0 1 X X X X 0 0 0 0 K2 X X 0 0 0 1 X X X X J1 0 1 X X 0 1 X X 0 0 K1 X X 0 1 X X 0 1 X X J0 X 1 X 1 X 1 X 1 X 1 K0 1 X 1 X 1 X 1 X 1 X

Luego procedemos a calcular los valores de J y K. Para J3:

Obtenemos: J 3 Q0 Q1Q2 Para K3:

Obtenemos: K 3 Q0 Para J2:

Obtenemos: J 2 Q0Q3

Para K2:

Obtenemos: K 2 Q0 Q1 Para J1:

Obtenemos: J1 Q0Q3 Q0Q2 Para K1:

Obtenemos: K1 Q0 Para J0:

Obtenemos: J 0 1 Para K0:

Obtenemos: K0=1

Finalmente para poder obtener el contador UP/DOWN consideramos lo siguiente: Y=0(Down) Y=1 (UP)

J 3 Q0 Q1Q2
K 3 Q0 J 2 Q0Q3 K 2 Q0 Q1

J 3 Q0Q1Q2
K 3 Q0
J 2 Q0Q1 K 2 Q0Q1

J1 Q0Q3 Q0Q2
K1 Q0
J0 1 J0 1

J1 Q0 Q3
K1 Q0
K0 1 K0 1

2. Entonces obtenemos las ecuaciones:

J 3 Q0 Q1Q2 y Q0Q1Q2 y

J 1 Q0Q3 Q0Q2 y Q0 Q3 y

K 3 Q0 y Q0 y
J 2 Q0Q3 y Q0Q1 y

K1 Q0 y Q0 y
J0 1 K0 1

K 2 Q0 Q1 y Q0Q1 y
3. Tabla de estados:

Est
0 1 2 3 4 5 6 7 8 9 0 9 8

Q4n
0 0 0 0 0 0 0 0 1 1 0 1 1

Q3n
0 0 0 0 1 1 1 1 0 0 0 0 0

Q2n
0 0 1 1 0 0 1 1 0 0 0 0 0

Qn
0 1 0 1 0 1 0 1 0 1 0 1 0

4. Diagramas de tiempo a) UP:

Fig.13 Diagrama de tiempo del contador UP. b) DOWN

Fig.14 Diagrama de tiempo del contador DOWN.

5. Esquema:

Fig.15 Contador UP/DOWN.

VI.

Circuito N6

1. Explicacin: Se trata de un circuito sncrono tipo escalador donde consiste en que los estados se van a presentar de manera aleatoria o desordenada obedeciendo lo que se ordenen sus ecuaciones. 2. Ecuaciones 3. Tabla de estados:
EST 0 12 7 9 3 10 4 8 13 5 Q4n 0 1 0 1 0 1 0 1 1 0 Q3n 0 1 1 0 0 0 1 0 1 1 Q2n 0 0 1 0 1 1 0 0 0 0 Qn 0 0 1 1 1 0 0 0 1 1 J4 1 1 1 0 1 1 1 1 0 0 K4 0 1 1 1 1 1 1 0 1 1 J3 1 1 0 0 0 1 1 1 0 0 K3 1 0 1 0 1 0 1 0 0 1 J2 0 1 0 1 1 0 0 0 0 0 K2 1 1 1 0 0 1 1 1 1 1 J1 0 1 0 1 0 0 0 1 1 0 K1 1 0 0 0 1 1 1 0 0 1

4. Diagrama de tiempos:

Fig.16 Diagrama de tiempos del circuito N6

5. Esquema:

Fig.17 Esquema del circuito N6:

CONCLUSIONES Y OBSERVACIONES:

Todos los circuitos fueron simulados en el programa PROTEUS 7.0. Los diagramas de tiempos tambin se realizaron en PROTEUS con la opcin Graphs. Cada circuito tiene en su esquema una resistencia de 1k en el preset y un condensador el Clear para que se realice en el conteo desde cero y as no afecte el conteo bajo los filtros que se puedan presentar. Tener cuidado en el estado de los materiales ya que puedan afectar los resultados. Tener cuidado con la continuidad en las celdas del protoboard ya que esto tambin juega a favor del desarrollo del circuito.