SPI Modes The EN25T80 is accessed through an SPI compatible bus consisting of four signals: Serial Clock (CLK),

Chip Select (CS#), Serial Data Input (DI) and Serial Data Output (DO). Both SPI bus operation Modes 0 (0,0) and 3 (1,1) are supported. The primary difference between Mode 0 and Mode 3, as shown in Figure 3, concerns the normal state of the SCK signal when the SPI bus master is in standby and data is not being transferred to the Serial Flash. For Mode 0 the SCK signal is normally low. For Mode 3 the SCK signal is normally high. In either case data input on the DI pin is sampled on the rising edge of the SCK. Data output on the DO pin is clocked out on the falling edge of SCK. Page Programming To program one data byte, two instructions are required: Write Enable (WREN), which is one byte, and a Page Program (PP) sequence, which consists of four bytes plus data. This is followed by the internal Program cycle (of duration tPP). To spread this overhead, the Page Program (PP) instruction allows up to 256 bytes to be programmed at a time (changing bits from 1 to 0), provided that they lie in consecutive addresses on the same page of memory. Sector Erase, Block Erase and Chip Erase The Page Program (PP) instruction allows bits to be reset from 1 to 0. Before this can be applied, the bytes of memory need to have been erased to all 1s (FFh). This can be achieved a sector at a time, using the Sector Erase (SE) instruction, a block at a time using the Block Erase (BE) instruction or throughout the entire memory, using the Chip Erase (CE) instruction. This starts an internal Erase cycle (of duration tSE tBE or tCE). The Erase instruction must be preceded by a Write Enable (WREN) instruction. Polling During a Write, Program or Erase Cycle A further improvement in the time to Write Status Register (WRSR), Program (PP) or Erase (SE, BE or CE ) can be achieved by not waiting for the worst case delay (tW, tPP, tSE, tBEor tCE). The Write In Progress (WIP) bit is provided in the Status Register so that the application program can monitor its value, polling it to establish when the previous Write cycle, Program cycle or Erase cycle is complete. Active Power, Stand-by Power and Deep Power-Down Modes When Chip Select (CS#) is Low, the device is enabled, and in the Active Power mode. When Chip Select (CS#) is High, the device is disabled, but could remain in the Active Power mode until all internal cycles have completed (Program, Erase, Write Status Register). The device then goes into the Stand-by Power mode. The device consumption drops to ICC1. The Deep Power-down mode is entered when the specific instruction (the Enter Deep Power-down Mode (DP) instruction) is executed. The device consumption drops further to I CC2. The device remains in this mode until another specific instruction (the Release from Deep Power-down Mode and Read Device ID (RDI) instruction) is executed. All other instructions are ignored while the device is in the Deep Power-down mode. This can be used as an extra software protection mechanism, when the device is not in active use, to protect the device from inadvertent Write, Program or Erase instructions. Status Register. The Status Register contains a number of status and control bits that can be read or set (as appropriate) by specific instructions. WIP bit. The Write In Progress (WIP) bit indicates whether the memory is busy with a Write Status Register, Program or Erase cycle. WEL bit. The Write Enable Latch (WEL) bit indicates the status of the internal Write Enable Latch. BP2, BP1, BP0 bits. The Block Protect (BP2, BP1, BP0) bits are non-volatile. They define the size of the area to be software protected against Program and Erase instructions. Mode1, Mode0 bits. Default value is SPI mode (00), user can change this value by change mode commands to change the interface mode. This device also support SP2 mode (01). SP2 mode : command/address/data all transmitting with 2 bits SRP bit / OTP_LOCK bit The Status Register Protect (SRP) bit is operated in conjunction with the Write Protect (WP#) signal. The Status Register Protect (SRP) bit and Write Protect (WP#) signal allow the device to be put in the Hardware Protected mode. In this mode, the non-volatile bits of the Status Register (SRP, BP2, BP1, BP0) become read-only bits. In OTP mode, this bit is served as OTP_LOCK bit, user can read/program/erase OTP sector as normal sector while OTP_LOCK value is equal 0, after OTP_LOCK is programmed with 1 by WRSR command, the OTP sector is protected from program and erase operation. The OTP_LOCK bit can only be programmed once. Note : In OTP mode, the WRSR command will ignore any input data and program OTP_LOCK bit to 1, user must clear the protect bits before enter OTP mode and program the OTP code, then execute WRSR command to lock the OTP sector before leaving OTP mode. Write Protection Applications that use non-volatile memory must take into consideration the possibility of noise and other

adverse system conditions that may compromise data integrity. To address this concern the EN25T80 provides the following data protection mechanisms: Power-On Reset and an internal timer (tPUW) can provide protection against inadvertent changes while the power supply is outside the operating specification. Program, Erase and Write Status Register instructions are checked that they consist of a number of clock pulses that is a multiple of eight, before they are accepted for execution. All instructions that modify data must be preceded by a Write Enable (WREN) instruction to set the Write Enable Latch (WEL) bit . This bit is returned to its reset state by the following events: Power-up Write Disable (WRDI) instruction completion or Write Status Register (WRSR) instruction completion or Page Program (PP) instruction completion or Sector Erase (SE)instruction completion or Block Erase (BE) instruction completion or Chip Erase (CE) instruction completion The Block Protect (BP2, BP1, BP0) bits allow part of the memory to be configured as read-only. This is the Software Protected Mode (SPM). The Write Protect (WP#) signal allows the Block Protect (BP2, BP1, BP0) bits and Status Register Protect (SRP) bit to be protected. This is the Hardware Protected Mode (HPM). In addition to the low power consumption feature, the Deep Power-down mode offers extra software protection from inadvertent Write, Program and Erase instructions, as all instructions are ignored except one particular instruction (the Release from Deep Power-down instruction). Hold Function The Hold (HOLD) signal is used to pause any serial communications with the device without resetting the clocking sequence. However, taking this signal Low does not terminate any Write Status Register, Program or Erase cycle that is currently in progress. To enter the Hold condition, the device must be selected, with Chip Select (CS#) Low. The Hold condition starts on the falling edge of the Hold (HOLD) signal, provided that this coincides with Serial Clock (CLK) being Low (as shown in Figure 4.). The Hold condition ends on the rising edge of the Hold (HOLD) signal, provided that this coincides with Serial Clock (CLK) being Low. If the falling edge does not coincide with Serial Clock (CLK) being Low, the Hold condition starts after Serial Clock (CLK) next goes Low. Similarly, if the rising edge does not coincide with Serial Clock (CLK) being Low, the Hold condition ends after Serial Clock (CLK) next goes Low. (This is shown in Figure 4.). During the Hold condition, the Serial Data Output (DO) is high impedance, and Serial Data Input (DI) and Serial Clock (CLK) are Dont Care. Normally, the device is kept selected, with Chip Select (CS#) driven Low, for the whole duration of the Hold condition. This is to ensure that the state of the internal logic remains unchanged from the moment of entering the Hold condition. If Chip Select (CS#) goes High while the device is in the Hold condition, this has the effect of resetting the internal logic of the device. To restart communication with the device, it is necessary to drive Hold (HOLD) High, and then to drive Chip Select (CS#) Low. This prevents the device from going back to the Hold

INSTRUCTIONS
All instructions, addresses and data are shifted in and out of the device, most significant bit first. Serial Data Input (DI) is sampled on the first rising edge of Serial Clock (CLK) after Chip Select (CS#) is driven Low. Then, the one-byte instruction code must be shifted in to the device, most significant bit first, on Serial Data Input (DI), each bit being latched on the rising edges of Serial Clock (CLK). The instruction set is listed in Table 4. Every instruction sequence starts with a one-byte instruction code. Depending on the instruction, this might be followed by address bytes, or by data bytes, or by both or none. Chip Select (CS#) must be driven High after the last bit of the instruction sequence has been shifted in. In the case of a Read Data Bytes (READ), Read Data Bytes at Higher Speed (Fast_Read), Read Status Register (RDSR) or Release from Deep Power-down, and Read Device ID (RDI) instruction, the shifted-in instruction sequence is followed by a data-out sequence. Chip Select (CS#) can be driven High after any bit of the data-out sequence is being shifted out. In the case of a Page Program (PP), Sector Erase (SE), Block Erase (BE), Chip Erase (CE), Write Status Register (WRSR), Write Enable (WREN), Write Disable (WRDI) or Deep Power-down (DP) instruction, Chip Select (CS#) must be driven High exactly at a byte boundary, otherwise the instruction is rejected, and is not executed. That is, Chip Select (CS#) must driven High when the number of clock pulses after Chip Select (CS#) being driven Low is an exact multiple of eight. For Page Program, if at any time the input byte is not a full byte, nothing will happen and WEL will not be reset. In the case of multi-byte commands of Page Program (PP), and Release from Deep Power Down (RES ) minimum number of bytes specified has to be given, without which, the command will be ignored. In the case of Page Program, if the number of byte after the command is less than 4 (at least 1 data byte), it will be ignored too. In the case of SE and BE, exact 24-bit address is a must, any less or

more will cause the command to be ignored. All attempts to access the memory array during a Write Status Register cycle, Program cycle or Erase cycle are ignored, and the internal Write Status Register cycle, Program cycle or Erase cycle continues unaffected.
1. Data bytes are shifted with Most Significant Bit first. Byte fields with data in parenthesis ( ) indicate data being rea d from the device on the DO pin. 2. The Status Register contents will repeat continuously until CS# terminate the instruction. 3. All sectors may use any address within the sector. 4. The Device ID will repeat continuously until CS# terminate the instruction. 5. The Manufacturer ID and Device ID bytes will repeat continuously until CS# terminate the instruction. 00h on Byte 4 starts with MID and alternate with DID, 01h on Byte 4 starts with DID and alternate with MID.

Write Enable (WREN) (06h) The Write Enable (WREN) instruction (Figure 5) sets the Write Enable Latch (WEL) bit. The Write Enable Latch (WEL) bit must be set prior to every Page Program (PP), Sector Erase (SE), Block Erase (BE), Chip Erase (CE) and Write Status Register (WRSR) instruction. The Write Enable (WREN) instruction is entered by driving Chip Select (CS#) Low, sending the instruction code, and then driving Chip Select (CS#) High. The Write Disable instruction (Figure 6) resets the Write Enable Latch (WEL) bit in the Status Register to a 0 or exit from EXT / OTP mode to normal mode. The Write Disable instruction is entered by driving Chip Select (CS#) low, shifting the instruction code 04h into the DI pin and then driving Chip Select (CS#) high. Note that the WEL bit is automatically reset after Power-up and upon completion of the Write Status Register, Page Program, Sector Erase, Block Erase (BE) and Chip Erase instructions. Read Data Bytes (READ) (03h) The device is first selected by driving Chip Select (CS#) Low. The instruction code for the Read Data Bytes (READ) instruction is followed by a 3-byte address (A23-A0), each bit being latched-in during the rising edge of Serial Clock (CLK). Then the memory contents, at that address, is shifted out on Serial Data Output (DO), each bit being shifted out, at a maximum frequency f R, during the falling edge of Serial Clock (CLK). The instruction sequence is shown in Figure 9.. The first byte addressed can be at any location. The address is automatically incremented to the next higher address after each byte of data is shifted out. The whole memory can, therefore, be read with a single Read Data Bytes (READ) instruction. When the highest address is reached, the address counter rolls over to 000000h, allowing the read sequence to be continued indefinitely. The Read Data Bytes (READ) instruction is terminated by driving Chip Select (CS#) High. Chip Select (CS#) can be driven High at any time during data output. Any Read Data Bytes (READ) instruction, while an Erase, Program or Write cycle is in progress, is rejected without having any effects on the cycle that is in progress. Page Program (PP) (02h) The Page Program (PP) instruction allows bytes to be programmed in the memory. Before it can be accepted, a Write Enable (WREN) instruction must previously have been executed. After the Write Enable (WREN) instruction has been decoded, the device sets the Write Enable Latch (WEL). The Page Program (PP) instruction is entered by driving Chip Select (CS#) Low, followed by the instruction code, three address bytes and at least one data byte on Serial Data Input (DI). If the 8 least significant address bits (A7-A0) are not all zero, all transmitted data that goes beyond the end of the current page are programmed from the start address of the same page (from the address whose 8 least significant bits (A7-A0) are all zero). Chip Select (CS#) must be driven Low for the entire duration of the sequence. The instruction sequence is shown in Figure 11. If more than 256 bytes are sent to the device, previously latched data are discarded and the last 256 data bytes are guaranteed to be programmed correctly within the same page. If less than 256 Data bytes are sent to device, they are correctly programmed at the requested addresses without having any effects on the other bytes of the same page. Chip Select (CS#) must be driven High after the eighth bit of the last data byte has been latched in, otherwise the Page Program (PP) instruction is not executed. As soon as Chip Select (CS#) is driven High, the self-timed Page Program cycle (whose duration is tPP) is initiated. While the Page Program cycle is in progress, the Status Register may be read to check the value of the Write In Progress (WIP) bit. The Write In Progress (WIP) bit is 1 during the self-timed Page Program cycle, and is 0 when it is completed. At some unspecified time before the cycle is completed, the Write Enable Latch (WEL) bit is reset. A Page Program (PP) instruction applied to a page which is protected by the Block Protect (BP2, BP1, BP0) bits (see Table 3) is not executed.

Modos de SPI El EN25T80 se accede a travs de un bus compatible SPI consiste de cuatro seales : Serial Clock ( CLK ) , Selector de chip ( CS #) , Entrada de datos serie ( DI ) y la salida de datos en serie ( DO) . Ambos modos de operacin de bus SPI 0 ( 0,0) y 3 ( 1,1 ) estn soportados . La principal diferencia entre el modo 0 y el modo 3 , como se muestra en la figura 3 , se refiere al estado normal de la seal de SCK cuando el maestro de bus SPI es en modo de espera y los datos no es de ser transferido a la flash en serie . Para el modo 0 la seal SCK es normalmente baja . Para el modo 3 del SCK la seal es normalmente alta . En cualquier caso, la entrada de datos en el pasador de DI se muestrea en el flanco ascendente de la SCK . La salida de datos en el pin DO tiene una velocidad sobre el flanco descendente de SCK . Pgina de Programacin Para programar un byte de datos , se necesitan dos instrucciones: Write Enable ( WREN ), que es un byte, y Programa de secuencia de pgina ( PP ) , que consta de cuatro bytes ms datos . Esto es seguido por el interior Ciclo del programa ( de duracin TPP) . Para difundir esta sobrecarga , el Programa de instruccin de pgina ( PP) permite hasta 256 bytes para ser programados en la vez ( cambio de bits de 1 a 0 ) , a condicin de que se encuentran en direcciones consecutivas en la misma pgina de memoria . Erase Sector , Bloquear Borrar y Borrar de la viruta El programa de instruccin de pgina ( PP ) permite que los bits se restablezcan de 1 a 0 . Antes de esto se puede aplicar , la bytes de memoria deben haber sido borrado de todos los 1s ( FFh ) . Esto se puede lograr un sector a la vez , utilizando del Erase ( SE) instruccin Sector , un bloque a la vez usando el Erase Block ( BE) instruccin o todo toda la memoria , el uso de la instruccin de borrado de la viruta ( CE ) . Esto inicia un ciclo de borrado interno ( de duracin TSE TBE o TCE ) . La instruccin Erase debe ir precedida de una instruccin Enable Write ( WREN ) . Sondeo Durante un ciclo de escritura , programa o borrado Otra mejora en el tiempo para escribir Status Register ( WRSR ) , Programa (PP ) o Borrar ( SE, BE o CE ) se puede lograr sin esperar el peor caso de retraso (TW , tPP , TSE , tBEor TCE ) . La Escritura En El progreso bits ( WIP ) se proporciona en el registro de estado para que el programa de aplicacin puede supervisar su valor , encuestas a establecer cuando el ciclo , el ciclo del programa de escritura anterior o ciclo de borrado se ha completado. Active Power , modos de espera de alimentacin y Deep Power -Down Cuando selector de chip ( CS #) es baja , el dispositivo est activado y en el modo de

potencia activa . Cuando selector de chip ( CS #) es alta , el dispositivo se desactiva , pero podra permanecer en el modo de potencia activa hasta que todos los ciclos internos han completado (Programa , Borrar, Escribe Registro de Estado ) . Despus, el dispositivo entra en el stand-by de energa modo . El dispositivo de consumo se reduce a ICC1 . El modo de la Energa-abajo profunda se introduce cuando la instruccin especfica ( Profundo modo al apagar Introduzca ( DP ) de instrucciones ) se ejecuta . El consumo de dispositivo cae tambien ICC2 . El dispositivo permanece en este modo hasta que otra instruccin especfica ( el lanzamiento de Power Mode -down Deep and Read Device ID ( RDI ) de instrucciones ) se ejecuta . Todas las otras instrucciones se ignoran mientras el dispositivo est en el modo de alimentacin hacia abajo profundo . Esto se puede utilizar como un mecanismo extra de software de proteccin , cuando el dispositivo no est en uso activo , para proteger el dispositivo de Escribir inadvertidos , programa o instrucciones Borrar.

Registro de estado . El registro de estado contiene una serie de bits de control de estado y que se puede leer o establecer ( segn el caso) de instrucciones especficas. WIP bits . La escritura en curso bit ( WIP ) indica si la memoria est ocupada con un estado de escritura Registro , programa o ciclo de borrado . Wel bits . The Write Enable Latch bit ( VLA ) indica el estado de la escritura interna Latch Enable . , BP2 BP1 , BP0 bits. El Bloque Protect ( BP2 , BP1 , BP0 ) bits no son voltiles . Definen el tamao de la rea a ser protegida contra el software del programa y las instrucciones de borrar. Modo 1 , MODO0 bits. El valor por defecto es el modo SPI ( 00 ) , el usuario puede cambiar este valor por el modo de cambio comandos para cambiar el modo de interfaz . Este dispositivo tambin es compatible con el modo SP2 ( 01 ) . El modo SP2: comando / direccin / datos de la transmisin de todos con 2 bits SRP bit / OTP_LOCK bits del registro de estado Protect (SRP ) de bits se utiliza en conjuncin con la escritura Proteger ( WP #) de la seal. El Registro de estado Protect (SRP ) y el bit de proteccin contra escritura ( WP #) de seal permite la dispositivo que se coloca en el modo protegido Hardware . En este modo, los bits no voltiles de la Condicin Jurdica y Registro (SRP , BP2 , BP1 , BP0 ) se convierten en bits de slo lectura . En el modo de OTP , este bit se desempe como OTP_LOCK poco , el usuario puede leer / programa / sector OTP borrar de forma normal sector mientras que el valor OTP_LOCK es igual a 0, despus de OTP_LOCK se programa con 1 por orden WRSR , el sector de la Fiscala est protegida contra los programas y la operacin de borrado. El bit de OTP_LOCK slo puede ser una vez programado .

Nota : En el modo de OTP , el comando WRSR ignorar cualquier entrada de datos y programa OTP_LOCK bits a 1 , el usuario debe borrar los bits de proteccin antes de entrar en modo de OTP y programe el cdigo OTP , a continuacin, ejecutar el comando WRSR para bloquear el sector de la Fiscala antes de salir de modo de OTP . Proteccin contra escritura Las aplicaciones que utilizan la memoria no voltil deben tomar en consideracin la posibilidad de que el ruido y otras las condiciones del sistema adversos que pueden comprometer la integridad de datos . Para hacer frente a esta preocupacin la EN25T80 proporciona los siguientes mecanismos de proteccin de datos : restablecimiento al encendido y un temporizador interno ( tPUW ) puede proporcionar proteccin contra cambios accidentales mientras que la fuente de alimentacin se encuentra fuera de las especificaciones de operacin. programa , borrar y escribir las instrucciones de registro de estado se comprueba que consisten en una serie de pulsos de reloj que sea un mltiplo de ocho, antes de que se aceptan para su ejecucin . Todas las instrucciones que modifican datos deben estar precedidos por una instruccin Enable Write ( WREN ) para establecer el Escribe Latch Enable bit ( VLA ) . Este bit se devuelve a su estado de reposicin por los siguientes eventos : - Power -up - Escribir Disable ( WRDI ) finalizacin de instruccin o Escribir instruccin Status Register ( WRSR ) Erase finalizacin de instruccin finalizacin de instruccin o la pgina del programa ( PP) o Sector ( SE) Erase finalizacin finalizacin de instruccin o bloque ( BE) o Erase Chip ( CE ) finalizacin de instrucciones The Block Protect ( BP2 , BP1 , BP0 ) bits permiten que parte de la memoria que se configure como de slo lectura . este es el software de modo ( SPM ) Protegido . La proteccin contra escritura ( WP #) de seales permite al bloque Proteger ( BP2 , BP1 , BP0 ) bits y registro de estado Protect (SRP ) poco a proteger. Este es el modo de Hardware Protegida ( HPM ) . Adems de la funcin de bajo consumo de energa , el modo al apagar profunda ofrece software adicional proteccin contra escritura involuntaria , programa e instrucciones de borrado , ya que se tienen en cuenta todas las instrucciones excepto una instruccin particular ( el estreno de la instruccin al apagar profundo ) . Funcin de retencin The Hold (HOLD ) seal se utiliza para pausar las comunicaciones serie con el dispositivo sin necesidad de reiniciar el secuencia de sincronizacin . Sin embargo, tomar esta seal baja no finaliza ningn registro de estado de escritura , Programa o ciclo de borrado que se encuentra actualmente en curso. Para entrar en la condicin de espera, se debe seleccionar el dispositivo , con selector de chip ( CS #) Bajo. La condicin Hold inicia en el flanco de bajada de la retencin (HOLD ) de seal, siempre que esto

coincide con el reloj de serie ( CLK ) siendo baja ( como se muestra en la Figura 4 . ) . El estado espera termina en el flanco ascendente de la retencin ( HOLD) de la seal, siempre que esto coincide con Serial Clock ( CLK ) es baja . Si el flanco de bajada no coincide con el reloj de serie ( CLK ) es baja , la condicin de espera, comienza despus de Serial Clock ( CLK ) al lado va Low. Del mismo modo , si el flanco de subida no coincide con el reloj de serie ( CLK ) siendo baja , la condicin de espera termina despus Serial Clock ( CLK ) al lado se baja . ( Esto se muestra en la Figura 4 . ) . Durante la condicin de espera, la salida de datos en serie ( DO) es de alta impedancia , y la entrada de datos en serie ( DI ) y Serial Clock ( CLK ) se da igual. Normalmente , el dispositivo se mantiene seleccionado , con selector de chip ( CS # ) impulsado bajo , para toda la duracin de la Mantenga condicin. Esto es para asegurar que el estado de la lgica interna se mantiene sin cambios desde el momento de entrar en la condicin de espera. Si selector de chip ( CS # ) va alta mientras el dispositivo est en la condicin de espera, esto tiene el efecto de reajustar el lgica interna del dispositivo . Para reiniciar la comunicacin con el dispositivo , es necesario para conducir de mantenimiento (HOLD ) Alta , y luego conducir selector de chip ( CS #) Bajo. Esto evita que el dispositivo que se remonta a la espera INSTRUCCIONES Todas las instrucciones , direcciones y datos se desplazan dentro y fuera del dispositivo , del bit ms significativo en primer lugar . serial Introduccin de datos ( DI ) es muestreada en el primer flanco ascendente de reloj serie ( CLK ) despus selector de chip ( CS #) es impulsado Bajo . Entonces , el cdigo de instruccin de un byte debe ser desplazado en el dispositivo , bit ms significativo en primer lugar , en Entrada de datos serie ( DI ) , cada bit se aferr los flancos ascendentes de reloj serie ( CLK ) . El conjunto de instrucciones se muestra en la Tabla 4 . Cada secuencia de instrucciones comienza con un cdigo de instruccin de un byte . Dependiendo de la operacin , esto puede ser seguido por los bytes de direccin , o por bytes de datos , o por ambos, o ninguno. Selector de chip ( CS # ) debe ser conducido de alta despus de que el ltimo bit de la secuencia de instrucciones se ha desplazado in En el caso de una Bytes de datos de lectura ( READ) , leer los bytes de datos a mayor velocidad ( Fast_Read ) , Leer Status Register ( RDSR ) o Liberacin de Deep Power -down , y leer ID ( RDI ) de instrucciones del dispositivo , la desplazado - en secuencia de instrucciones es seguido por una secuencia de datos de salida . Selector de chip ( CS # ) puede ser accionado de alta despus de cualquier bit de la secuencia de salida de datos est siendo desplazado . En el caso de un programa Page (PP ) , Erase Sector ( SE) , Block Erase (BE ) , Erase Chip ( CE ), escritura de Estado

Register ( WRSR ) , habilitacin de escritura ( WREN ), escritura Disable ( WRDI ) o Apagar instruccin profunda ( DP ) , Selector de chip ( CS #) debe ser conducido de alta exactitud en un lmite de byte , de lo contrario la instruccin es rechazado , y no se ejecuta . Eso es , selector de chip ( CS # ) debe impulsada alta cuando el nmero de impulsos de reloj despus de Selector de chip ( CS #) siendo baja impulsado es un mltiplo exacto de ocho. Para el Programa de la pgina , si en algn momento el byte de entrada no es un byte completo, no pasar nada y WEL no se restablecer . En el caso de los comandos multi-byte de la Pgina del Programa (PP ) , y la versin de Deep Power Down (RES ) nmero mnimo de bytes especificado tiene que ser dado , sin el cual , el comando ser ignorado . En el caso de la Pgina del Programa , si el nmero de bytes despus de la orden es menor que 4 ( datos de al menos 1 byte) , se tendr en cuenta tambin. En el caso de la SE y BE , direccin exacta de 24 bits es una necesidad, algo menos o ms har que el comando para ser ignorada. Todos los intentos de acceso a la matriz de memoria durante un ciclo , el ciclo del programa Registro Estado de escritura o borrado ciclo se ignoran , y el ciclo , el ciclo interno de escritura Registro de estado del programa o ciclo Erase contina no afectado . 1 . Bytes de datos se desplazan a bit ms significativo primero . Byte campos con los datos entre parntesis "() " indican los datos que se leen de el dispositivo en el perno de OD. 2 . El contenido del registro de estado se repetir continuamente hasta CS # terminar la instruccin. 3 . Todos los sectores pueden utilizar cualquier direccin dentro del sector. 4 . El ID de dispositivo se repetir continuamente hasta que CS # terminar la instruccin. 5 . La identificacin del fabricante y bytes de ID de dispositivo se repetir continuamente hasta CS # terminar la instruccin. 00h en Byte 4 comienza con MID y alternan con DID , 01h en Byte 4 comienza con DID y se alternan con MID. Escribe Activar ( WREN ) ( 06h ) La habilitacin ( WREN ) instruccin Write ( Figura 5 ) establece la habilitacin de escritura Latch bit ( VLA ) . La habilitacin de escritura Latch bit ( LEP ) se debe establecer antes de cada programa de pgina ( PP) , Erase Sector ( SE) , Block Erase (BE ) , Chip Erase ( CE ) y escritura Registro de instrucciones de estado ( WRSR ) . La instruccin Enable Write ( WREN ) se introduce por la conduccin de Chip Select ( CS #) bajo , el envo de la instruccin cdigo y luego conducir selector de chip ( CS #) High. Los Write Disable instruccin (Figura 6 ) restablece la escritura Latch Enable bit ( VLA ) en el Registro de estado de un 0 o salir del modo EXT / OTP al modo normal. Los Write Disable instruccin se introduce en un Chip de conduccin Select ( CS # ) baja , cambiando el cdigo de instruccin " 04h " en el pin DI y luego

conducir selector de chip ( CS #) alta . Tenga en cuenta que el bit WEL se restablece automticamente tras el arranque y una vez finalizado el estado de escritura Registro , Pgina del Programa , Erase Sector , Block Erase (BE ) e instrucciones de borrado chip . Leer Bytes de datos ( Leer) ( 03h ) El dispositivo se selecciona por primera vez por conducir selector de chip ( CS #) Bajo. El cdigo de la instruccin para la lectura de datos Bytes ( LEA) de instrucciones es seguido por una direccin de 3 bytes (A23 -A0 ) , cada bit es enganchada en durante el flanco ascendente de reloj serie ( CLK ) . A continuacin, los contenidos de la memoria , en esa direccin , se desplaza sobre Serial Data De salida ( DO) , cada bit se desplaza hacia fuera , a una frecuencia fR mximo , durante el flanco descendente de reloj de serie ( CLK ) . La secuencia de instruccin se muestra en la figura 9 .. El primer byte puede ser dirigida en cualquier ubicacin. la direccin se incrementa automticamente a la siguiente direccin ms alta despus de cada byte de datos se desplaza hacia fuera . la memoria de conjunto puede , por lo tanto , se entendern con un solo Bytes de lectura de datos ( LEA ) de instrucciones . cuando el se alcanza ms alta direccin , el contador de direcciones se da la vuelta a 000000h , permitiendo que la secuencia de lectura sea continuar indefinidamente . Los Bytes de datos de lectura ( READ ) instruccin se termina por conducir selector de chip ( CS #) High. seleccin de chip ( CS # ) puede ser accionado de alta en cualquier momento durante la salida de datos . Cualquier Bytes de lectura de datos ( LEA ) de instruccin, mientras que un ciclo de borrado , programa o la escritura est en curso, se rechaza sin tener ningn efecto sobre el ciclo que es en curso. Pgina del Programa (PP ) ( 02h ) El programa de instruccin de pgina ( PP) permite bytes que se programan en la memoria . Antes de que pueda ser aceptado, deber haber sido ejecutada la instruccin Enable Write ( WREN ) . Despus de la activacin de escritura ( WREN ) instruccin ha sido decodificado , el dispositivo establece la habilitacin de escritura del Pasador ( VLA ) . El Programa de Pgina ( PP ) instruccin se introduce por la conduccin selector de chip ( CS # ) baja , seguido de la instruccin cdigo, tres bytes de direccin y al menos un byte de datos de entrada de datos en serie ( DI ) . Si el 8 menos bits de direccin significativos ( A7 - A0 ) no son todos cero , todos los datos de transmisin que va ms all del final de la La pgina actual se programan desde la direccin de inicio de la misma pgina ( a la direccin que por lo menos 8 bits significativos ( A7- A0 ) son todos nulos ) . Selector de chip ( CS # ) debe ser conducido bajo para toda la duracin de la secuencia . La secuencia de instruccin se muestra en la Figura 11 . Si hay ms de 256 octetos se

envan al dispositivo , previamente los datos retenidos se descartan y se garantizan los ltimos 256 bytes de datos para ser programado correctamente dentro de la misma pgina. Si menos de 256 bytes de datos se envan al dispositivo , que estn programados correctamente en el solicitada direcciones sin tener ningn efecto sobre los otros bytes de la misma pgina . Selector de chip ( CS # ) debe ser conducido de alta despus de que el octavo bit del ltimo byte de datos ha sido enganchada en , de lo contrario el programa de instruccin de pgina ( PP ) no se ejecuta . Tan pronto como Chip Select ( CS #) es impulsado de alta , el ciclo de la Pgina del Programa de auto- regulacin ( cuya duracin es TPP) es iniciados. Mientras que el ciclo de la Pgina del Programa est en curso, el registro de estado se puede leer para comprobar el valor de la escritura en curso bit ( WIP ) . La escritura en curso ( WIP ) bit es 1 durante el auto- sincronizado pgina Ciclo del programa , y es 0 cuando se haya completado . En algn momento no especificado antes de que el ciclo se ha completado, la Escribir Latch Enable bit ( VLA ) se pone a cero . Un programa de instruccin de pgina ( PP ) que se aplica a una pgina que est protegido por el Bloque Protect ( BP2 , BP1 , BP0 ) bits (vase el cuadro 3 ) no se ejecuta .