Sunteți pe pagina 1din 7

MINISTERUL EDUCAŢIEI ŞI ŞTIINŢEI AL REPUBLICII MOLDOVA

Universitatea Tehnică a Moldovei

Catedra Calculatoare

REFERAT

LA LUCRAREA DE LABORATOR NR.1

Tema: Sinteza circuitelor logice combinaţionale.

Elaborat studentul gr.SI-122

Verificat

conf.univ.:

Chişinău

2013

Gorosevschi Vadim

Țurcan Ana

Tema: Sinteza circuitelor logice combinaţionale.

Scopul lucrarii: Studierea practica si examinarea circuitelor logice combinationale.

Sarcina:

1.De minimizat functia logică y1.

a) Minimizarea dupa unitati (4 forme) ;

b) De efectuat schema logica in baza elementelor SI-NU/SI-NU ;

c) Minimizarea dupa zerouri (4 forme).

2. 1.De minimizat functia logică y2.

a) Minimizarea dupa unitati (4 forme) ;

b) Minimizarea dupa zerouri (4 forme).

c) De efectuat schema logica in baza elementelor SAU/SI.

Consideratii teoretice:

Orice circuit logic se caracterizează prin natura semnalelor de intrare, a celor de ieşire, prin clasele de funcţii intrare-ieşire şi prin natura prelucrărilor de date ce au loc în structura sa internă. Din punct de vedere funcţional circuitele logice se împart în două clase: combinaţionale şi secvenţiale. Un circuit logic combinaţional (CLC) se caracterizează prin aceea că starea ieşirilor sale la un moment dat depinde numai de starea intrărilor sale în momentul considerat. Se mai spune că circuitele logice combinaţionale (CLC) sunt lipsite de memorie şi variabilele de ieşire nu sunt aplicate la intrare. Legătura între starea intrărilor şi starea ieşirilor circuitului este dată de funcţiile de transfer ale acestuia, denumite în ceast caz funcţii de comutare, care sunt funcţii booleene.

Orice circuit logic combinaţional (CLC), care are n intrări (x1,x2,x3,

,xn) şi m ieşiri (y1,y2,y3,

,ym), la care ieşirile pot fi exprimate numai în dependenţă de variabilele de intrare:

y1=f1(x1,x2,x3,

,xn);

y2=f2(x1,x2,x3,

,xn);

ym=fm(x1,x2,x3,

,xn);

Sinteza unui circuit logic combinaţional (CLC) se realizează în următoarele etape:

descrierea necesităţilor ce trebuie să le rezolve circuitul logic combinaţional (prin text, desen, diagrame,

etc);

reprezentarea acestei descrieri sub forma unui tabel de adevăr; deducerea funcţiilor logice şi minimizarea acestora; implimentarea acestor funcţii minimizate sub forma unor reţele de comutare prin intermediul circutelor

integrate;

Implimentarea funcţiilor logice minimizate sub forma reţelelor de comutare poate fi realizată sau în forma disjunctivă (ŞI/SAU), sau în orice altă formă normală, adică ŞI-NU/ŞI-NU, SAU/ŞI-NU, SAU-NU/SAU, ŞI/SAU-NU, ŞI-NU/ŞI, SAU/ŞI, SAU-NU/SAU-NU. Trecerea de la o formă normală la alta se efectuează prin utilizarea succesivă a formulelor lui De

Morgan, avînd iniţial forma canonică disjunctivă normală (ŞI/SAU) normală (SAU/ŞI) a funcţiei.

şi forma canonică conjunctivă

Minimizarea funcţiilor este necesară în procesul de sinteză a circuitelor numerice deoarece forma cea mai simplă (minimală) a unei funcţii va necesita cheltuieli minimale de aparataj la materializarea acestor funcţii. Există mai multe metode de minimizare a funcţiilor logice. În cazul cînd numărul de variabile a funcţiei nu este mai mare decît 6 se utilizează metodele diagramelor Veitch-Karnaugh. Diagramele Veitch-Karnaugh reprezintă nişte tabele numărul pătrăţelelor cărora este egal cu numărul de combinaţii posibile ale variabilelor pe care le poate avea funcţia ce trebuie minimizată. Pătrăţelele sunt aşezate ca cele care corespund combinaţiilor ce se pot alipi între ele şi se află în poziţii vecine. Orice alipire între două combinaţii vecine va rezulta următoarele: partea comună rămîne intactă (neschimbată), iar variabilele prin care se deosebesc dispar. Într-o diagramă se pot alipi două combinaţii cu eliminarea unei variabile, patru combinaţii cu eliminarea a două variabile, opt combinaţii cu eliminarea a trei variabile, şasesprezece combinaţii cu eliminarea a patru variabile, treizeci şi două de combinaţii cu eliminarea a cinci variabile. La minimizarea diagramelor Veitch-Karnaugh se completează astfel: în pătrăţelele care corespund combinaţiilor pentru care funcţia este egală cu 1 p-u FCD se înscriu unităţi (respectiv zerouri p-u FCC)i, iar celelalte nu se completează. Alipirile se realizează în aşa fel ca numărul minimal de alipiri să cuprindă un număr maximal de unităţi (zerouri).

Mersul lucrarii:

1.Tabelul de adevăr:

y  (0, 2,3,5,6,7,9,11,12,13,15)

1

 
 
 
 
 
 

0

0

0

0

0

1

1

0

0

0

1

0

2

0

0

1

0

1

3

0

0

1

1

1

4

0

1

0

0

0

5

0

1

0

1

1

6

0

1

1

0

1

7

0

1

1

1

1

8

1

0

0

0

0

9

1

0

0

1

1

10

1

0

1

0

0

11

1

0

1

1

1

12

1

1

0

0

1

13

1

1

0

1

1

14

1

1

1

0

0

15

1

1

1

1

1

Diagrama Karnaugh pentru unitati:

Y 1 00 01 11 10 00 1 1 01 1 1 1 11 1
Y 1
00
01
11
10
00
1
1
01
1
1
1
11
1
1
1
1
10
1
1

y1

x1 x

4

x x

2

4

x

1

x3 x

1

x x

2

4

x1 x

2

x

3

y

1

1

x

4

2

x

4

1

x

3

1

x x

2

4

1

x x

2

3

x

x

x

x

x

y

1

4

x

3

x x

2

4

1

x x

2

3

x

x

x

1

x

1

x

1 4

x x

2

(Si/Sau)

(Si-Nu/Si-Nu)

(Sau/Si-Nu)

y

1

( x x 1  ) 4
(
x
x
1 
)
4

( x  x ) 2 4
(
x
x
)
2
4

( x1 x  3 )
(
x1 x
3 )

(

x1 x

2 x 4

)

(

4  ( x1 x  3 )  (  x 1 x  2

x x

1

2

x3

)

(Sau-Nu/Sau)

Diagrama Karnaugh pentru zerouri:

Y 1 00 01 11 10 00 0 0 01 0 11 10 0 0
Y 1
00
01
11
10
00
0
0
01
0
11
10
0
0

y

1

(

x

1

x

3

x

4

)(

x

1 x 2

x

4

)(

x1 x

2

x3 x

4

)(

x1 x

2

x3

x 4

)

y

1

(

x

1

x

3

x

4

)

(

x

1

x

2 x 4

)

(

x1 x

2

x

3

x

4

)

(

x1 x

2

x

3 x 4

)

y

y

1

1

(

(

x1

x3

x

4

)

(

x1 x x x2 x

2

4

x

1

3

)

(

x

4

)

(

x 1 x

( x 1 x x x 2 x 2 4 x 1 3 )  (

)(

x1 x3 x 4 x1 x 2 x 4

)(

)(

x 1 x2 x 3 x 4 x 1 x 2 x 3 x4

)

2 x 3 x4

)

(Sau/Si)

(Sau-Nu/Sau-Nu)

(Si/Sau-Nu)

(Si-Nu/Si)

Schema logica in baza elementelor SI-NU/SI-NU

Schema logica in baza elementelor SI-NU/SI-NU Diagrama temporala : y  (1, 2, 4,5,6,8,9,11,14,15) 2  

Diagrama temporala :

logica in baza elementelor SI-NU/SI-NU Diagrama temporala : y  (1, 2, 4,5,6,8,9,11,14,15) 2   Y

y  (1, 2, 4,5,6,8,9,11,14,15)

2

 
  Y 2
  Y 2
  Y 2
  Y 2

Y

2

0

0

0

0

0

0

1

0

0

0

1

1

2

0

0

1

0

1

3

0

0

1

1

0

4

0

1

0

0

1

5

0

1

0

1

1

6

0

1

1

0

1

7

0

1

1

1

0

8

1

0

0

0

1

9

1

0

0

1

1

10

1

0

1

0

0

11

1

0

1

1

1

12

1

1

0

0

0

13

1

1

0

1

0

14

1

1

1

0

1

15

1

1

1

1

1

Diagrama Karnaugh pentru unitati:

Y 2 00 01 11 10 00 1 1 01 1 1 1 11 1
Y 2
00 01
11
10
00
1
1
01
1 1
1
11
1
1
10
1 1
1

y

2

x1 x x

2

3

x

1

x x x

2

3

1

x

3

x x1 x3

4

x 4 x1 x

2

x3 x 1 x3 x 4

y

2 (

x1 x

2

x

3

) (

x

1

x

2

x

3

) (

x

1

x x1 x 3 x 4 x1 x 2 x 3 x 1 x 3 x 4

3

x

4

) (

) (

) (

)

(Si/Sau)

(Si-Nu/Si-Nu)

y

2

y

2

(

(

x

1

x2 x3 x1

)(

y  2 y  2 ( ( x 1  x 2 x 3 x

x

1

x2 x3

)

(

(Sau-Nu/Sau)

x

2

)(

x3 x1 x3 x

4

)(

x

1

x 2  )( x 3 x 1 x 3 x 4   )( x

x1 x x3

2

)

(

x 4   )( x 1  x 1 x x 3 2  

x1 x3 x

4

)

x

3

x

4

)(

x

1

x

2

(

x 1 x 3 x   4 ) x 3  x 4 )( x

x 1

x

3

x 4

)

(

x

3

)(

x1 x x4

3

)

(Sau/Si-Nu)

3  x 4 )  ( x 3 )( x 1 x x 4 3

x

1

x

2

x

3

)

(

1 x x 4 3   ) (Sau/Si-Nu) x 1  x 2  x

x1 x x4

3

)

Diagrama Karnaugh pentru zerouri:

Y 2 00 01 11 10 00 0 0 01 0 11 0 0 10
Y
2
00
01
11
10
00
0
0
01
0
11
0
0
10
0

y

2

(

x

1

x

2

)(

x3 x1 x

3

x

4

)(

x1 x

2

x3

)(

x 4 x

1

x

2

x

3 x 4

)

y

2

(

x

1

x

2

x

3

)

(

x1 x

3

x

4

)

(

x1 x

2

x

3

x

4

)

(

x

1

x

2

x

3 x 4

)

y

2

(

y

2

(

x1 x

2

x

3

)

(

x

1

x3

x 4

)

(

x

1

x

2

x

3

x

4

)

(

x1 x 2 x3 x 4

x1 x x 1 x3 x 4 x 1 x 2 x 3 x 4
x1 x x 1 x3 x 4 x 1 x 2 x 3 x 4 x1 x 2 x3 x 4
)(
)(
)(
)
2 x 3

)

(Sau/Si)

(Sau-Nu/Sau-Nu)

(Si/Sau-Nu)

(Si-Nu/Si)

Schema logica in baza elementelor SAU/SI

Schema logica in baza elementelor SAU/SI Diagrama temporala : Concluzie: In urma efectuarii acestei lucrari de

Diagrama temporala :

logica in baza elementelor SAU/SI Diagrama temporala : Concluzie: In urma efectuarii acestei lucrari de laborator

Concluzie: In urma efectuarii acestei lucrari de laborator am luat cunostinta de procesul

circuitelor logice combinaţionale.Am studiat etapele de sinteză ale unui circuit logic combinaţional (CLC) şi metodele de minimizare a funcţiilor logice, in special metoda Karnaugh, atunci cind nr. variabilelelor e mai mic decit 6. Am studiat si formulele lui de Morgan care au o mare aplicare in obtinerea de noi forme minime p-u functia data.

de sinteză a