Sunteți pe pagina 1din 7

MINISTERUL EDUCAIEI I TIINEI AL REPUBLICII MOLDOVA Universitatea Tehnic a Moldovei

Catedra Calculatoare

REFERAT
LA LUCRAREA DE LABORATOR NR.1 Tema: Sinteza circuitelor logice combinaionale.

Elaborat studentul gr.SI-122

Gorosevschi Vadim

Verificat conf.univ.:

urcan Ana

Chiinu 2013

Tema: Sinteza circuitelor logice combinaionale. Scopul lucrarii: Studierea practica si examinarea circuitelor logice combinationale. Sarcina: 1.De minimizat functia logic y1. a) Minimizarea dupa unitati (4 forme) ; b) De efectuat schema logica in baza elementelor SI-NU/SI-NU ; c) Minimizarea dupa zerouri (4 forme). 2. 1.De minimizat functia logic y2. a) Minimizarea dupa unitati (4 forme) ; b) Minimizarea dupa zerouri (4 forme). c) De efectuat schema logica in baza elementelor SAU/SI. Consideratii teoretice: Orice circuit logic se caracterizeaz prin natura semnalelor de intrare, a celor de ieire, prin clasele de funcii intrare-ieire i prin natura prelucrrilor de date ce au loc n structura sa intern. Din punct de vedere funcional circuitele logice se mpart n dou clase: combinaionale i secveniale. Un circuit logic combinaional (CLC) se caracterizeaz prin aceea c starea ieirilor sale la un moment dat depinde numai de starea intrrilor sale n momentul considerat. Se mai spune c circuitele logice combinaionale (CLC) sunt lipsite de memorie i variabilele de ieire nu sunt aplicate la intrare. Legtura ntre starea intrrilor i starea ieirilor circuitului este dat de funciile de transfer ale acestuia, denumite n ceast caz funcii de comutare, care sunt funcii booleene. Orice circuit logic combinaional (CLC), care are n intrri (x1,x2,x3, ... ,xn) i m ieiri (y1,y2,y3, ... ,ym), la care ieirile pot fi exprimate numai n dependen de variabilele de intrare: y1=f1(x1,x2,x3, ... ,xn); y2=f2(x1,x2,x3, ... ,xn); .......................... ym=fm(x1,x2,x3, ... ,xn); Sinteza unui circuit logic combinaional (CLC) se realizeaz n urmtoarele etape: descrierea necesitilor ce trebuie s le rezolve circuitul logic combinaional (prin text, desen, diagrame, etc); reprezentarea acestei descrieri sub forma unui tabel de adevr; deducerea funciilor logice i minimizarea acestora; implimentarea acestor funcii minimizate sub forma unor reele de comutare prin intermediul circutelor integrate; Implimentarea funciilor logice minimizate sub forma reelelor de comutare poate fi realizat sau n forma disjunctiv (I/SAU), sau n orice alt form normal, adic I-NU/I-NU, SAU/I-NU, SAU-NU/SAU, I/SAU-NU, I-NU/I, SAU/I, SAU-NU/SAU-NU. Trecerea de la o form normal la alta se efectueaz prin utilizarea succesiv a formulelor lui De Morgan, avnd iniial forma canonic disjunctiv normal (I/SAU) i forma canonic conjunctiv normal (SAU/I) a funciei.

Minimizarea funciilor este necesar n procesul de sintez a circuitelor numerice deoarece forma cea mai simpl (minimal) a unei funcii va necesita cheltuieli minimale de aparataj la materializarea acestor funcii. Exist mai multe metode de minimizare a funciilor logice. n cazul cnd numrul de variabile a funciei nu este mai mare dect 6 se utilizeaz metodele diagramelor Veitch-Karnaugh. Diagramele Veitch-Karnaugh reprezint nite tabele numrul ptrelelor crora este egal cu numrul de combinaii posibile ale variabilelor pe care le poate avea funcia ce trebuie minimizat. Ptrelele sunt aezate ca cele care corespund combinaiilor ce se pot alipi ntre ele i se afl n poziii vecine. Orice alipire ntre dou combinaii vecine va rezulta urmtoarele: partea comun rmne intact (neschimbat), iar variabilele prin care se deosebesc dispar. ntr-o diagram se pot alipi dou combinaii cu eliminarea unei variabile, patru combinaii cu eliminarea a dou variabile, opt combinaii cu eliminarea a trei variabile, asesprezece combinaii cu eliminarea a patru variabile, treizeci i dou de combinaii cu eliminarea a cinci variabile. La minimizarea diagramelor Veitch-Karnaugh se completeaz astfel: n ptrelele care corespund combinaiilor pentru care funcia este egal cu 1 p-u FCD se nscriu uniti (respectiv zerouri p-u FCC)i, iar celelalte nu se completeaz. Alipirile se realizeaz n aa fel ca numrul minimal de alipiri s cuprind un numr maximal de uniti (zerouri). Mersul lucrarii: 1.Tabelul de adevr:

y1 (0,2,3,5,6,7,9,11,12,13,15)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 0 1 1 0 1 1 1 0 1 0 1 1 1 0 1

Diagrama Karnaugh pentru unitati:

Y1 00 01 11 10
y1

00 1 1 1

01 1 1 1

11 10 1 1 1 1 1

y1

y1 y1

(Si/Sau) x x x x x x x x x x x x x x x x x x x x x x x x (Si-Nu/Si-Nu) (Sau/Si-Nu) x x x x x x x x x x x x ( x x ) ( x x ) ( x x ) ( x x x ) ( x x x ) (Sau-Nu/Sau)


1 4 2 4 1 3 1 2 4 1 2 3

Diagrama Karnaugh pentru zerouri:

Y1 00 00 01 11 10 0 0 0
(Sau/Si) (Sau-Nu/Sau-Nu) (Si/Sau-Nu) (Si-Nu/Si)

01 0

11 10 0

y1 ( x1 x 3 x4)( x1 x2 x4)( x1 x 2 x3 x4)( x1 x2 x3 x 4)


y1 ( x 1 x 3 x4) ( x 1 x2 x4) ( x1 x 2 x3 x4) ( x1 x2 x3 x 4)

y1 ( x1 x3 x 4) ( x1 x 2 x 4) ( x1 x2 x 3 x 4) ( x1 x 2 x 3 x4) y1 ( x1 x3 x 4)( x1 x 2 x 4)( x1 x2 x 3 x 4)( x1 x 2 x 3 x4)

Schema logica in baza elementelor SI-NU/SI-NU

Diagrama temporala :

y2 (1,2,4,5,6,8,9,11,14,15)
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y2 0 1 1 0 1 1 1 0 1 1 0 1 0 0 1 1

Diagrama Karnaugh pentru unitati:

Y2 00 00 01 11 10
y2
y2
1 2 3 1 2 3 1 3 4 1 3 4

1 1
1 2

01 1 1 1
3

11 10 1 1 1 1 1
1 3 4

y2

y2 1 2 (Sau-Nu/Sau)

(Si/Sau) x x x x x x x x x x x x x x x x x x ( x x x )( x x x )( x x x )( x x x )( x x x )( x x x ) (Si-Nu/Si-Nu) ( x x x )( x x x )( x x x )( x x x )( x x x )( x x x ) (Sau/Si-Nu) (x x x ) (x x x ) (x x x ) (x x x ) (x x x ) (x x x )


1 2 3 1 2 3 1 3 4 1 3 4 1 2 3 1 3 4

Diagrama Karnaugh pentru zerouri:

Y2 00 01 11 10 00 0 0 01 11 10 0 0 0
(Sau/Si) (Sau-Nu/Sau-Nu) (Si/Sau-Nu) (Si-Nu/Si)

y 2 ( x1 x 2 x3)( x1 x 3 x 4)( x1 x2 x3 x4)( x1 x2 x 3 x4)


y 2 ( x 1 x 2 x3) ( x1 x 3 x 4) ( x1 x2 x3 x4) ( x 1 x2 x 3 x4)

y 2 ( x1 x2 x 3) ( x1 x3 x4) ( x1 x 2 x 3 x 4) ( x1 x 2 x3 x 4) y 2 ( x1 x2 x 3)( x1 x3 x4)( x1 x 2 x 3 x 4)( x1 x 2 x3 x 4)

Schema logica in baza elementelor SAU/SI

Diagrama temporala :

Concluzie: In urma efectuarii acestei lucrari de laborator am luat cunostinta de procesul de sintez a circuitelor logice combinaionale.Am studiat etapele de sintez ale unui circuit logic combinaional (CLC) i metodele de minimizare a funciilor logice, in special metoda Karnaugh, atunci cind nr. variabilelelor e mai mic decit 6. Am studiat si formulele lui de Morgan care au o mare aplicare in obtinerea de noi forme minime p-u functia data.