25/11/2013

Unidad de control, Jerarqua de memoria, Interconexin y RAM

Unidad de Control
Monitoriza el funcionamiento de toda la computadora dirigiendo la informacin a las unidades o elementos precisos en el momento oportuno y dando las rdenes adecuadas para que se realicen las acciones pertinentes (memorizar, suma, etc.).

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Unidad de control

Unidad de Control
Cableada

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Unidad de Control
Microprogramada

Jerarqua de memoria

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Por que hay niveles de memoria?

El procesador capta instrucciones en la memoria principal El procesador almacena en ella los resultados Hay diferencia de velocidades de funcionamiento entre procesador y memoria?

Por que hay niveles de memoria?

Imaginemos un Pentium IV con 1.3Ghz y 4 instrucciones por ciclo => 5.2x109 instrucciones por segundo. Imaginemos que capta una instruccin completa por acceso a la memoria. El tiempo de acceso tendra que ser 1/(5.2x109) = 0,19ns. Sin embargo la memoria principal tiene tiempo de acceso en orden de 50ns. 250 mas lentas que el requerido!

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Por que hay niveles de memoria?

Un perifrico puede ser 200.000 veces ms lento que la memoria principal. Como toda transferencia de informacin entre unidades, la unidad ms lenta impone la velocidad => El rendimiento sera muy bajo!!!

Por que hay niveles de memoria?

Para solucionar este problema se cre entre la memoria principal y el procesador la memoria cach. La memoria cach es una pequea memoria ms rpida que se coloca entre la memoria principal y el procesador. El procesador siempre va a la cach y nunca a la principal directamente.

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La cach
Est construida de circuitos CMOS estticos (y no dinmicos como la principal). Estos son mucho ms caros, voluminosos y de mayor consumo energtico. Por esto se pone 1000 a 100 veces menos cach que memoria principal.

Concepto de jerarqua de memoria

Surge al considerar que las prestaciones de un computador vienen en gran parte determinadas por las de su memoria. Objetivos:
Tamao o capacidad, s, de almacenamiento suficiente Tiempo de acceso, t, lo menor posible Ancho de banda, b, alto Coste por bit, c, reducido

Como no hay una solucin que logre simultneamente los 4 objetivos hay sistemas de almacenamiento auxiliar.

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Dispositivos y velocidad de acceso

Nivel Dispositivo
0 1 2 3 4 5 Registros procesador Memoria Cach

Capacidad Tiempo de Ancho de banda MB/s acceso

< 1KB 3 a 10 ns 400 a 1000 200 a 400 100 a 200 1a5 0.6 0.207

32KB a 4MB 10 a 40ns 30 a 100ns 8 a 18 ms 0.1 a 0.3 s 60s

Memoria principal 1MB a 1GB Disco duro Disco ptico CD Cinta magntica > 500GB > 680 MB > 1 TB

Funcionamiento de la jerarquia

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Interconexin

Estructuras bsicas de interconexin

Las unidades de una computadora se interconectan de acuerdo con una forma de organizacin.

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Con controladores

Un controlador es un hardware especializado en procesar las operaciones de transferencia de datos entre los perifricos conectados a el, y entre estos y el procesador En esta estructura puede haber un problema con la interferencia entre la comunicacin entre perifricos y la captacin de instrucciones por el procesador, por ejemplo.

Con controladores y 2 buses

La mayora de las operaciones de E/S se hacen entre perifrico y la memoria. Pero para estas operaciones es necesario usar el procesador que es el elemento activo. Para descargar el procesador se cre la DMA (Direct Memory Access)

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Con 2 buses y DMA

La mayora de las operaciones de E/S se hacen entre perifrico y la memoria. Pero para estas operaciones es necesario usar el procesador que es el elemento activo. Para descargar el procesador se cre la DMA (Direct Memory Access)

Ordenador PC

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Ordenador PC Compatible

Memoria RAM

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Memoria RAM
RAM Read Access Memory Memoria de acceso aleatorio. Una memoria RAM con 2n palabras de m entradas de datos x0, x1, xm-1, n entradas de direccin, y0, y1, yn-1, m salidas de datos, z0,zm-1, y (2n . m) celdas de almacenamiento con posibilidad de lectura y escritura.

Datos

Seleccionar S
X Y
m n

Lectura / Escritura
m

Direcciones

2n x m bits

Datos

Memoria de 8 palabras de 4 bits.

z0 z1 z2 CS
0,0 0,1 0,2 0,3

Ejemplo

z3

y0 y1 y2

1,0

1,1

1,2

1,3

6,0

6,1

6,2

6,3

7,0

7,1

7,2

7,3

R/W CS x0 x1 x2 x3

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