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Circuito integrado de aplicacin especfica - Wikipedia, la enciclopedia libre

Circuito integrado de aplicacin especfica

De Wikipedia, la enciclopedia libre (Redirigido desde Asic) Un Circuito Integrado para Aplicaciones Especficas (o ASIC, por sus siglas en ingls) es un circuito integrado hecho a la medida para un uso en particular, en vez de ser concebido para propsitos de uso general. Se usan para una funcin especfica. Por ejemplo, un chip diseado nicamente para ser usado en un telfono mvil es un ASIC. Por otro lado, los circuitos integrados de la serie 7400 son circuitos lgicos (combinacionales o secuenciales) que se pueden utilizar para una multiplicidad de aplicaciones. En un lugar intermedio entre los ASIC y los productos de propsito general estn los Productos Estndar para Aplicaciones Especficas, o ASSP por sus siglas en ingls. Con los avances en la miniaturizacin y en las herramientas de diseo, la complejidad mxima, y por ende la funcionalidad, en un ASIC ha crecido desde 5.000 puertas lgicas a ms de 100 millones. Los ASIC modernos a menudo incluyen procesadores de 32-bit, bloques de memoria RAM, ROM, EEPROM y Flash, as como otros tipos de mdulos. Este tipo de ASIC frecuentemente es llamado Sistema en un Chip, o SoC, por sus siglas en ingls. Los diseadores de ASIC digitales usan lenguajes descriptores de hardware (HDL), tales como Verilog o VHDL, para describir la funcionalidad de estos dispositivos. Las FPGA (Field Programmable Gate Arrays, matriz de puertas programables) son la versin moderna de los prototipos con puertas lgicas de la serie 7400. Contienen bloques de lgica programable e interconexiones programables que permiten a un modelo de FPGA ser usada en muchas aplicaciones distintas. Para los diseos ms pequeos o con volmenes de produccin ms bajos, las FPGAs pueden tener un costo menor que un diseo equivalente basado en ASIC, debido a que el costo fijo (el costo para preparar una lnea de produccin para que fabrique un ASIC en particular), es muy alto, especialmente en las tecnologas ms densas, ms de un milln de dlares para una tecnologa de 90nm o menor.

ndice
1 Historia 2 Diseo basado en Celdas Estndares (Standard Cell) 3 Diseo basado en Matriz de Puertas (Gate Array) 4 Diseo hecho totalmente a la medida (Full Custom Circuits) 5 Diseo estructurado (Structured Array) 6 Librera de celdas, diseo basado en IP, macros 7 FPGAs 8 Obleas multiproyecto 9 Fabricantes de ASIC (Fundiciones) 10 Vase tambin 11 Enlaces externos

Historia
Los primeros ASIC utilizaban tecnologa de matriz de puertas. Ferranti fabric tal vez la primera matriz de puertas, la ULA (Uncommitted Logic Array o Matriz lgica no fija), alrededor de 1980. El diseo a la medida se realizaba al variar la mscara de interconexin metlica. Las ULAs tenan complejidades de hasta algunos
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miles de puertas. Las versiones posteriores fueron ms generalizadas, con moldes base configurados tanto por las capas metlicas como polisiliconicas. Algunos moldes base incluan elementos de RAM.

Diseo basado en Celdas Estndares (Standard Cell)

A mediados de 1980, un diseador elega a un fabricante de ASIC, y luego implementaba el diseo utilizando las herramientas provistas por ese fabricante en particular. A pesar de que existan herramientas de diseo provista por terceros, no haba un enlace efectivo entre stas y los procesos productivos de los fabricantes. Una solucin a este problema, que adems permiti aumentar la densidad de los ASIC, fue la implementacin de Celdas Estndares. Cada fabricante de ASIC creaba bloques funcionales con caractersticas elctricas conocidas, tales como los tiempos de propagacin, capacitancias e inductancias, que podan ser representadas en las herramientas desarrolladas por terceros. El diseo basado en Celdas Estndares es el uso de estos bloques funcionales para alcanzar densidades de puertas muy altas, y un buen desempeo elctrico. Este tipo de diseo se ubica entre diseo de Matriz de Puertas, y el diseo hecho totalmente a la medida, en trmino de los costos fijos y de fabricacin de cada unidad. Hacia finales de 1980, estuvieron disponibles las herramientas de sntesis lgica, tales como el Design Compiler. Estas herramientas podan compilar descripciones HDL en una lista de nodos al nivel de puertas. Esto dio paso a un estilo de diseo llamado Diseo basado en Celdas Estndares. Este tipo de diseo contempla las siguientes etapas conceptuales, aunque en la prctica estas etapas se traslapan significativamente. Estos pasos, llevados a cabo con el nivel de habilidad comn en la industria, casi siempre producen un dispositivo final que implementa correctamente el diseo original, a menos que se introduzcan fallas al nivel fsico de fabricacin. 1. Un equipo de ingenieros de diseo comienza con la compresin no formal de las funciones requeridas por el ASIC a disear, usualmente derivada del anlisis de requerimientos. 2. El equipo de diseo construye una descripcin del ASIC para alcanzar estos objetivos, utilizando un HDL. Este proceso es similar a escribir un programa computacional en un lenguaje de alto nivel. Este usualmente es llamado el diseo RTL (Register Transfer Level). 3. La validez del diseo es verificada a travs de una simulacin. Un sistema virtual, implementado a nivel de software puede simular el desempeo de los ASIC a velocidades equivalentes de mil millones de instrucciones por segundo. 4. Una herramienta de sntesis lgica convierte el diseo RTL en un gran conjunto de elementos de bajo nivel, llamados Celdas Estndares. Estos elementos son tomados desde una biblioteca, que consiste en una coleccin de puertas precaracterizadas (tales como NOR de 2 entradas, NAND de 2 entradas, inversores, etc.). Las celdas estndares usualmente son especficas para el fabricante del ASIC. El conjunto resultante de Celdas Estndares, junto a la interconexin de ellas, es llamado la lista de nodos a nivel de puertas. 5. La lista de nodos es luego procesada por una herramienta de posicionamiento, la cual ubica las Celdad Estndares en una regin que representa el ASIC final. Esta ubicacin est sujeta a un conjunto de restricciones. En ocasiones se utilizan tcnicas avanzadas para optimizar el posicionamiento. 6. La herramienta de ruteo toma la ubicacin fsica de las celdas, y utiliza el listado de nodos para crear las conexiones elctricas entre ellas. La salida de esta etapa es un conjunto de fotomscaras, con las que el fabricante producir los circuitos integrados. 7. Se puede hacer una estimacin bastante precisa de los retardos finales, las resistencias y capacitancias parsitas y del consumo de energa. Estas estimaciones son usadas en la ronda final de pruebas. Estas pruebas demostrarn que el dispositivo funcionar en los rangos de temperatura y voltaje extremos. Cuando estas pruebas finalizan, la informacin de las fotomscaras en entregada para la fabricacin del chip.
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Estos pasos de diseo son tambin comunes al diseo de un producto estndar. La diferencia significativa es que el diseo con Celdas Estndares utiliza la biblioteca de celdas del fabricante, que ha sido utilizada en potencialmente cientos de otros diseos, y por lo tanto constituyen un riesgo mucho menor que un diseo hecho totalmente a la medida. Las Celdas Estndares producen una densidad de diseo con un costo comparativamente ms bajo, y pueden tambin integrar ncleos IP y SRAM en una forma efectiva, a diferencia de las matrices de puertas.

Diseo basado en Matriz de Puertas (Gate Array)

El diseo basado en Matriz de Puertas (gate array) es un mtodo de manufactura en donde las capas difundidas, es decir, los transistores y otros elementos activos estn predefinidos, y las obleas que contienen estos dispositivos se mantienen en stock antes de la metalizacin, es decir, desconectadas. El proceso de diseo fsico luego define la interconexin del dispositivo final. Para la mayora de de los fabricantes de ASIC, esto consiste de dos a cinco capas metlicas, cada una perpendicular a la que la precede. Los costos fijos son mucho ms bajos, ya que las mscaras litogrficas se requieren slo para las capas metlicas, y los ciclos productivos son mucho ms cortos, ya que la metalizacin es un proceso comparativamente ms rpido. Tambin es importante para el diseador que con este mtodo se pueden conseguir retardos de propagacin mnimos, comparado con las soluciones basadas en FPGAs disponibles en el mercado. Los ASIC basados en MAtriz de puertas requieren siempre de un compromiso, ya que al determinar la correspondencia de un diseo determinado con las obleas que el fabricante tiene es stock, nunca da una utilizacin del 100%. A menudo las dificultades que aparecen al rutear las interconexiones, requieren migrar a un dispositivo con un arreglo ms grande, con el consecuente aumento en el costo del dispositivo. Estos problemas frecuentemente son resultado del software utilizado para desarrollar las interconexiones. En la actualidad, los diseos formados solamente por puertas lgicas raramente son implementados con Matriz de puertas, y son reemplazados por dispositivos programables, como las FPGA, las cuales pueden ser programadas por el usuario, y el costo fijo asociado es mnimo, un costo por unidad marginalmente superior, y desempeo comparable. Hoy, las Matrices de puertas estn evolucionando en ASIC estructurados, que consisten en un gran ncleo IP (Intellectual Property), como un procesador, una unidad DSP, perifricos, memorias y bloques lgicos reconfigurables. Este cambio se debe principalmente a que los ASIC son capaces de integrar estos grandes bloques de sistemas funcionales, y los "sistemas en un chip" (SoC) requieren ms que slo bloques lgicos. El trmino "Matriz de puertas" (Gate Array) es casi sinnimo del trmino "Semi a la medida" (Semi-Custom). El trmino utilizado depende de quin lo utilice; si se es un ingeniero de proceso, probablemente se utilice el trmino "Semi a la medida", mientras que si se es un diseador a nivel lgico, se utiliza "Matriz de puertas" (Gate Array).

Diseo hecho totalmente a la medida (Full Custom Circuits)

Por otro lado, el diseo hecho totalmente a la medida define la totalidad de las capas litogrficas del dispositivo. Este se utiliza tanto para el diseo de ASIC como para el diseo de productos estndares. Los beneficios de este mtodo usualmente incluye un rea reducida (y consecuentemente costos por unidad menores), mejoras en el desempeo y tambin la habilidad de integrar componentes analgicos y otros componentes pre-diseados, como son los microprocesadores que forman un SoC. Las desventajas del diseo totalmente a la medida son un costo y tiempo de desarrollo mayores, costos fijos mayores, mayor complejidad del software CAD y la necesidad de habilidades mucho mayores por parte del equipo de diseo.
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Sin embargo, para diseos puramente digitales, las libreras de "celdas estndares", junto con los sistemas CAD modernos, pueden ofrecer ventajas considerables en trminos de costos y desempeo junto a un bajo riesgo. Las herramientas de layout automtico son rpidas y fciles de usar, y ofrecen la posibilidad de optimizar manualmente cualquier aspecto que limite el desempeo del diseo.

Diseo estructurado (Structured Array)

El diseo estructurado de ASIC es una expresin ambigua, con diferentes significados dependiendo del contexto. ste es un trmino relativamente nuevo en la industria, lo que explica que haya variaciones en su definicin. Sin embargo, la premisa bsica es que tanto el ciclo de manufactura como el ciclo de diseo se reducen comparado con los ASIC basados en celdas, gracias a la existencia de capas metlicas predefinidas (que reducen el tiempo de fabricacin), y una pre-caracterizacin de lo que est en el silicio (lo que reduce el tiempo de diseo). Una definicin establece que en un diseo ASIC estructurado, las mscaras de las capas lgicas estn predefinidas por el vendedor del ASIC (en algunos caso por un tercero). El diseo se realiza al crear capas de metal hechas a la medida, que crean conexiones entre los elementos predefinidos de las capas inferiores. La tecnologa de "ASIC estructurados" es vista como el puente que une la barrera entre las FPGA y los diseos ASIC de celdas estndares. Debido a que slo un nmero pequeo de las capas del chip deben ser producidas a la medida, los "ASIC estructurados" tienen costos fijos menores que los chip basados en celdas estndares o hechos totalmente a la medida, los que requieren producir un conjunto completo de mscaras para cada diseo. Esto corresponde, en efecto, a la misma definicin de una Matriz de Puertas. Lo que hace a los ASIC estructurados diferente de las matrices de puertas es que en estas ltimas, las capas metlicas predefinidas sirven para acelerar el proceso de fabricacin. En los ASIC estructurados, la metalizacin predefinida sirve principalmente para reducir el costo del conjunto de mscaras, y tambin se utiliza para reducir el ciclo de desarrollo. Por ejemplo, en un diseo basado en celdas o en matriz de puertas, el usuario a menudo debe disear la alimentacin, el reloj y las estructuras de prueba; stas estn predefinidas en la mayora de los ASIC estructurados, lo que se traduce en un ahorro de tiempo y costos. Asimismo, las herramientas utilizadas para los ASIC estructurados pueden reducir sustancialmente y facilitar el diseo, ya que la herramienta no tienen que realizar todas las funciones necesarias para los ASIC basados en celdas. En algunos casos, los vendedores de ASIC estructurados requieren de herramientas hechas a la medida para usar sus dispositivos, lo que tambin permite acelerar la manufactura. Otro aspecto importante sobre los ASIC estructurados es que permiten el uso de IP que son comunes a ciertas aplicaciones, o segmentos de la industria, en vez de ser diseados. Al construir la IP directamente en la arquitectura, el diseador puede nuevamente ahorrar tanto tiempo como dinero, comparado con el diseo de IP en ASIC basadas es celdas. El mejor consejo es leer cuidadosamente como el vendedor define un ASIC estructurado en particular, ya que existen diferencias significativas entre las ofertas de los distintos vendedores.

Librera de celdas, diseo basado en IP, macros

Las bibliotecas de celdas de primitivos lgicos, comnmente son suministrados por el fabricante del dispositivo como parte de sus servicios. Aunque no tienen un costo adicional, se entregan bajo un acuerdo de confidencialidad y sern considerados como propiedad intelectual del fabricante. Usualmente su diseo fsico estar predefinido, por lo cual se denominan "macros duros".

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Pero lo que la mayora de los ingenieros entiende como "propiedad intelectual" son los ncleos IP, diseos comprados a terceros como subcomponentes de un ASIC ms grande. Pueden suministrarse como una descripcin HDL (a menudo denominadas "macros blandos"), o como un diseo totalmente ruteado que puede ser impreso directamente en la mscara del ASIC. Actualmente muchas organizaciones venden estas IP prediseadas, y las organizaciones ms grandes pueden tener un departamento completo para producir estas IP para el resto de la organizacin. Por ejemplo, uno puede comprar CPUs, ethernet, USB o interfaces telefnicas. De hecho, el amplio rango de funciones disponibles en la actualidad es un factor significativo en el aumento de la electrnica en los aos 1990 y 2000; como crear propiedad intelectual toma mucho tiempo y dinero, su reutilizacin y desarrollos posteriores, reduce drsticamente los ciclos de los productos y mejora su calidad. Los macros suaves a menudo no dependen del proceso, es decir, pueden ser fabricados en un amplio rango de procesos de manufactura y por diferentes empresas. Los macros duros estn limitados a un proceso, y es necesario esfuerzos adicionales para migrarlos a otros procesos o empresas.

FPGAs
Las FPGA (Field Programmable Gate Array, matriz de puertas programables) se asemejan a las matrices de puertas pero son programables por el usuario en lugar de fabricadas a medida para cada aplicacin. Aunque su densidad siempre ser menor consiguen integrar un gran nmero de puertas, en el 2008 son asumibles diseos en 65nm con ms de 10 millones de puertas, decenas de megabits de RAM e incluso varios procesadores, esto las hace suficientes para la mayora de aplicaciones. La ley de Moore y el creciente coste de inversin de las tecnologas juega a su favor y hace que su cuota de mercado crezca consistentemente cada ao. Ver el artculo dedicado a las FPGAs

Obleas multiproyecto
Algunos fabricantes ofrecen obleas multiproyecto, MPW por sus siglas en ingls, como un mtodo para obtener prototipos de bajo costo. A menudo llamados ""shuttles"", estos MPW, que contienen varios diseos, se fabrican a intervalos regulares, comnmente con poca responsabilidad por parte del fabricante. El contrato incluye el ensamblaje de un puado de dispositivos. El servicio incluye el suministro de una base de datos de diseos fsicos. El fabricante es a menudo llamado como "fundicin de silicio", debido a la poca participacin que tienen durante el proceso.

Fabricantes de ASIC (Fundiciones)

Chartered IBM LSI Logic Microchip Technology SMIC Texas Instruments TSMC UMC Agere Systems

Vase tambin
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Diseo electrnico automatizado SoC

Enlaces externos
ASIC Design Tutorial (http://www.tutorial-reports.com/hardware/asic/) Descripcin completa de las tecnologa de diseo ASIC. Designing ASICs (http://web.archive.org/web/http://web.ukonline.co.uk/paul.naish/DA/contents.htm) Introduccin al diseo ASIC, con nfasis en las tcnicas de relojes sincrnicos. Tal vez un poco antiguo (1988), ya que considera slo lgica primitiva. Los ingenieros anlogos que necesiten incluir algo de lgica digital lo encontrarn particularmente til. Obtenido de title=Circuito_integrado_de_aplicacin_especfica&oldid=71329209 Categoras: Electrnica digital Microelectrnica http://es.wikipedia.org/w/index.php?

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