1.

Les diffrents types de supports physiques

Il y a plusieurs manires d'intgrer physiquement des puces RAM la carte mre ou la carte
d'extension. Les systmes anciens utilisent des puces mmoire spares, appeles des puces DIP ( doubles ranges de broches), qui taient raccordes par des connecteurs ou soudes directement une carte. La plupart des systmes modernes utilisent des barrettes mmoires appeles SIMM ( Single In-line Memory Module = module mmoire simple range de broches de connexion ). Ce type de module combine plusieurs puces sur une petite plaquette enclenche dans un socle de maintien. Le module SIPP est semblable un SIMM, mais utilise des broches la place du connecteur plat pour se connecter la carte mre. Il est possible de transformer une barrette SIPP en SIMM en supprimant les broches, ou de transformer une SIMM en SIPP en soudant les broches. Certaines socits fabriquent des convertisseurs de SIPP en SIMM qui permettent au SIPP de se brancher sur des connecteurs SIMM 30 broches conventionnels. Il existe donc actuellement 4 types de support de mmoire. Les puce DIP, les barrettes SIPP, SIMM et DIMM. Viens ensuite la gnration de mmoires, RDRAM.

Fig. 1: Des barrettes SIP, avec leurs fines pattes soudes sont presque aussi dlicates installer que les puces traditionnelles

1.1 Format d'une barrette SIMM 8 bit.

Fig. 2: Les barrettes SIMM 30 broches sont plus pratiques. L'chancrure gauche vite qu'elles soient montes l'envers. Ce sont des barrettes 8 bits.

1.2 Format d'uns barrette SIMM 32 bit

Barrette SIMM 72 broches 32 bits Montage d'une barrette SIMM 72 broches

L'chancrure au milieu et gauche vite qu'elle soit monte l'envers.

1.3 Format d'uns barrette DIMM 64 bit

Barrette DIMM 168 broches en 64 bits. Montage d'une barrette DIMM 168 broches

Les deux chancrures au milieu vitent de monter la barrette l'envers. Ces barrettes existent en 3,3 v et en 5 v. La positions des chancrures varie en fonction de la tension de la barrette. Barrette DIMM 184 broches en 64 bits.

On voit qu'ici il n'y a qu'une seul chancrure. Ces barrettes existent en 2,5 v. Barrette DIMM 208 broches en 64 bits (QBM).

On voit ici la serie de petit composants situs en dessous des blocs mmoires. Le format DIMM est utilis, entre autre, par des mmoires de type SDRAM en 168 broches puis par des mmoires DDR SDRAM et QDR SDRAM en 184 broches et le 208 broches pour les mmoires QBM.

1.4 Format de la barrette RDRAM

Ce sont des barrettes mmoires sries constitues de composants 16 bits ( ou 18 bits ) avec un connecteur de 184 broches. On a donc une largeur de bus de 16 bits ( Oui j'ai bien dit 16 bits ). Ce type de mmoire a fait son apparition dbut 1999 et aurait dut se gnraliser en 2002 malheureusement sont prix tait trop excessif par rapport la DDR Ram. Ce qui a eu pour concquence de faire disparatre petit petit ce type de mmoire.

2. Bancs de mmoire
Les barrettes mmoire ( SIPP, SIMM et DIMM ) sont organises en bancs sur les cartes mres et les cartes mmoires. Vous devez connatre l'agencement du banc de mmoire et sa position sur les cartes mres et les cartes mmoires quand vous ajoutez de la mmoire au systme. En outre, les diagnostics mmoire indiquent les emplacements des erreurs par octet et par adresse et vous devez utiliser ces chiffres pour savoir o se trouve le banc dfectueux. Les bancs de mmoire correspondent, en gnral, la capacit du bus de donnes du microprocesseur.

Le Tableau suivant montre la taille de chaque banc selon le type de PC : Taille du banc ( Parit ) 9 bits 18 bits 18 bits 18 bits 36 bits 18 bits 36 bits 72 bits 1 2 2 2 4 2 4 8

Processeur 8088 8086 286 386SX, SL, SLC 386DX 486SLC,SLC2 486SX, DX, DX2, DX4 Pentium

Bus de donnes 8 bits 16 bits 16 bits 16 bits 32 bits 16 bits 32 bits 64 bits

SIMM 30 broches par banc

SIMM 72 broches par banc 1 (4bancs) 1 (2bancs) 1 (2bancs) 1 (2bancs) 1 1 (2bancs) 1 2

Le nombre de bits de chaque banc peut tre fait de simples puces ou de SIMM. Par exemple, dans un systme 286 utilisant un banc 18 bits, vous pourriez faire un bloc de 18 puces d'une capacit de 1 bit, ou utiliser quatre puces d'une capacit de 4 bits, pour les bits de donnes, et deux puces d'une capacit de 1 bit comme bits de parit. La plupart des systmes modernes nutilisent pas de puces mais des SIMM. Si le systme dispose d'un banc 18 bits, il utilisera plutt des SIMM 30 broches, deux par banc. Toutes les barrettes SIMM d'un mme banc doivent tre de la mme taille et du mme type. Comme vous pouvez le constater, les SIMM 30 broches sont moins intressants pour les systmes 32 bits parce que vous devez en utiliser quatre par banc ! Ces SIMM ntant disponibles quen 1 Mo ou 4 Mo, cela signifie qu'un banc doit faire 4 Mo ou 16 Mo de mmoire. II n'y a pas de capacit intermdiaire. L'utilisation de SIMM 30 broches dans un systme 32 bits limite artificiellement la configuration de la mmoire et n'est pas conseill. Sur les systmes 32 bits qui utilisent des SIMM 72 broches, chaque SIMM reprsente un banc spar et peut tre ajout ou enlev individuellement, et non forcment par groupe de quatre. La configuration de la mmoire est ainsi plus facile et plus souple. Par contre sur des systmes 64 bits comme les Pentium II, les barrettes SIMM doivent tre utilises par paires. Seules les barrettes DIMM de 64 bits peuvent tre montes par unit. La disposition physique sur les cartes mres ou les cartes mmoire est arbitraire, elle est dtermine par les constructeurs. Vous pouvez choisir la disposition de votre carte mre ou de vos cartes d'extension en faisant des tests, mais cela prend du temps et ce n'est pas toujours facile, surtout si vous avez des problmes avec votre systme. La documentation de votre systme ou de votre carte vous y aidera.

2.1 Mmoire avec Parit et sans Parit.

Les mmoires avec parit sont des mmoires qui utilisent 1 bit supplmentaire pour stocker la parit d'un octet ( 8 bits ). C'est dire que lorsque le systme crit un octet, par exemple 0000 0010, il compte le nombre de bit qui sont 1. Si ce nombre est pair alors le bit de parit est mis 0 sinon il est mis 1. De mme, chaque lecture, le systme recalcule le nombre de bit 1 et vrifie que le rsultat correspond bien la valeur stocke. Pour que le contrle de parit soit effectu, il faut au pralable qu'il soit activ dans le bios. Lorsqu'une erreur de parit est dtecte, le systme est toujours arrt brutalement avec un message du type : 'PARITY ERROR AT 0AB5:00BE. SYSTEM HALTED.' Et cela pour les systmes d'exploitation DOS, Windows v3.11 et Windows 95, car c'est une erreur matrielle classifie de 'FATALE' et que l'on ne peut pas ignorer. Par contre certains systmes comme Linux ou SCO-Unix, grent eux mme cette erreur soit en dtournant l'interruption 02h soit en mettant zro le bit 7 du port 70h. Certain type de mmoire stocke le nombre de bit impair au lieu du nombre de bit pair. Le tableau suivant fournit la valeur du bit de parit en fonction du type de mmoire

Type Parit pair

Bits de donnes 0000 0000 1000 1001 1000 1000

Nombre de 1 pair impair pair impair

Bit de parit 0 1 1 0

Parit impaire 0111 0000

3. Structure physique de la mmoire.

La mmoire est organise sous la forme d'une grille dont chaque nud correspond un transistor. On utilise la capacit rsiduelle du transistor pour stoker l'information.

Le processeur envoie l'adresse complte au multiplexeur / dmultiplexeur de la mmoire, le MUX, et spcifie s'il s'agit d'une lecture ou d'une criture. Le circuit de multiplexage divise l'adresse en deux parties. Les bits de poids fort contiennent l'adresse de la ligne et les bits de poids faibles l'adresse de la colonne. Le signal Row Adress Strob ( RAS ) est gnr pour indiquer la DRAM qu'il s'agit d'une adresse ligne. Puis le signal Column Adress Strob ( CAS ) est gnr pour indiquer la DRAM qu'il s'agit d'une adresse colonne. Si une lecture est effectue alors le bit, situ l'intersection de la ligne et de la colonne, est envoy sur la ligne de donne. Dans le cas contraire la donne est crite la mme intersection. La mmoire est compose de transistors que l'on utilise comme des condensateurs. Afin de compenser les pertes de charge de ces condensateurs la mmoire doit tre rgulirement rafrachie. Pendant le rafrachissement, il n'y a pas d'accs possible la mmoire, ni en lecture ni en criture. Le processeur doit attendre quelques cycles pour que le rafrachissement soit termin. Ces temps d'attente, appel en anglais Waitstates ou Temps de Latence, font chuter les performances du systme. On s'efforce donc de les rduire autant que faire se peut. Ils ne sont pas les mmes pour tous les composants, de sorte qu'il existe des composants de mmoire plus ou moins rapides.

Les temps d'accs s'valuent en nano secondes et sont compris entre 40 ns et 120 ns. Une nano seconde vaut un milliardime de seconde = 10-9 s ! ). Plus ce temps est long, plus le composant de mmoire est lent. La vitesse de rafrachissement ne peut pas s'adapter la vitesse d'accs des composants de mmoire. Elle est tenue de respecter des limites bien prcises imposes par la construction de la carte mre. Pour les cartes mres modernes, on exige en gnral un temps d'accs de 60 ns , 70 ns ou 80 ns. L'utilisation de composants de mmoire plus lents provoque en gnral de graves erreurs de lecture alors que des composants plus rapides n'apportent aucun gain de vitesse supplmentaire. Au contraire, les mmoires trs rapides, par exemple avec 40 ns de temps d'accs ncessitent ventuellement aussi un rafrachissement plus rapide et si la carte mre ne le fournit pas en temps voulu, il y a de fortes chances

pour que la mmoire ait dj tout oubli. La perte de performance due aux temps d'attente est trs sensible sur les cartes mres modernes cadences 100 MHz et davantage. Pour remdier ce problme, on utilise deux procds fondamentalement diffrents, seuls ou combin:

Un cache externe de mmoire statique, gnralement de 256 Ko. De nouvelles technologies des mmoires, les RAM EDO, BEDO, SDRAM, DDR SDRAM, QDR SDRAM et RDRAM

3.0 Architectures interne de la SRAM.

Il existe plusieurs type d'architecture interne des composants mmoires SRAM.

SyncBurst en Flow-throught, Pipelined SCD (Single cycle deselect), Pipelined DCD (Double cycle deselect). ZBT (Zero Bus Turnaround ) Flow-throught et ZBT Pipelined. QDR 2-word burst et QDR 4-word burst. DDR 2-word burst et DDR 4-word burst avec des entres/sorties communes ou spares..

La composant mmoire SRAM de base ne change pas. Par contre ce qui change c'est la faon de grer les entres/sorties. Par exemple le SyncBurst permet 2 bus de grer le composant. 4-word burst signifie que l'on peut lire en 1 seul cycle une donn sur 64 bits. D'une faon gnrale, on vas surtout essayer avec le ZBT, DDR et QDR de diminuer les cycles d'horloge utiliss entre les lectures/critures et d'optimiser la gestion du dcodage des adresses.

Exemple d'architecture DDR

3.1 Chronogramme des cycles d'accs.

Les botiers de mmoire dynamique n'ont pas de commande de validation. Ce rle est remplit par la conjonction des signaux RAS et CAS. Il y a trois cycles de base pour une mmoire dynamique, le cycle de lecture, le cycle d'criture et le cycle de rafrachissement

3.2 Cycle de lecture

TaccsRAS : C'est le temps d'accs partir de l'activation du signal RAS. Il s'agit du temps d'accs effectif en lecture. TaccsCAS :C'est le temps d'accs partir de l'activation du signal CAS. TprchargeCAS :C'est le temps de prchargement du signal RAS. Aprs chaque accs il faut garantir une certaine dure d'inactivit ( RAS dsactiv ) avant de pouvoir commencer un nouveau cycle ( par exemple de 60 ns ). Le temps de cycle est l'intervalle de temps minimum sparant deux demandes d'accs successives en lecture ou en criture

3.3 Cycle d'criture

Le mode le plus frquent est le mode "contrl par CAS". Le signal d'criture RW est positionn avant le CAS ce qui provoque l'criture. Dans le mode 'late write cycle" on gnre le signal RW aprs le CAS. Dans ce cas c'est le signal RW qui provoque l'criture. Cela permet de lire et d'crire un mot en un seul cycle.

Twrite est la dure du signal RAS en criture, il est souvent gale TaccsRAS.

3.4 Cycle de rafrachissement

A l'intrieur du botier, le rafrachissement se fait par ligne entire. Chaque accs provoque le rafrachissement de toute la ligne adresse.

Un mcanisme de rafrachissement doit garantir l'accs priodique chaque ligne, en fournissant son adresse accompagn du signal RAS. Ceci dit, ces caractristiques temporelles s'ajoutent de nombreuses contraintes secondaires comme le temps de prpositionnement des adresses avant le RAS et le CAS, la dure minimale du signal CAS, le temps de prpositionnement de la donne en criture avant le RAS etc Chaque modle a ses contraintes particulires. Il peut y avoir plus de 40 paramtres temporels

4.1 Mmoire FPM DRAM.

Pour de la mmoire DRAM tout court, l'accs une donne se fait en modifiant le signal RAS et CAS pour chaque lecture/criture et ceci mme si la donne suivante se trouve sur la mme ligne ou colonne.

Cycle de lecture de la mmoire FPM

Pour la mmoire FPM DRAM, lorsque la donne se trouve sur la mme ligne, la descente du signal RAS mmorise l'adresse de la ligne durant tout l'accs. Donc pour accder plusieurs colonnes de cette ligne ( dans un ordre quelconque ), il est juste ncessaire de prsenter l'adresse de la colonne dsire dans la ligne slectionne par le RAS. Cela permet d'acclrer l'accs aux donnes se trouvant sur la mme ligne. On conomise ainsi le Timing du RAS. Pour accder la donne, le signal CAS doit rester l'tat bas. La notion de Fast Page vient du fait que la slection de la ligne correspond la slection d'une page dans une livre et la lecture dans cette page correspond la lecture des diffrentes colonnes.

Cas de plusieurs accs conscutif :

La mmoire FPM ( Fast Page Mode ) existe en 70 et 60 ns. L'accs le plus rapide de la FPM est 5-3-3-3 ( 66MHz ) contrairement la RAM classique qui est de 5-5-5-5. En fait cela correspond au cycle CPU ncessaire la lecture ou l'criture. Cela signifie qu'il faut 5 cycles d'horloge pour lire/crire la premire donne, puis 3 cycles pour les 3 autres. La bande passante maximale est de 174 Mo/s.

4.2 Mmoire EDO.

Cette abrviation, signifie Extended Data Out. Les composants de cette mmoire permettent de conserver plus longtemps l'information, on peut donc ainsi espacer les cycles de rafrachissement. D'autre part, par rapport la FPM, le signal CAS n'a pas besoin d'tre maintenu pour lire la donn, on peut donc anticiper sur le prochain Precharge Time de la mmoire, c'est dire le prochain cycle mmoire. La RAM EDO, qui n'existe qu'en modules SIMM, ncessite une logique de rafrachissement particulire. Elle ne peut donc pas tre utilise sur les anciennes cartes mres de 486 ou de Pentium car les contrleurs de mmoire de ces cartes ne sont pas conus cet effet. Si le CACHE secondaire constitue le remde le plus courant pour pallier la lenteur de la RAM par rapport la vitesse des processeurs, la mmoire EDO ( Extended Data Out ou HPM pour Hyper Page Mode) entend parvenir au mme rsultat ( pour certaines cartes mres non quipes de cache L2 ). L'ajout d'un verrou de type D (D-Latch) permet de charger une nouvelle adresse en entre sans attendre la validation d'une donne en sortie. Les cycles de latence entre deux lectures sont minimiss, d'o un fonctionnement de l'ordre de 50 MHz , contre 25 MHz pour de la DRAM 70 ns en FPM. Non contente de s'adapter la frquence externe d'un processeur comme le Pentium/100, voire le Pentium/133 en mode burst, la mmoire EDO n'engendre qu'un surcot limit 5 %. Compatible avec la DRAM classique, elle exige toutefois une carte mre spcifique pour tourner pleine vitesse.

Cycle de lecture de la mmoire EDO

La RAM EDO permet la rduction de la dure des cycles de mmoire en condensant la temporisation des CAS pour obtenir plus de donnes en sortie d'une squence d'accs. En cycle d'horloge cela se reprsente par 5-2-2-2. Des augmentations de performances des ordinateurs de l'ordre de 15% sont possibles par rapport la mmoire FPM DRAM. Le dbit maximum de la mmoire EDO DRAM se situe aux alentours de 264 Mo/s. Toutefois, face la popularit grandissante de la mmoire SDRAM ce type de mmoire devrait dbuter son cycle de dsutude vers la fin 1998.

4.3 Mmoire BEDO.

La RAM BEDO (Burst Extended Data Out) est une volution de la RAM EDO il s'agit d'une variante de l'EDO ou les lectures et les critures sont effectues en mode rafale. Le secret rside dans le mode Burst que l'on arrive faire supporter ces composants. On n'adresse plus chaque unit de mmoire individuellement lorsqu'il faut y lire ou y crire des donnes. On se contente de transmettre l'adresse de dpart du processus de lecture/criture et la longueur du bloc de donnes ( Burst ). Ce procd permet de gagner beaucoup de temps, notamment avec les grands paquets de donnes tels qu'on en manipule avec les applications modernes. La RAM BEDO permet d'acclrer les accs en mmoire de 50 % 100 % pour atteindre 66 MHz. Cela suffit pour obtenir un accs sans Wait States sur tous les systmes Pentium existant l'heure actuelle et

ceci pour des frais de fabrication peine plus levs que pour la classique DRAM. Comme pour la "simple" RAM EDO, il faut aussi, pour la RAM BEDO, que la carte mre soit adapte la technologie en question, c'est--dire qu'elle comporte un jeu de puces et un BIOS qui soient capables de supporter ce type de mmoire. La RAM BEDO ne fonctionne pas sur les anciennes cartes mres, pas mme sur celles qui comportent un support pour la RAM EDO ! Malheureusement cette mmoire n'tait supporte que par peu de chipsets, et posait des problmes avec les bus cadencs plus de 66 MHz, d'ou une disparition trs rapide du march. L'accs le plus rapide de la BEDO est 5-1-1-1 66MHz.

4.4 Mmoire SDRAM.

La Synchronuous Dynamic Random Access Memory est galement une volution de la classique DRAM. Contrairement la RAM BEDO, on a choisi ici un procd trs complexe pour accder plus rapidement aux contenus de la mmoire. La SDRAM se compose en interne de deux bancs de mmoire et des donnes peuvent tre lues alternativement sur l'un puis sur l'autre de ces bancs grce un procd d'entrelacement spcial. Le protocole d'attente devient donc tout fait inutile. La SDRAM peut tre cadence la mme vitesse que le processeur, la deuxime gnration de ces composants pouvant atteindre des frquences jusqu' 160 MHz. On peut ainsi synchroniser les entres/sorties avec l'horloge systme, ce qui acclre considrablement les changes. La SDRAM matrise en outre le mode Pipelined Burst qui apporte un gain de vitesse supplmentaire, comme pour la RAM BEDO. La SDRAM n'est disponible qu'en modules DIMM. Il faut donc des emplacements spciaux sur la carte mre et, comme pour la RAM EDO et BEDO, un jeu de puces et un BIOS adapts. C'est la seule RAM actuelle a supporter un bus de 100 MHz ! Enfin du moins thoriquement, c'est ce qui tait prvu. En fait les SDRAM 10 ns taient prvues pour passer cette frquence, mais dans la pratique cela ne sera vrai que pour les SDRAM 10 ns de trs bonne qualit. Logiquement les SDRAM supportant cette frquence a coup sur ont des temps d'accs de 8ns ... La vitesse de la SDRAM se mesure normalement en MHz, alors que l'EDO se mesure en ns ( nano seconde ). Si les SDRAM sont spcifies 10 ou 12 ns, ces vitesses ne sont pas comparables aux 60ns de l'EDO. Les 10 ns de la SDRAM correspondent seulement une partie du cycle entres/sorties mmoire, alors que les 60 ns de l'EDO correspondent un cycle diffrent. Sachez enfin que le changement de mmoire de l'EDO la SDRAM n'apporte qu'un gain minime sur les performances gnrales de la machine (1 2%). L'accs le plus rapide de la SDRAM est 5-1-1-1 66MHz. Elle est donc synchrone avec l'horloge systme pour la lecture/criture des 3 dernires donnes. La bande passante maximale est de 524 Mo/s 66 Mhz puis 800 Mo/s 100 Mhz et 1064 Mo/s en 133 Mhz.

4.5 Mmoire DDR SDRAM, QBM et DDR-II SDRAM

La DDR RAM peut tre cadence entre 100 Mhz et 200 Mhz. C'est une autre variante de la mmoire SDRAM. On utilise souvent pour la dnomer le terme de PCxxxx ou xxxx correspond, en million d'octect, la valeur arrondie du taux de transfert thorique.

Type PC1600 PC2100 PC2700 PC3000 PC3200 PC3500 PC3700 PC4000

Appellation DDR200 DDR266 DDR333 DDR360 DDR400 DDR433 DDR466 DDR500

Frquence du bus mmoire 100 Mhz 133 Mhz 166 Mhz 180 Mhz 200 Mhz 216 Mhz 233 Mhz 250 Mhz

Taux de transfert en Mo 1600 2133 2666 2880 3200 3500 3700 4000

La diffrence principale entre la SDRAM et la DDR SDRAM est que la DDR SDRAM a la capacit d'utiliser le front montant et descendant du signal (horloge) pour transfrer les donnes ce qui a pour consquence de doubler ses performances de transfert de donnes. Cela veux dire que pour 1 cycle d'horloge on peut transfrer 2 groupes de mots. C'est dire que cette mmoire fonctionne comme une mmoire de type SDRAM qui serait cadence entre 200 Mhz et 500 Mhz. Alors que le FSB (frquence du bus processeur) une frquence qui varie de 100 250 Mhz. Le taux de transfert maximum de la DDR SDRAM est de 4 Go/s avec un FSB de 250 Mhz.

Mmoire DDR RAM Une nouvelle version de la DDR RAM sortira dbut 2003. Il s'agit de la DDR-II RAM 400 conforme aux spcififications JTAG 1149.1. Des versions 700 Mbits/s et 1 Gb/s sont sorties en 2002 pour les cartes graphique de NVdia au format 165 FBGA (11*15). La principale amlioration par rapport la DDR Ram est l'optimisation du controleur logic qui permet de grer le flux des entre/sorties. Cela permet, entre autre, d'augmenter la frquence. La tension passe de 2,5V pour la DDR-RAM 1,8V pour la DDR-II RAM. Le circuit de control des opration d'entres/sorties ( Burst Logic ) passe de 4 bits 2 bits, ce qui permet d'augmenter la bande passante ( Voir les DataSheets du K7H163654A et K7I323682M de Samsung). Kentron Technology est un des 1er fabricant de barrettes QBM = Quad Band Memory. Il s'agit d'une autre faon de grer de la mmoire DDR. Le module mmoire fonctionne en 128-bit. Pour cela il utilise, de faon alternative, deux canaux de 64-bit. On peut ainsi et avec une seule et unique barrette doubler la bande passante mmoire disponible. Contrairement au systme d'IBM qui prvois d'utiliser 2 barttes de DDR Ram. Le taux de transfert des barrettes QBM533, bases sur des modules DDR266, sera de 4.2Go/sec. Alors que celui des barrettes QBM800, bases sur des modules DDR400, sera de 6.4Go/sec en mode simple canal et de 12,8Go/s en mode "dual canal".

Mmoire QBM RAM

4.6 Mmoire QDR SDRAM et QDR-II SDRAM

La mmoire QDR RAM - Quad Data Rate RAM permettra d'avoir des dbits dpassant les 10 Gb/s. Cette mmoire est trs similaire la DDR SDRAM. Mais sa particularit est de permettre de lire et d'crire simultanment dans le composant mmoire. Suivant les modles, on peut lire ou crire 2 mots en un cycle d'horloge (2-word burst) ou 4 mots en 2 cycles d'horloge (4-word burst). Attention, en temps normal, entre chaque lecture/criture il y a plusieurs cycles qui sont utiliss, entre autre, pour la synchronisation. C'est pour cela que 4 mots en 2 cycles ne fait pas 2 fois 2 mots en un cycle d'horloge. On peut donc avec la QDR transferer aux maximum 8 mots ( 4 lectures + 4 critures ). En mode 2-word burst les frquences sont de 167 et 200 Mhz. En mode 4-word burst les frquences sont de 200 et 233 Mhz. La diffrence entre QDR SDRAM et la QDR-II SDRAM, prvus pour 2004, est essentiellement due une modification du circuit permettant de grer la frquence, qui devrait aller de 400 Mhz 1,5 Ghz.

Mmoire QDR RAM

4.7 Mmoire Rambus DRAM (RDRAM) et SLDRAM.

La SLDRAM ( Synchronous-Link DRAM ) correspond au premier concept de mmoire srie. Elle est cadence entre 200 Mhz et 800 Mhz. Cette mmoire est en fait une version quivalente de la RamBus. Initialement dfinit par le Consortium Synclink, cette version a totalement t supplente par la RamBus. La RDRAM est un concept entirement nouveau qui utilise une nouvelle architecture de module de mmoire possdant beaucoup moins de broches. Ses principales caractristiques sont :

une vitesse trs leve de 400 Mhz, 800 Mhz et 1066 Mhz. une architecture synchrone l'utilisation de la monte et de la descente des cycles d'horloge ( 800 Mhz ou 1066 Mhz pour les donnes ).

Puisque chacun des aspects de sa structure interne comme la longueur des conducteurs, la capacit (F) des inter-broches, l'oscillation de la tension ont t rigoureusement redfinis, ce type de mmoire peut offrir des rendements trs levs. Une simple barrette de mmoire RAMBUS fourni des performances

environ 3 fois suprieurse aux modules de mmoire de SDRAM de 64-bits 100mhz. En fait il s'agit de bloc mmoire de 16 ou 18 bits monts en sries avec une frquence de 800 Mhz ce qui donne un taux de transfert de 1,6 Go/s et de 2,132 Go/s avec une frquence de 1066 Mhz. Par exemple un systme un seul canal de cette mmoire peut atteindre jusqu' 1,6 Go/s de taux de transfert. L'avantage principal avec la Rambus est que des contrleurs peuvent tre conus pour utiliser 2 ou mme 4 canaux en parallle. Un systme 2 canaux atteindra 3,2 Go/s tandis qu'un systme 4 canaux pourra aller aussi haut que 6,4 Go/s !

Bus mmoire conventionnel

Bus srie RamBus

Contrleur avec un canal = 1,6 Go/s

Il s'agit d'une barette de 64 bits constitue de 4 composants mmoires de 16 bits montes en srie. On a donc un bus de 16 bits cadenc 800 Mhz. ( ( 800 000 000 * 16 ) / 8 bits ) / ( 1024 * 1024 ) = 1,6 Go/s Contrleur avec deux canaux = 3,2 Go/s

Contrleur avec quatre canaux = 6,4 Go/s

Il s'agit d'une barette de 64 bits constitue de 16 composants mmoires de 4 bits montes en parrallles.

Les barrettes RDRAM peuvent tre chans sur une bus.

4.8 Mmoire Auto-correctrice ECC et AECC.

La mmoire ECC ( Error Correcting Code ) est une mmoire qui peut dtecter 4 erreurs et corriger une erreur sans arrter le systme. Alors que la mmoire AECC ( Advanced Error Correcting Code ) est une mmoire qui peut dtecter 4 erreurs et corriger 4 erreurs sans arrter le systme. On donc une augmentation du niveau de scurit, la contre partie de ce gain de scurit est une consommation plus importante des ressources systme pour enregistrer les donnes. Ce qui dgrade lgrement les performances du systme.

5. Taux de transfert thorique des diffrents types de mmoires

En ce qui concerne le bus mmoire il fonctionne la mme frquence que le bus processeur sauf pour la RAMBUS.
Mem RamBus 4 canaux PC800 Mem RamBus 4 canaux PC1066

Me m EDO Largeur du bus de donnes en bit Frquence du bus en Mhz Taux de transfert en Mo/s Taux de transfert en MB/s

Mem SDRAM

Mem SDRAM PC100

Mem SDRAM PC133

Mem DDR SDRAM PC1600

Mem DDR SDRAM PC2100

Mem DDR SDRAM PC2700

Mem DDR SDRAM PC4000

Mem QDR SDRAM

Mem RamBus 1 canal PC800

32

64

64

64

64

64

64

64

2x64

16

16

16

66

66

100

133

100

133

166

250

1500

800

800

1066

266, 66 254, 31

533,33

800

1064

1600

2133

2666

4000

24000*

1600

6400

8528

508,62

762.93

1017.25

1525.87

2034.50

2543.13

3814.69

22888*

1525.87

6103.51

8132.93

* = Il s'agit d'une valeur maximal thorique bas sur l'utilisation simultan de lecture et d'criture. Le taux en lecture seule donnerais 11,444 Go/s. 1 MB = Mega Byte = Mega Octects = Mo ( Informatique ). Taux = (Largeur du bus de donnes en bit X Frquence du bus en Hertz ) / ( 8 * 1024 * 1024 )

1 Mo (Marqueting ) = 1 Million d'octects. Taux = (Largeur du bus de donnes en bit X Frquence du bus en Mhz ) / 8 Exemple pour l'EDO : Taux = (32 X 66 666 666)/( 8 * 1024 * 1024 )= 254,31 MB/s. Attention, quand on dit 66Mhz la valeur exacte est en fait 66,666666Mhz mme chose pour 133Mhz => 133,333333 Mz. Pour les mmoires DDR quand on parle de DDR333=PC2700 cela signifie que l'on utilise une frquence de bus 166 Mhz. Comme la DDR utilise le front montant et decendant du signal, cela signifie qu'elle fonctionne comme une mmoire SDRAM cadence 333 Mhz. Mme chose pour la DDR500=PC4000.

6. Liens utiles.
Il existe des utilitaires permettant de tester la mmoire. Vous avez par exemple : Utilitaires L'utilitaire C't CM v1.7 L'utilitaire c't-Ramtest v5.1 DataSheet des mmoire DDR-II SDRAM Spcification de la QDR-II RAM et DDR-II RAM Spcification de la QBM RAM Cypress IDT Micron NEC Hitachi Kingston Le JEDEC - Organisme de normalisation des composants mmoires Kentron Technology Adresse ctcm1.7a.zip ctramtst.zip samsungelectronics.com http://www.qdrsram.com/ http://www.quadbandmemory.com/ www.cypress.com www.idt.com www.micron.com www.nec-global.com global.hitachi.com http://www.kingston.com/tools/umg/defa ult.asp http://www.jedex.org/ http://www.kentrontech.com/Kentron_Pr oducts/QBM.htm