Treinamento Tecnico TFT LCD GH15 e GH17 (151N, 171N)

Treinamento Tcnico Monitores TFT -LCD
Suporte Tcnico DIGITAL
Novembro 2003
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confidencial
Existem alguns parmetros que definem a qualidade de vdeo do monitor:

tela em que a cor e brilho podem ser encontrados.
1- Pixels - o menor elemento da imagem. Sendo assim, a menor rea da 2- Resoluo de tela - o elemento que define a nitidez da imagem em
uma tela e isso ocorre em funo do nmero de Pixels.
3- Resoluo do caractere - Em um determinado modo de texto, um
caractere apresentado. Isso significa que feita a ILUMINAO de DETERMINADOS pixels dentro da rea desse caractere.
4- Razo da Imagem - Relao entre Largura e Altura. Modo mais utilizado 4:3 5- Varredura Vertical
Varredura Horizontal
Exemplo: Padro VESA 1024 x 768 - 65 Mhz faixa de vdeo Fh = 48.363 Khz Fv = 60.004 Hz
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confidencial
Contedo Treinamento
Painel LCD Princpio do Monitor LCD Blocos Gerais Descrio dos Circuitos Solues de Problemas Prtica Manuteno
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Painel de LCD
Estrutura do painel de LCD Princpio do caminho da luz Tipo de painel de LCD Caractersticas de cada tipo de LCD
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ESTRUTURA do pixel de LCD de TFT

Iluminao de fundo Filtro de polarizao Substrato de vidro Eletrodos transparentes Camada de alinhamento Cristais lquidos Filtro de cor Espaador
1.Filtro de polarizao: Esse componente controla a luz que entra e que sai. 2. Substrato de vidro: Esse componente interrompe a filtragem da eletricidade proveniente dos eletrodos 3. Eletrodos transparentes: Esses eletrodos ativam o LCD. usado um material altamente transparente que no interfere com a qualidade da integridade da imagem. 4. Camada de alinhamento: usado um filme para alinhar as molculas em uma direo fixa. 5. Cristais lquidos 6. Espaador: Mantm um espao uniforme entre as placas de vidro. 7. Filtro de cor: A cor expressa atravs do uso de filtros R, G e B. 8. Iluminao de fundo: O display iluminado por trs para tornar a tela mais brilhante. Em alguns tipos de LCDs monocromticos usado um espelho no lugar da iluminao de fundo, de modo que possvel ver o display com a luz ambiente.5
confidencial
(Clula Nemtica Torcida Convencional)
A LUZ PASSA ATRAVS
LUZ
A LUZ BLOQUEADA
FILME POLORIZADOR
SUBSTRATO DE VIDRO (LENTES)
DIREO DE ATRITO PERPENDICULAR
ELETRODO TRANSPARENTE (ITO)
MOLCULA DE CRISTAL LQUIDO
DIRECO DE ATRITO DIRECO DE ATRITO SUBSTRATO DE VIDRO (LENTES) FILME POLARIZADOR/ ANALIZADOR
A TENSO ATRAVS DO CRISTAL LQUIDO ESTA DESLIGADA

NOTA: Esta configurao de clula tem a mais alta capacidade de transmisso de luz. O modo normal ocorre quando nenhum tenso for aplicada. O modo normal branco.
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A TENSO ATRAVS DO CRISTAL LQUIDO ESTA LIGADA
Os princpios do caminho da luz (1)

Princpio do obturador de cristal lquido
Molcula de cristal lquido torcida em 90
Oscilao tica (H) Oscilao tica (V)
A luz pode ser dividida em dois componentes de oscilao V e H:

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Os princpios do caminho da luz (2)

Quando dois filtros de polarizao forem dispostos ao longo dos eixos de polarizao perpendicular, a luz que entra por cima redirecionada em 90 ao longo da disposio em hlice das molculas de cristal lquido, de modo que ela passa atravs do filtro inferior. Quando for aplicada tenso, as molculas de cristal lquido alinham-se fora do seu padro de hlice e param de redirecionar o ngulo da luz, impedindo dessa maneira que a luz passe atravs do filtro inferior.
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Operao de diferentes tecnologias de clulas
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CE
A tecnologia CE permite que o cristal lquido permanea em nvel com a clula (no perpendicular) quando um campo eltrico for aplicado entre os eletrodos Em uma clula CE, os dois eletrodos encontram-se no mesmo plano Isso aumenta efetivamente o ngulo de viso para 140 na horizontal e na vertical e a deteriorao da cor reduzida
Tenso ligada
Tenso desligada
Nota: O modo normal preto
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PVA e MVA
A tecnologia mais recente disponvel em clula de cristal lquido
MVA - Multiple domains Vertical Alignment (Alinhamento vertical de mltiplos domnios)
PVA - Patterned multiple domains Vertical Alignment (Alinhamento vertical de mltiplos domnios padronizados)
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ngulo de visualizao Bom

Hor. +/- 60 Acima 45 Abaixo 55
Contraste
Capacidade de transmisso Melhor

Modo branco normal
Tempo de resposta
Bom
Bom
Total 50 ms
Melhor
Hor./Ver. 170
Bom
Bom
Modo preto normal
Melhor/
Total 29 ms
Melhor
Hor./Ver. 160
Melhor
Bom
Modo preto normal
Melhor/
Total 27 ms
Melhor
Hor./Ver. 170
Melhor
Melhor
Modo preto normal
Melhor/
Total <25 ms
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Desmontagem (GH 15)
1) Desparafusar este dois pontos
2)
Abrir gabinete traseiro e Desparafusar este 4 pontos
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Desmontagem (GH 17)
1)
Desparafusar este 4 pontos ,como feito no GH 15.
2)
Desparafusar este 7 pontos para retirar as PCIs da blindagem.
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Principais ICs do modelo GH

GH 15 ADC SCALER MCU LVDS gmZAN1 (One chip) 3P863A DS90C385 DS90C385 GH 17 ADE3000SX (One chip)
SMPS (GH CHASSIS)
12V_INV 12V 3.3V 5V CONTROL
INVERSOR Regulador 5v MCU ,ICs Painel , conversor _
INVERSOR Regulador 5v MCU, ICs
Painel
MCU envia este sinal para desligar
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Diagrama de Blocos
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Diagrama de Fiao
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gmZAN1
Circuito Integrado do Monitor de Tela Plana GH 15
O dispositivo gmZAN1 utiliza a terceira gerao da tecnologia Advanced Image Magnification (Ampliao Avanada de Imagem), patenteada pela Gnesis, bem como um comprovado ADC/PLL integrado para proporcionar uma excelente qualidade de imagem em uma soluo de monitor de Cristal Lquido (LCD) SVGA / XGA de baixo custo. Como substituto de pinagem compatvel para o Gnesis gmB120*, o gmZAN1 incorpora todas funes do gmB120, alm de vrias funes melhoradas, tais como correo de gama em 10 bits, filtro para Melhoria de Contraste por Adaptao (Adaptive Contrast Enhancement - ACE), Sincronismo em Verde (Sync On Green - SOG) e OSD melhorado.
Caractersticas
ADC triplo de 8 bits e 135 MHz, PLL e pr amplificador totalmente integrado. Algoritmo de ampliao do gmZ2, com nova Melhoria de Contraste por Adaptao (Adaptive Contrast Enhancement ACE).
Dispositivo OSD programvel, no chip.

PLLs integrados. Correo de gama programvel em 10 bits. Interface hospedeira com 1 ou 4 bits de dados. Pinagem compatvel com o gmB120.
Interface Analgica Integrada

Ampliao Avanada de Alta Qualidade

ADC triplo de 8 bits integrado. Taxas de amostragem de at 135 MHz. No h necessidade de componentes adicionais. So suportados todos os nveis de cores at 24 bits/pixel.
Zoom totalmente programvel. Zoom vertical e horizontal independentes. Algoritmo de ampliao melhorado e adaptado para qualidade tima da imagem. Modo Recuperao / Modo Nativo
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Formato Entrada
RGB analgico at XGA 85 Hz. Suporte para Sincronismo em Verde (SOG) Suporte para modos de sincronismo compostos.
gmZAN1
Formato Sada.
Suporte para painis de 8 ou 6 bits (espalhamento de muito alta qualidade). Formato de sada em um ou dois pixels.
Gerador de Clock de Alta Velocidade Incorporado.
Parmetros de tempo totalmente programvel. PLLs no chip geram clocks para o ADC no chip e clock de pixel, a partir de um nico oscilador de referncia.
Auto Configurao / Auto Deteco.

Posicionamento de fase e de imagem. Deteco de formato de entrada.
Modos de operao.

Display Integrado na Tela.

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Modo bypass sem filtro. Vrios modos de zoom: com filtro. com filtro adaptador (ACE).
Caractere RAM e ROM no chip para melhor customizao. Suporte a OSD externo para maior flexibilidade. Suporte a fontes paisagem e retrato. Vrias outras funes de fonte, incluindo: fontes piscando, fontes superpostas e fontes transparentes.
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Diagrama de Pinagem do gmZAN1
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Descrio da Pinagem
A menos que disposto de forma diferente, os pinos de entrada devero ser aterrados e os pinos no utilizados devero ser deixados abertos.
Conversor Analgico Digital

Pin o 77 Nome Entrada / Sada Corrente de Acionamento (@10pF) Descrio
ADC_VDD2
Fonte de alimentao digital para codificao lgica ADC. Deve ser bypassado com um capacitor de 0,1 uF para o pino 78 (ADC_GND2). GND digital para codificao lgica ADC. Deve ser conectado diretamente ao plano de terra do sistema digital. Fonte de alimentao digital para o circuito de clock ADC. Deve ser bypassado com um capacitor de 0,1 uF para o pino 80 (ACD_GND1). Fonte de alimentao digital para o circuito de clock ADC. Deve ser conectado diretamente ao plano de terra do sistema digital. Pino dedicado para o anel guarda do substrato, que protege o sistema de referncia ADC. Deve ser conectado diretamente ao plano de terra do sistema analgico. Terra analgico para os blocos analgicos ADC que so compartilhados pelos trs canais. Inclui referncia de intervalo de banda (bandgap), tenso de referncia principal e ajuste da escala plena. Deve ser conectado diretamente ao plano de terra do sistema analgico. Fonte de alimentao analgica para os blocos analgicos ADC que so compartilhados pelos trs canais. Inclui referncia de bandgap, tenso de referncia principal e ajuste da escala plena. Deve ser bypassado com um capacitor de 0,1 uF para o pino 82 (ADC_GNDA).
78
ADC_GND2
79
ADC_VDD1
80
ADC_GND1
81
SUB_GNDA
82
ADC_GNDA
84
ADC_VDDA
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confidencial

83 Reservado Exclusivamente para testes internos. No conectar.
85
ADC_BGNDA
Terra analgico para o canal azul. Deve ser conectado diretamente ao plano de terra do sistema analgico. Fonte de alimentao analgica para o canal azul. Deve ser bypassado com um capacitor de 0,1 uF para o pino 85 (BGNDA). In Entrada negativa analgica para o canal Azul.
88
ADC_BVDDA
86
BLUE-
87
BLUE+
In
Entrada positiva analgica para o canal Azul.
89
ADC_GGNDA
Terra analgico para o canal Verde. Deve ser conectado diretamente ao plano de terra do sistema analgico. Fonte de alimentao analgica para o canal verde. Deve ser bypassado com um capacitor de 0,1 uF para o pino 89 (ADC_GGNDA). In Entrada negativa analgica para o canal Verde.
92
ADC_GVDDA
90
GREEN-
91
GREEN+
In
Entrada positiva analgica para o canal Verde.
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confidencial

93 ADC)RGND A ADC_RVDD A REDIn Terra analgico para o canal Vermelho. Deve ser conectado diretamente ao plano de terra do sistema analgico. Fonte de alimentao analgica para o canal Vermelho. Deve ser bypassado com um capacitor de [1]0,1 uF para o pino 93 (ADC_RGNDA). Entrada negativa analgica para o canal Vermelho.
96
94
95
RED+
In
Entrada positiva analgica para o canal Vermelho.
Interface do Hospedeiro (Host Interface - HIF) / Display Externo na Tela

98 HFS in Sincronismo da estrutura de entrada do hospedeiro. Estrutura o pacote no canal serial.
103
HCLK
in
Sinal de entrada do clock para a comunicao serial de 3 fios.
99 100
HDATA RESETn
in/out in
4 mA
Sinal de dados para a comunicao serial de 3 fios. Quando baixado, resseta o chip gmZAN1 para um estado conhecido.
23
confidencial

101 115 116 117 118 IRQ OSD-HREF OSD-VREF OSD-Clk OSD-Data0 out out out out in 4 mA 4 mA 4 mA 8 mA Interrompe a sada da requisio. Sada HSYNC para um chip controlador OSD externo. Sada VSYNC para um chip controlador OSD externo. Sada de Clock para um chip controlador OSD externo. Entrada de dados 0 para um controlador OSD externo.
119
OSD-Data1
in
Entrada de dados 1 para um controlador OSD externo.
120
OSD-Data2
in
121
OSD-Data3
in
122
OSD-FSW
in
Habilita uma janela externa de display OSD. Quando baixado, mostra dados de um controlador externo OSD. 8 mA 8 mA 8 mA Barramento 11 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0] Barramento 10 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0] Barramento 9 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Tambm usado como HDATA3 , na configurao de interface de hospedeiro com 4 bits.
123 124 102
MFB11 MFB10 MFB9
in/out in/out in/out
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confidencial

104 MFB8 in/out 8 mA Barramento 8 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Tambm usado como HDATA2 , na configurao de interface de hospedeiro com 4 bits. Barramento 7 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0].Tambm usado como HDATA1 , na configurao de interface de hospedeiro com 4 bits. Barramento 6 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Colocado internamente na posio levantada. Quando colocado externamente na posio baixada (amostragem quando ressetado), a interface do hospedeiro configurada para amplitude de 4 bits. Nesta configurao, o MFB9:7 usado como HDATA3:1. Barramento 5 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Colocado internamente na posio levantada. Quando baixado externamente (amostragem quando ressetado) o chip usa um cristal ressonador externo entre os pinos 141 e 142, ao invs de um oscilador. Barramento 4 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0] Barramento 3 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Barramento 2 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]. Barramento 1 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0] Barramento 0 multi-funcional. Um dos onze sinais multi-funcionais MFB [11:0]
105
MFB7
in/out
8 mA
106
MFB6
in/out
8 mA
107
MFB5
in/out
8 mA
109 110 111 112 113
MFB4 MFB3 MFB2 MFB1 MFB0
in/out in/out in/out in/out in/out
8 mA 8 mA 8 mA 8 mA 8 mA
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Recuperao do Clock / Converso da Base de Tempo

Pino 125 Nome DVDD Entrada / Sada Drive de Corrente (@10pF) Descrio Fonte de alimentao digital para o DSS (direct digital synthesizer - sintetizador digital direto)de destino. Deve ser bypassado para o plano de terra digital com um capacitor de 0,1 uF. Terra analgico para o DSS DAC de destino. Deve ser conectado diretamente ao plano de terra do sistema analgico Fonte de alimentao analgica para o DDS DAC de destino. Deve ser bypassado com um capacitor de 0,1 uF para o pino 127 (DAC DGNDA). Fonte de alimentao analgica para o DDS PLL de destino. Deve ser bypassado com um capacitor de [1]0,1 uF para o pino 131 (PLL_DGNDA). Exclusivamente para testes internos. No conectar.
127
DAC_DGN DA DAC_DVD DA PLL_DVD DA Reservado
128
129
130
131
PLL_DGN DA SUB_DGN DA SUB_SGN DA PLL_SGN DA
Terra analgico para o DSS PLL de destino. Deve ser conectado diretamente ao plano de terra do sistema analgico. Pino dedicado para o anel guarda do substrato, que protege o DSS de destino. Deve ser conectado diretamente ao plano de terra do sistema analgico. Pino dedicado para o anel guarda do substrato, que protege o DSS fonte. Deve ser conectado diretamente ao plano de terra do sistema analgico. Terra analgico para o DSS PLL fonte. Deve ser conectado diretamente ao terra do sistema analgico.
132
133
134
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confidencial

135 Reservad o PLL_SV DDA DAC_SV DDA DAC_SG NDA SVDD Exclusivamente para testes internos. No conectar.
136
Fonte de alimentao analgica para o DDS PLL fonte. Deve ser bypassado com um capacitor de [1]0,1 uF para o pino 134 (PLL_SGNDA). Fonte de alimentao analgica para o DDS DAC fonte. Deve ser bypassado com um capacitor de [2]0,1 uF para o pino 138 (DAC_SGNDA). Terra analgico para o DDS DAC fonte. Deve ser conectado diretamente ao terra do sistema analgico. Fonte de alimentao digital para o DDS fonte. Deve ser bypassado com um capacitor de [3]0,1 uF para o plano de terra digital In Entrada do clock de referncia (TCLK), do oscilador de cristal de 50 MHz. No caso de utilizao de um oscilador externo, deixar este pino flutuante. No caso de utilizao de cristal externo, conectar o cristal entre o TCLK (141) e o XTAL (142). Ver MFB5 (pino 107). Fonte de alimentao analgica para o DDS PLL de referncia. Deve ser bypassado com um capacitor de [4]0,1 uF para o pino 144 (PLL_RGNDA).
137
138
139
141
TCLK
142
XTAL
Out
143
PLL_RV DDA
27
confidencial
144
PLL_RGN DA Reservado
Terra analgico para o DDS PLL de referncia. Deve ser conectado diretamente ao plano de terra do sistema analgico. Exclusivamente para testes internos. No conectar.
145
146
SUB_RGN DA VSYNC In
Pino dedicado para o anel guarda do substrato, que protege o DDS de referncia. Deve ser conectado diretamente ao plano de terra do sistema analgico. Entrada de sincronismo vertical do CRT. Entrada do disparador do TTL Schmitt. Fonte de alimentao digital para a entrada de sincronismo do CRT.
148
149
SYN_VDD
150
HSYNC/ CSYNC
In
Entrada de CRT Hsync ou do sincronismo composto do CRT. Entrada do disparador do TTL Schmitt.
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confidencial
Pinos de Teste
Pino Nome Entrada / Sada In Drive de Corrente (@10pF) Descrio 2pxl/clk 8-bit
2pxl/clk 6-bit
1pxl/clk 8-bit
1pxl/clk 6-bit
TFT
PSCAN
Habilita o teste automtico do conjunto do PCB. Quando esta entrada est levantada, iniciado o modo de teste automtico do conjunto PCB. Um resistor interno de baixar aciona esta entrada baixa para operao normal Entrada de varredura 1, usada para teste automtico do conjunto PCB.
155
SCAN_IN1
In
157
SCAN_IN2
In
Entrada de varredura 2, usada para teste automtico do conjunto PCB.
159
SCAN_OUT 1 SCAN_OUT 2 Reservado
Out
Sada de varredura 1, usada para teste automtico do conjunto PCB.
160
Out
Sada de varredura 2, usada para teste automtico do conjunto PCB.
153
154
Reservado
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confidencial
Diagrama de Blocos no Nvel do Sistema
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confidencial
1. Modos de Operao O Clock Fonte (tambm chamado SCLK neste documento) e o Clock da Tela so definidos conforme adiante: O Clock Fonte o clock de amostragem regenerado a partir dos tempos de entrada de Hsync (chamado de recuperao de clock) pelo SCLK DDS (direct digital synthesis - sntese digital direta) e pelo PLL. O Clock da Tela o clock de tempos para dados da tela, taxa de um pixel por clock. Para o formato de dados de tela com pixel duplo, o PCLK real para a tela pode ser a metade desta freqncia. Quando esta freqncia diferente da freqncia do clock fonte, o clock da tela gerado pelo DDS / PLL do Clock de Destino (ou DCLK). H seis modos de display: Nativo, DCLK Lento, Zoom, Diminuio, Independente de Fonte e Independente de Destino. Cada modo exclusivo em termos de: Resoluo de entrada de vdeo versus resoluo de tela. Relao freqncia do clock fonte / freqncia do clock de tela. Relao freqncia de Hsync / freqncia de Hsync de tela. Fonte de dados (RGB analgico, cor de fundo da tela, gerador de padro no chip).
1.1 Nativo Freqncia do Clock de Tela = Freqncia do Clock da Fonte Freqncia Hsync da Tela = Freqncia Hsync de Entrada Freqncia Vsync da Tela = Freqncia Vsync de Entrada Este modo usado quando a resoluo da entrada igual resoluo da tela e a freqncia do clock dos dados de entrada est dentro da especificao da freqncia do clock de tela para a tela que est sendo usada.
31
confidencial
1.2 DCLK Lento Freqncia do Clock de Tela < Freqncia do Clock da Fonte Freqncia Hsync da Tela = Freqncia Hsync de Entrada Freqncia Vsync da Tela = Freqncia Vsync de Entrada Este modo usado quando a resoluo da entrada igual resoluo da tela, mas a freqncia do clock dos dados de entrada superior da especificao da freqncia do clock de tela para a tela que est sendo usada. O clock de tela diminudo para o Clock Fonte e os buffers internos de dados so usados para informar os tempos dos dados de entrada, utilizando o tempo de limpeza de CRT grande para ampliar o tempo de apresentao horizontal da tela. 1.3 Zoom Freqncia do Clock de Tela > Freqncia do Clock da Fonte Freqncia Hsync da Tela > Freqncia Hsync de Entrada Freqncia Vsync da Tela = Freqncia Vsync de Entrada Este modo usado quando a resoluo da entrada menor que a resoluo da tela. Nesse caso, o clock dos dados de entrada vinculado ao clock de tela, que est em uma freqncia maior. Os dados de entrada so transformados para a resoluo da tela. .
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confidencial
1.4 Diminuio Freqncia do Clock de Tela < Freqncia do Clock da Fonte Freqncia Hsync da Tela < Freqncia Hsync de Entrada Freqncia Vsync da Tela = Freqncia Vsync de Entrada Este modo usado quando a resoluo da entrada maior que a resoluo da tela, para permitir visualizao suficiente para que o usurio mude para uma resoluo suportada. O clock de entrada opera em uma freqncia inferior taxa de pixels de entrada (sub-amostragem horizontal) e o filtro de diminuio utilizado para diminuir as linhas de entrada. Neste modo, a diminuio por meio de zoom dever ser desativada 1.5 Destino Independente Clock de Tela = DCLK em enlace aberto (no intertravado). Freqncia Hsync de tela = Freqncia DCLK / (Valor total do registro H de destino) Freqncia Vsync de tela = Freqncia DCLK / (Valor total do registro H de destino x Valor total do registro V de destino Este modo usado quando a entrada est sendo alterada ou no est disponvel. O OSD ainda poder ser usado como em todos os demais modos de display, e so produzidos sinais estveis para os tempos de tela. Este modo poder ser ativado automaticamente quando o gmZAN1 detectar alteraes nos tempos de entrada, que possam provocar a operao da tela fora das especificaes. 1.6 Fonte Independente Clock de Tela = DCLK em enlace aberto (no intertravado com o Hsync de entrada). Freqncia Hsync de tela = Freqncia SCLK / (Valor total do registro H da fonte) Freqncia Vsync de tela = Freqncia SCLK / (Valor total do registro H de destino x Valor total do registro V de destino) Este modo usado para mostrar os dados do gerador de padres. Este modo pode ser til para testar uma tela de LCD na linha de montagem (calibragem da temperatura de cor, etc.).
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confidencial
Arquitetura Geral
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confidencial
2. Circuito de Recuperao do Clock

O gmZAN1 possui um circuito interno para recuperao do clock. Esse circuito consiste de um sintetizador digital de clock e de um PLL analgico. O circuito de recuperao de clock gera o clock usado para a amostragem dos analgicos de RGB (SCLK ou clock fonte). Esse circuito intertravado com o HSYNC do sinal de entrada de vdeo. O RCLK gerado a partir da entrada de TCLK e usado como um clock de referncia. O circuito de recuperao do clock ajusta a periodicidade do SCLK de modo que o pulso de feedback gerado a cada perodo SCLK, multiplicado pelo valor total da Fonte Horizontal (conforme programado nos registradores) intertravado ao ponto de elevao da entrada de Hsync. Mesmo que a freqncia inicial SCLK e a freqncia final SCLK tenham diferenas de at 60 MHz, possvel o intertravamento em menos de 1 ms, na faixa de tenso / temperatura de operao. A freqncia SCLK (1/SCLK) pode ser ajustada na faixa de 10 a 135 MHz. Utilizando a tecnologia de sntese digital direta (direct digital synthesis - DDS), o circuito de recuperao de clock pode gerar qualquer freqncia de clock SCLK dentro dessa faixa. O clock de pixel (DCLH ou clock de destino) usado para operar a tela, quando o clock da tela diferente de SCLK (ou de SCLK/2). O clock de pixel gerado por um circuito virtualmente idntico ao circuito de recuperao de clock. A diferena que o DCLK intertravado ao SCLK, enquanto o SCLK intertravado entrada de Hsync. A freqncia do DCLK dividida por N intertravada com a freqncia do SCLK dividida por M. Os valores de M e de N so calculados e programados no registrador, por meio de firmware. O valor de M dever ser prximo ao valor do H total da Fonte.
Caractersticas de Recuperao do Clock

Mnimo Freqncia SCLK Ajuste de Fase de Amostragem
confidencial
Tpico
Mximo
10 MHz
135 MHz
0,5 ns/etapa, 64 etapas
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LVDS
Descrio geral
O transmissor DS90C385 converte 28 bits de dados LVCMOS/LVTTL em quatro fluxos de dados LVDS (Low Voltage Differential Signaling Sinalizao diferencial de baixa tenso). Um clock de transmisso sincronizada em fase transmitido em paralelo com o fluxo de dados atravs de um quinto link de LVDS.
A cada ciclo do clock de transmisso, so amostrados e transmitidos 28 bits de dados de entrada. Em uma freqncia do clock de transmisso de 85 MHz, 24 bits de dados RGB Recursos e 3 bits de dados de sincronizao e de controle do LCD (FPLINE, FPFRAME, DRDY) Suporte de clock de 20 a 85 MHz so transmitidos a uma taxa de 595 Mbps Os melhores tempos de Set e Hold da categoria em TxINPUTs para cada canal de dados LVDS. O throughput Consumo de energia de Tx <130 mW (tpico) em 85MHz, escala de cinza dos dados de 297,5 Mbytes/s ao usar um Modo de desativao de Tx <200 W (mx.) clock de 85). O transmissor pode ser Suporta VGA, SVGA, XGA e Dual Pixel SXGA. programado, atravs de um pino dedicado, O barramento estreito reduz o tamanho e o custo dos cabos para o strobe pela borda de subida ou o Throughput de at 2,38 Gbps strobe pela borda de descida. Um transmissor Largura de banda de at 297,5 Megabytes/s com strobe pela borda de subida ou pela Dispositivos LVDS de oscilao de tenso de 345 mV (tpico) para baixa EMI borda de descida ir interoperar com um O PLL no necessita de componentes externos receptor com strobe pela borda de descida 36 Compatvel com o padro LVDS TIA/EIA-644 sem necessitar qualquer lgica de traduo..
confidencial
Diagramas de tempos de CA
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confidencial
SOLUO DE PROBLEMAS
* (GH 15) Sem Alimentao * (GH 15) Sem Vdeo * (GH 15) Sem OSD * (GH 15) No funcionam os controles do usurio
38
confidencial
(GH 15) Sem alimentao

Existe a tenso de 12 V CC no pino 1 de CN 101? SIM NO
Verifique fonte SMPS
Existe a tenso de 3,3 V CC no pino 7 de CN 101 ?
No
Verifique fonte SMPS
SIM
Verifique IC 102, Q 191, Q 192, Q 193, Q 194, Q 195
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confidencial
(GH 15) Sem Vdeo (1)

O indicador de alimentao est verde. Existe pulso de clock no pino 44 e IC 105? NO Existe pulso de sincronismo horizontal no pino 11 de IC 108? NO SIM SIM SIM V para a prxima pgina
Substitua o IC 105
Existe pulso no pino 9 do IC 108 ? NO
Substitua o IC 108
Substitua o IC 109 ou verifique R 113 e o pino 3 of CN 102
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confidencial
(GH 15) Sem Vdeo (2)
Existe pulso DE no pino 44 de IC 251 ? SIM Existe pulso da LVDS no pino 36 de IC 251 ? SIM Existe formas de onda nos pinos 6 e 7 de CN 201? SIM Substitua o painel LCD
NO
Existe pulso DE no pino 43 de IC 105 ? SIM
NO
NO
Substitua o IC 251 e/ ou verifique circuitos relacionados
Verifique o IC 105
NO
41
confidencial
(GH 15) Sem OSD (On screen display)?
Existe sinal de vdeo mas no de OSD
Ao pressionar uma tecla de controle, existe pulsos nos pinos 99,102,104,105 de IC 108? SIM Substitua o IC 105
NO
H pulso de sincronismo no pino 150 de IC 105?
SIM Substitua o IC 105 e/ ou verifique circuitos relacionados
42
confidencial
(GH 15) Os Controles do Usurio no atuam
O nvel CC muda nos pinos 13 e 14 do IC 401 quando voc pressiona as teclas de controle? SIM V para a pgina anterior (Sem OSD)
NO
Verifique as chaves (SW 801 SW 802)
43
confidencial
Exemplos de falhas
Falha
GH 15 GH 15 GH 15 GH 15 GH 15 GH 15 GH 15 GH 15 GH 15 Sem sincronismo Sem vdeo No h vermelho Vdeo escuro OSD anormal Esverdeado As teclas no funcionam Rudo R Totalmente branco Componente IC105 (Conversor A/D) X 100(Cristal) D 131(diodo R) IC 371 (EEPROM) IC 105 (Conversor A/D) C 133 BD 304 RA133 Q104
44
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Desparafusar este 4 pontos ,como feito no GH 15.

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INVERSOR Regulador 5v MCU, ICs

MCU envia este sinal para desligar

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