08 - Formas de Implementação de Sistemas Digitais

Universidade Federal de Santa Catarina
Centro Tecnolgico Departamento de Informtica e Estatstica

Curso de Graduao em Cincias da Computao
Sistemas Digitais
INE 5406
Aula 8-T
3. Formas de Implementao de Sistemas Digitais. Solues masked e componentes configurveis (SPLDs, CPLDs e FPGAs).
Prof. Jos Lus Gntzel

guntzel@inf.ufsc.br www.inf.ufsc.br/~guntzel/ine5406/ine5406.html
3. Formas de Implementao de Sistemas Digitais

Como implementar um sistema digital?
QCL, LPGAs pr-difundidos (gate array/sea-of-gates)
ASIC
(full custom)
processador controlador
FPGA
Faltam algumas ou todas etapas de fabricao Configurao=definio das mscaras (masked) Configurao ocorre quando o circuito fabricado (i.e., ocorre na Foundry) Chip fabricado e encapsulado Configurao por fusveis, transistores especiais ou SRAM Configurao ocorre aps o circuito ter sido fabricado INE/CTC/UFSC Sistemas Digitais - semestre 2008/2
CPLD PLA, PAL ROM, PROM, EPROM, EEPROM SSI/MSI

slide 8T.2
Chip fabricado e encapsulado ou projeto validado que pode ser embarcado Configurao por linguagem de montagem ou de alto nvel Chip fabricado e encapsulado Configurao =ligao entre os chips Prof. Jos Lus Gntzel

Interferncia do Projetista no Processo de Fabricao (trs opes):
1. Definio dos leiautes dos transistores e das conexes

Todas as geometrias para todas as etapas de fabricao
2. Definio dos leiautes das conexes (todas ou algumas)

Interfere apenas nas ltimas etapas de fabricao
3. Configurao (Programao) aps o encapsulamento

Sem interferncia nas etapas de fabricao Tecnologias: EPROM, EEPROM, FLASH e SRAM
INE/CTC/UFSC Sistemas Digitais - semestre 2008/2
slide 8T.3

Estrutura de um Inversor CMOS
VCC canal P canal N Fonte
massa P P N N poo P
Substrato N
Difuso P
slide 8T.4
Difuso N

Como Implementar um Sistema Digital?
1960-1970: circuitos integrados TTL SSI e MSI da Texas Inst.
VDD
Gnd DIP: dual-inline package
Estrutura do CI 7404 da famlia TTL (Texas Instruments)
Diversos fabricantes surgiram: National, AMD, Cypress

slide 8T.5

VDD
Problema: baixa
capacidade de integrao
7404
f = x1x2 + x2x3
7408 7432
x1 x2 x3
f slide 8T.6

QCL, LPGAs pr-difundidos (gate array/sea-of-gates)
ASIC
(full custom)
processador controlador
FPGA
Componentes (ou dispositivos) Programveis (ou configurveis)
CPLD PLA, PAL ROM, PROM, EPROM, EEPROM SSI/MSI
slide 8T.7

Memrias PROM, EPROM e EEPROM
0 1 A 2 3 4 C 5 6 7
endereo
Armazena a tabela-verdade das funes de sada
O endereo seleciona uma linha na qual est armazenado o valor de sada para cada uma das funes implementadas
F1
F2
F3
F4
slide 8T.8

Memrias PROM, EPROM e EEPROM
conexo programada
0 1 A B C
A 0 0 0 0 1 1 1 1
F1 F2 F3 F4
B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
F1 0 1 0 0 0 0 1 1
F2 0 1 0 0 0 1 1 1
0 0 1
2 3 4 5 6 7
slide 8T.9

Tecnologia para Configurao (Programao)
0 1 A B C 2 3 4 5 6 7
fusvel
ou
F1
F2
F3
F4
Transistor (MOS)
slide 8T.10

Tecnologia para Configurao (Programao)
Funcionamento Simplificado do transistor NMOS: pode ser usado como uma chave eletrnica
S G=0 S
chave aberta
(sem corrente eltrica)
DS D S D S
chave fechada
G=1
com corrente eltrica at que

D=S D D
slide 8T.11

Tecnologia para Configurao e Tipos de Chips Programveis
Tecnologia PROM EPROM EEPROM FLASH SRAM Reprogramao no limitada limitada Elemento de programao Fusvel/anti-fusvel Transistor MOS com gate flutuante (FAMOS) Transistor MOS (FLOTOX) Chips programveis Memrias PROM, SPLDs e CPLDs Memrias EPROM Memrias EEPROM (Flash) FPGAs (SRAM) FPGAs
Quase ilimitada Transistor MOS (ETOX) ilimitada Transistor CMOS comum
slide 8T.12

PLDs: Programmable Logic Devices
TTLs e PROMs oferecem quase nenhuma flexibilidade e baixssima integrao A partir de 1970 surgiram alternativas com maior capacidade de integrao, os PLDs Um PLD um circuito lgico programvel de propsito geral Tipos: PLAs, PALs
marca registrada da Advanced Micro Devices - AMD
slide 8T.13

PLA: Programmable Logic Array
Introduzida no mercado pela Philips, (incio da dcada de 1970).
Plano E
Plano OU
Um PLA tpico possui: 16 entradas 48 produtos 8 sadas

Inversores e buffers
entradas
sadas
slide 8T.14

PAL: Programmable Array Logic
PLAs possuem muitas conexes possveis, o que encarece o componente PALs possuem menos flexibilidade, mas so bem mais baratas O plano OU fixo
marca registrada da Advanced Micro Devices - AMD
slide 8T.15

entradas
Um PAL comercial (pequeno) possui: 8 entradas 8 sadas 8 sees, cada uma com uma soma de produtos com 8 entradas
sadas
Plano E
slide 8T.16

Circuito com uma sada especial permite lgica multinvel
slide 8T.17

Circuito extra na sada para aumentar a flexibilidade
Select Enable sada
Flip-flop D Q Clock
Para o plano E
slide 8T.18

Equipamento para Programao de PLDs
slide 8T.19

SPLDs (PLAs e PALs)
Fabricantes de SPLDs/modelos:
empresa Altera Atmel Cypress Lattice Philips Vantis produtos Classic, FLASHlogic PAL PAL GAL PLA, PAL PAL Web page www.altera.com www.atmel.com www.cypress.com www.latticesemi.com www.philips.com www.vantis.com
slide 8T.20

CPLDs: Complex Programmable Logic Devices
PLAs e PALs disponveis com poucos pinos (mximo, 32) Circuitos complexos precisariam de muitos componentes, conectados via placa Restries de desempenho (velocidade, consumo) e tamanho CPLDs: Lanados no final da dcada dos 80 (+/- 1989, El Gamal), pela Altera.
slide 8T.21

Bloco de E/S
Bloco tipo PAL
Bloco tipo PAL
Estrutura de um CPLD
Bloco de E/S
Rede de interconexo
CPLDs existentes no mercado: Possuem entre 2 a 100 blocos tipo PAL Variedade de encapsulamentos, com at 200 pinos (QFP)
Bloco de E/S
Bloco de E/S
Bloco tipo PAL
Bloco tipo PAL

slide 8T.22

PAL-like block (details not shown)
CPLDs reais: Cada bloco possui em torno de 16 macrocells Cada porta OR possui entre 5 a 20 entradas
PAL-like block
macrocell
D Q
Tri-state buffers: Permitem configurar os pinos (E/S)
D Q
D Q
slide 8T.23

Fabricantes de CPDLs/modelos:
empresa Altera Atmel Cypress Lattice Philips Vantis Xilinx produtos MAX 5000, 7000, 9000 ATE, ATV FLASH370, Ultra37000 ispLSI 1000-8000 XPLA MACH 1-5 XC9500 Web page www.altera.com www.atmel.com www.cypress.com www.latticesemi.com www.philips.com www.vantis.com www.xilinx.com
slide 8T.24

FPGAs: Field Programmable Gate Arrays
PLAs e PALs so muito simples (<200 gates equivalentes) CPLDs tm capacidade moderada (at 100.000 gates equivalentes) Atualmente, FPGAs apresentam capacidade de mais de 1 milho de gates equivalentes Os blocos programveis dos FPGAs no contm planos E/OU Os blocos lgicos (logic blocks) so baseados na implementao direta da tabela-verdade (lookup tables)
slide 8T.25

FPGAs: Field Programmable Gate Arrays
O contedo de um FPGA perdido quando a alimentao interrompida A placa onde est o FPGA deve ter tambm uma EPROM ou EEPROM, a qual contm a programao da FPGA Os elementos de armazenamento do FPGA so carregados automatizamente quando a alimentao ligada FPGAs permitem a reconfigurao (dinmica ou esttica) de um sistema
slide 8T.26

I/O block
Estrutura de um FPGA
chaves programveis (ligaes do bloco com as linhas de interconexo) I/O block
I/O block
chaves programveis (ligaes entre linhas verticais e horizontais) bloco lgico programvel
I/O block
slide 8T.27

FPGAs: LUTs (Lookup Tables)
A B
0/1 0/1 0/1
Implementadas com muxes 2:1 e bits de memria, SRAM (reprogramabilidade) Normalmente, possuem 4 ou 5 entradas
F
entradas
0/1 0/1 0/1 0/1 0/1
Implementam qualquer funo lgica. Para 4 entradas, existem 2 = 65.536 diferentes funes!!!
4 2
C
slide 8T.28

FPGAs: LUTs (Lookup Tables)
Programando LUTs
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F1 0 1 0 0 0 0 1 1 F2 0 1 0 0 0 1 1 1
A B
0 1 0 0 0 0 1 1
F1
C
slide 8T.29

FPGAs: Circuito de sada
Select sada
In1 In2 In3
Flip-flop
LUT
Clock
D Q
slide 8T.30

FPGAs: Configurao das Conexes
Bloco de E/S
x1 x2 f1 t1 t2 t3
Bloco de E/S
Bloco de E/S
1
SRAM
0
SRAM
0
SRAM
Bloco de E/S
slide 8T.31

x3 f
x1 x1 0 0 0 x2 1 x2 0 1 0 x3 0
f1
f2
x2
f1 0 1 1 f2 1
slide 8T.32

Demais componentes de um FPGA atual
Gerenciamento de clock
Reduzem skew Permitem multiplicar, dividir, mudar a fase da(s) freqncia(s) de entrada Implementaes digitais (DCM Xilinx) e analgica (PLL Altera)
Blocos de memria embarcada

Tipicamente blocos de 18k bits
Blocos DSP
Multiplicadores 18x18 para funes de imagem, udio, telecomunicaes
Transparncia de F. Moraes (PUCRS)
slide 8T.33

Demais componentes de um FPGA atual
Processadores hard
Xilinx disponibiliza o processador PowerPC (300 500 MHz) Executam sistemas operacionais embarcados, como Linux
Transceivers gigabit
Blocos serializadores / deserializadores para receber dados em altas taxas de transmisso Virtex-4 capaz de receber e transmitir dados em freqncias de 3.2 Gbps
Outros
Ethernet MAC Criptografia do bitstream Controle para auto-reconfigurao (ICAP)

slide 8T.34
3. Formas de Implementao de Sistemas Digitais BRAM Bloco de memria embarcada

Cada bloco armazena 18 Kbits (BRAM XILINX) Contedo pode ser definido pelo bitstream Porta simples ou dupla Configuraes
16k x 1, 8k x 2, 8k x 4, 2k x 9, 1k x 18, 512 x 36

slide 8T.35
3. Formas de Implementao de Sistemas Digitais DCM Digital Clock Manager Multiplica / divide o sinal de relgio Reduz o skew Exemplo para o mdulo DCM:

slide 8T.36

PowerPC embarcado: arquitetura e caractersticas
I-Side OCM Processor Local Bus
300+ MHz Core

Fetch & Decode MMU (64 Entry TLB)
I-Cache (16KB)
Timers and Debug Logic
16K Data / 16K Instr. Cache MMU 64 entry unified TLB

Variable page size (1KB-16MB)
D-Cache (16KB)
Execution Unit
(32x32 GPR, ALU, MAC)
JTAG Instruction Trace
D-Side OCM
5-stage data path pipeline Multiply / divide unit 32 x 32-bit general purpose regs. Dedicated on-chip memory interface Debug and trace support
slide 8T.37

FPGAs: os 4 Maiores Fabricantes no Ano 2000
Lattice 15% Actel 6% Xilinx 42%
Altera 37%
http://www.yeald.com/Yeald/a/17251/pld_market_shares.html

slide 8T.38

FPGAs Xilinx
Famlia Spartan
Baixo custo 1 milho de portas lgicas equivalentes por menos de 10 dlares a pea.
Famlia Virtex
Alto desempenho (maior custo) Virtex II, Virtex II-Pro, Virtex IV, Virtex V
slide 8T.39

Active Interconnect
Arquitetura Virtex II
CLBs
Slice S3 Slice S2 Switch Matrix
Switch Switch Matrix Matrix
CLB, CLB, IOB, IOB, DCM DCM

Slice S1 Slice S0
Fully Buffered Fast, Predictable
BRAM
Block RAM
18KBit True Dual Port Up to 3.5Mbits / device
Multipliers
18b x 18b mult 200MHz pipelined
slide 8T.40
8 LUTs Logic (primary use) 128b distributed RAM Shift registes

Wide Input functions (32:1) Transparncia de F. Moraes (PUCRS)

Arquitetura Virtex II CLB e interconexo
LONG CARRY SINGLE LONG HEX CARRY TRISTATE BUSSES LONG HEX SINGLE
Conexes diretas entre CLBs vizinhas

Lgica de vai-um
HEX
SINGLE
SWITCH MATRIX
Matrix de conexo
CLB s linhas de roteamento
Linhas de roteamento
Simples Hexas Longas Tri-state
DIRECT CONNECT
SINGLE
LONG
HEX
SLICE
Local Feedback
SLICE
DIRECT CONNECT
CLB
CARRY CARRY

slide 8T.41

Arquitetura do CLB do dispositivo VIRTEX-II
Fast Carry Logic Path Provides fast arithmetic add and sub
RESUMINDO O CLB 4 Slices 8 LUTS / 8 Flip-Flops 2 cadeias de vai-um 64 bits para memria 64 bits para shift-register Slice Slice
Slice
Slice

slide 8T.42
3. Formas de Implementao de Sistemas Digitais Arquitetura (metade) do Slice
slide 8T.43

Comparao Virtex-4 x Virtex-5
Caracterstica Tecnologia 65 nm Virtex-5 90 nm Virtex-4 V5 Vantagens Maior densidade, menor consumo, menor custo Mais densidade, mais velocidade, menos consumo Mais memria Mais rpido
LUT
6 entradas independentes 256bits por CLB 550 MHz, PLL e DCM DSP48E 550MHz 640 slices por dispositivo
4 entradas
DistributedRAM Clock DSP
64bits por CLB 500 Mhz DCM DSP48 500 MHz 512 slices por dispositivo
Fonte: xilinx
slide 8T.44

FPGAs Altera
Famlia Flex10K
Baixo custo/baixa capacidade Primeira famlia de FPGAs da Altera
Famlia Cyclone
Baixo custo Mais usada atualmente Cyclone II
Famlia Stratix
Famlia mais atual Stratix II: mais usada atualmente, freqncia de clock de at 600MHz Stratix III: alto desempenho (maior custo) Stratix IV: baixo consumo de energia Stratix V: recm lanada
slide 8T.45

FPGAs Altera: Stratix II
Fabricado com tecnologia CMOS 90nm Tenso de alimentao de 1.2V Organizao em matriz, com os seguintes elementos:
LABs (Logic Array Blocks) Blocos de memria RAM (M512 RAM, M4k RAM e M-RAM) Blocos para DSP (Digital Signal Processing) Conexes configurveis
slide 8T.46

Estrutura Bsica da Matriz do Stratix II
slide 8T.47

Estrutura de um LAB (Logic Array Block)
Cada LAB constitudo por:
8 ALMs (Adaptative Logic Modules) Cadeia de carry Cadeia aritmtica compartilhada Sinais de controle do LAB Conexes locais Cadeia de registradores
ALMs
1 LAB INE/CTC/UFSC Sistemas Digitais - semestre 2008/2
slide 8T.48

Diagrama de blocos de um ALM
slide 8T.49

Detalhes de um ALM
slide 8T.50

FPGAs: links para os fabricantes
Fabricantes de FPGAs/modelos:
empresa Actel Altera Atmel Lattice Lucent Quicklogic Xilinx produtos Act 1, 2 e 3, MX, SX FLEX 6000, 8000, 10 K, APEX 20k, ACEX, Stratix, Cyclone AT6000, AT40K LatticeSC, Lattice XP2 ORCA 1, 2 e 3 pASIC 1, 2 e 3 XC3000, XC4000, XC5200, Virtex, Spartan
slide 8T.51
Web page www.actel.com www.altera.com www.atmel.com www.latticesemi.com www.lucent.com www.quicklogic.com www.xilinx.com

QuartusII (verso atual 7.2 SP2)
FPGAs: Ferramentas Computacionais para a Sntese

Desenvolvida pela Altera (suporta apenas FPGAs da Altera) Possui verso para uso acadmico (Web Edition), com licena grtis (www.altera.com link licensing)
ISE (verso atual 9.2):

Desenvolvida pela Xilinx (suporta apenas FPGAs da Altera) Possui verso para uso acadmico (ISE Webpack), com licena grtis (www.xilinx.com/ise/webpack )
Leonardo Spectrum
Desenvolvido pela Mentor Graphics (suporta projeto com FPGAs dos principais fabricantes)
SynplifyPro
Desenvolvido pela empresa Synplicity (suporta projeto com FPGAs dos principais fabricantes) Possui verso de avaliao, com licena de 1 ms (www.synplicity.com/downloads)
slide 8T.52

FPGAs versus Solues Masked
ASIC versus FPGA
http://www.chipdesignmag.com/display.php?articleId=115&issueId=11 (2005) Transparncia de F. Moraes (PUCRS) INE/CTC/UFSC Prof. Jos Lus Gntzel slide 8T.53
Sistemas Digitais - semestre 2008/2

FPGAs versus Solues Masked (ASICs)
Desvantagens dos FPGAs
Consomem mais energia So mais lentos (freqncia de operao menor)
Vantagens dos FPGAs
Menor time-to-market Muito flexveis Permitem implementar SoCs complexos ( >5 Mgates) Permitem implementar funes de telecomunicao para protocolos rpidos ( > Gbps) Menor custo de engenharia (NRE) Menor custo que ASIC se volume <30.000 peas/ano (2006)
slide 8T.54

FPGAs: Fatores Limitantes
Freqncia de operao
Altera: 500 MHz um problema? (Pode-se tentar contornar atravs do paralelismo)
Consumo de energia (potncia dissipada)

Ainda impedem FPGAs em produtos eletrnicos que usam bateria Altera: controle de consumo de potncia atravs de mltiplas alimentaes
Circuitos analgicos
um problema! Xilinx introduziu converso A/D e D/A nas Virtex5
Custo para alto volume

slide 8T.55

Ainda Assim FPGAs so Usados em Todas as reas Telecomunicao
um dos maiores mercados para FPGA inclusive wireless
Automao e Controle Consumer

HDTV
Automotivo
Xilinx Automotive (XA) family
Espacial (satlites e veculos de explorao)

radiation tolerant reconfigurable FPGAs
Supercomputao (Cray)
slide 8T.56

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CPLD PLA, PAL ROM, PROM, EPROM, EEPROM SSI/MSI

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1. Definio dos leiautes dos transistores e das conexes

2. Definio dos leiautes das conexes (todas ou algumas)

3. Configurao (Programao) aps o encapsulamento

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Armazena a tabela-verdade das funes de sada

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