Bus de communication Carte mre Processeur Mmoire

Architecture des ordinateurs Bus de communication, carte mre, processeur et mmoire

Michel Salomon
IUT de Belfort-Montbliard Dpartement dinformatique

Michel Salomon

Architecture des ordinateurs

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Concept de bus
Architecture des ordinateurs (von Neumann - n 1945)
On distingue 3 lments :
1

lunit centrale de traitement ou processeur (on utilise galement le terme microprocesseur) ; la mmoire centrale ou principale (contenant programmes et donnes) ; Mmoire vive (RAM) et mmoire morte (ROM) les interfaces dEntres/Sorties (lien entre le processeur et les priphriques externes/internes)

lments relis par un canal de communication appel bus

Dcomposition dun bus de communication :

un bus dadresses ; un bus de donnes ; un bus de contrle (ou de commandes)
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Concept de bus
Dcomposition dun bus de communication :
un bus dadresses ; un bus de donnes ; un bus de contrle (ou de commandes)

Architecture de von Neumann

Bus dadresses

RAM CPU

ROM

E/S

Bus de donnes Bus de controle

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Concept de bus
Dcomposition dun bus de communication : Vue dtaille du bus processeur avec un bus dadresses de 16 bits

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Dcomposition dun bus de communication

Le bus dadresses
permet de dnir ladresse du module/composant auquel on veut accder en lecture ou criture ; Largeur Mmoire Processeur du bus adressable Intel 20 bits 1 Mio 8086 24 bits 16 Mio 286, 386 SX 32 bits 4 Gio 386 DX, 486, Pentium 36 bits 64 Gio Spcif. IA-32 - 32 bits 40 bits 1 Tio Spcif. Intel 64 / EM64T - 64 bits largeur relle pouvant tre infrieure celle de la spcication
exemple : Core 2 Extreme 64 bits, une largeur de 36 bits

processeurs architecture AMD64 ou EM64T (ou x86-64)

conus sur une base de processeur 32 bits (IA-32 ou x86) ; extensions 64 bits certains registres passent de 32 64 bits ; doublement du nombre de ces mmes registres
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Dcomposition dun bus de communication

Le bus de donnes
permet lenvoi et la rception de donnes (lecture/criture) ;

Largeur du bus 8 bits 16 bits 32 bits 64 bits Le bus de contrle

Processeur Intel 8080 8086 386 DX, 486 Pentium, Pro, PII, PIII, P4, D, Core Duo, Core 2 Duo, Core i7

permet dindiquer une criture ou une lecture

Chipset ou jeu de composants Contrleurs chargs daiguiller les donnes entre les dirents bus de communication
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Concept de bus - Caractristiques et calcul du dbit

Caractristiques
type
parallle ; srie ; srie/parallle ;

largeur (en bits)

nombre de bits transfrables simultanment

nombre de transferts par seconde (T/s)

dpend de la frquence (en Hertz) du signal dhorloge relle du bus, cest--dire du nombre de cycles dhorloge relle par sec. ; au dpart 1 transfert par cycle (front montant) ; Double Data Rate (Dual pumped) 2 transferts par cycle ; Quad Data Rate (Quad pumped) 4 transferts par cycle

Calcul du dbit (unidirectionnel) ou taux de transfert dun bus Dbit = (nbre de transferts par seconde largeur) / 8 octets/s
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Concept de bus - Calcul du dbit (unidirectionnel) (suite)

Exemple : bus PCI
type parallle ; largeur de 32 bits ; frquence de 33 MHz, 1 transfert par cycle

Calcul (1 Mo = 1000 ko = 1000 1000 octets)

(33000000 32) = 1056000000 bits/s ; (33000000 32)/8 = 132000000 octets/s ; (((33000000 32)/8)/1000)/1000) = 132 Mo/s (((33000000 32)/8)/1024)/1024) = 125, 89 Mio/s

Dbits frquemment exprims en Gigaoctets ou Mgaoctets par seconde (Go/s ou Mo/s)

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Concept de bus - Bus parallle versus bus srie

Plus un bus parallle est large, plus il peut transporter de donnes (en thorie) Dfauts dun bus parallle :
encombrant et coteux ; fabrication dlicate longueur des lignes identiques, sinon dsynchronisation ; interfrences lectromagntiques susceptibles de perturber les signaux comptitif sur de petites distances ; pnalisant pour un processeur multi-cour (partage)

Bus srie corrige les dfauts du bus parallle, mais requiert des composants supplmentaires Un bus srie devra transmettre N fois plus vite les donnes pour avoir le mme dbit quun bus parallle de largeur N
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Carte mre et chipset

Carte mre
regroupe plusieurs lments :
processeur ; mmoire ; ports ; etc.

caractrise par son chipset (li au type de processeur) ; format ATX, Mini-ATX, Micro-ATX, Flex-ATX, Mini-ITX, etc. Les dirents formats de carte mre (unit = inch / pouce)

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Carte mre et chipset

Carte mre
regroupe plusieurs lments :
processeur ; mmoire ; ports ; etc.

caractrise par son chipset (li au type de processeur) ; format ATX, Mini-ATX, Micro-ATX, Flex-ATX, Mini-ITX, etc.

Chipset
organise les transferts de donnes au sein de lordinateur ; traditionnellement architecture deux puces
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pont Nord - Northbridge ; pont Sud - Southbridge ; disparition du pont nord suite lintgration des contrleurs mmoire et graphique dans le proc.
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nouvelle architecture une seule puce

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Chipset (ou jeu de composants)

Le pont Nord ou Graphic Memory Controller Hub
gre les communications entre composants requrant un grand dbit :
processeur ; mmoire ; Contrleur mmoire intgr par certains proc. : AMD Athlon, Phenom et Intel Core i3, i5, i7 (1st Gen.) carte(s) graphique(s) au format AGP ou PCI Express, ou encore puce graphique intgre ; Contrleur graphique intgr par certains proc. : AMD Fusion et Intel Core i5, i7 (2nd Gen.) autres priphriques PCI Express

Le pont Sud ou I/O Controller Hub

gre les communications avec les priphriques et les interfaces avec un dbit plus rduit :
anciens ports srie, parallle ; PCI Express, PCI, USB, SATA, PATA (ou IDE), etc.
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Chipset (ou jeu de composants)

Communication entre les ponts Nord et Sud
Anciennement ralise par un bus PCI
problme : dbit maximal gal 132 Mo/sec.

Aujourdhui solution propre chaque constructeur, en gnral un bus srie/parallle (plusieurs bus sries en parallle)
Intel : Direct Media Interface (PCI Express 4) VIA : Ultra V-Link SiS : MuTIOL NVIDIA & ALi : HyperTransport Link (avec AMD) ATI : A-Link Express II (PCI Express 4 Gen. 1.0) ou A-Link Express III (PCI Express 4 Gen. 2.0)

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Architecture dune carte mre

Diagramme dtaill dune carte mre ancienne gnration

Bus processeur aussi appel bus systme ou FSB (Front Side Bus)
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Architecture dune carte mre

Illustration

Remplacement du FSB parallle

Intel bus srie/parallle QuickPath Interconnect ou DMI
Nehalem (Core 1st Gen.) ou Sandy Bridge (Core 2nd Gen.)

AMD bus srie/parallle HyperTransport Link

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Architecture dune carte mre - Chipset haut de gamme

Intel X58 - Core i7 de 1ire Gen. (Nehalem) - LGA 1366 / Socket B

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Architecture dune carte mre - Chipset haut de gamme

Intel H67 - Core iX de 2nde Gen. (Sandy Bridge) - LGA 1155 / Socket H2

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Architecture dune carte mre - Chipset haut de gamme

AMD A75 - A6 et A8 (Fusion) - Socket FM1

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Bus de communication actuels

Bus PCI (Peripheral Component Interconnect)
Intel 1991 Caractristiques initiales du bus :
type parallle ; largeur de 32 bits ; frquence de 33 MHz, 1 transfert par cycle

Support du Plug and Play (PnP)

conguration ralise directement par le BIOS et lOS

Support du Direct Memory Access (DMA)

prise de contrle du bus pour transfrer directement les donnes en mmoire

Buerisation des donnes envoyes par le processeur Dbit partag par les priphriques connects sur le mme bus
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Bus de communication actuels

Bus AGP (Accelerated Graphics Port)
Apparu en 1997 pour rpondre aux besoins des cartes 3D 2 objectifs :
librer le bus PCI du transfert des donnes graphiques ; augmenter le dbit ddi la vido

Caractristiques initiales du bus : celles du bus PCI 2.1

type parallle ; largeur de 32 bits ; frquence de 66 MHz, 1 transfert par cycle pour lAGP 1X, 2 transferts par cycle pour lAGP 2X, etc.

Intgre les technologies DMA et DIME

DMA cf. bus PCI DIME (DIrect Memory Execution) : calculs sur les textures directement en mmoire centrale avant chargement dans la mmoire vido (augmentation virtuelle de la mmoire vido)
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Bus de communication actuels

Bus AGP (suite)
Normes du bus AGP

Rvision Anne Largeur (bits) Transferts (MT/s) Dbit (Mo/s)

AGP 1X 1997 32 66 264

AGP 2X 32 66 2 528

AGP 4X 32 66 4 1056

AGP 8X 32 66 8 2112

Bus PCI Express (PCI-E ou PCIe)

Gen. 1.0
(2002/04),

Gen. 2.0

(2007),

Gen. 3.0 ou 3GIO

(2010)

Caractristiques :
type srie (srie/parallle si plusieurs voies) ; connecteur de taille variable (1, 2, 4, 8, 16 ou 32 voies) ; voie compose de 2 liaisons : mission et rception
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Bus de communication actuels

Bus PCI Express Gen. 2.0 (suite)
Dbit
1 500 Mo/s ; 2 1000 Mo/s ; . . . ; 16 8 Go/s ; 32 16 Go/s

Avantages :
contrle de lintgrit des informations changes ; branchement / dbranchement chaud (Plug and Play - PnP)

Bus USB (Universal Serial Bus)

Compaq, Intel, IBM, Microsoft, NEC & al. 1996 Objectif : unication des connexions (srie et //) bas dbit Caractristiques :
Norme 1.0 dbit de 1,5 Mo/s Norme 2.0 dbit de 60 Mo/s Norme 3.0 dbit de 625 Mo/s branchement / dbranchement chaud des priphriques
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Principaux fondeurs : AMD et Intel

Micro-ordinateur de type PC
Gamme AMD
Socket AM3 : Sempron, Athlon II, Phenom II X3, X4 et X6 Socket FM1 : A4, A6 et A8

Gamme Intel
Socket 775 : Core 2 Duo et Quad, Pentium et Celeron Socket 1156 / H1 : Pentium, Core i3, i5 et i7 (bus proc. DMI) Socket 1366 /B : Core i7 (bus proc. QPI) Socket 1155 / H2 : Celeron et Pentium Gxx0, Core i3, i5 et i7 (bus proc. DMI)

Station de travail - Serveurs

Gamme AMD
Socket F et G34 : Opteron

Gamme Intel
Sockets 1156 et 1366 : Xeon
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Comparaison de quelques processeurs

Spcications constructeurs

Rfrence Support Micro-architecture Cur Nb de curs Finesse de gravure Frquence Horloge relle Coecient Bus processeur Cache L1 Cache L2 Cache L3 Dissipation

AMD Phenom II X6 1035T Socket AM3 K10 Thuban 6 45 nm 2,6 GHz 200 MHz 13 HT Link 2 GHz 768 Kio (6 128 Kio) 3 Mio (6 512 Kio) 6 Mio 95 W
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Intel Core i7 870 Socket 1156 Core Lynneld 4 45 nm 2,93 GHz 133 MHz 22 DMI 2,5 GT/s 256 Kio (4 64 Kio) 1 Mio (4 256 Kio) 8 Mio 95 W
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Caractristiques des barrettes mmoires actuelles

Versions de mmoires DRAM (Dynamic RAM) Synchronises sur lhorloge relle du bus processeur Constitues de trois lments fondamentaux :
1 2 3

puce(s) mmoire DRAM (la matrice de cellules mmoires) ; mmoire tampon de prlecture (buer dentres/sorties) ; bus de donnes. DDR (Double Data Rate)
Transfert des donnes sur fronts montant et descendant

Famille des mmoires SDRAM (Synchronous DRAM)

DDR2 et plus rcemment DDR3

volutions entre les direntes versions :

moindre consommation lectrique ; DDR/DDR2/DDR3 2,5 V/1,8 V/1,5 V augmentation de la largeur du bus de la mmoire tampon de prlecture ; augmentation de lhorloge relle du bus mmoire
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Frquence dhorloge relle du bus mmoire (FR )

Base sur la frq. dhorloge relle des puces DRAM (FDRAM )
DDR FR = FDRAM ; DDR2 FR = 2 FDRAM ; DDR3 FR = 4 FDRAM ;

obtenue partir de la frq. dhorloge relle du bus processeur

via le FSB memory ratio

Principe de fonctionnement
Puces DRAM
200 MHz

Bus mmoire
200 MHz 400 MHz 166 MHz 333 MHz 667 MHz

Cellules

2 bits

Buffer Bus de donnes

Cellules

4 bits

Buffer Bus de donnes

Mmoire DDR400

Mmoire DDR2667

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Frquence dhorloge eective du bus mmoire (FE )

Chire aprs DDRx- = frq. eective du bus mmoire (FE )
Exemples :
DDR-400 FE = 400 MHz (FR = 200 MHz) ; DDR2-1066 FE = 1066 MHz (FR = 533 MHz) ; DDR3-1333 FE = 1333 MHz (FR = 667 MHz) ;

Barrettes de mme frquence eective mme dbit

Exemple :
DDR2-1066/DDR3-1066

1066 MT/s ; 8, 528 Go/s

Dnomination des mmoires Nom Frq. Frq. standard puces bus DDR-400 200 200 DDR2-1066 266 533 DDR3-1066 133 533 DDR3-2133 266 1066
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Dsignation PC-3200 PC2-8500 PC3-8500 PC3-17000

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Dbit octets/s 3,200 Go/s 8,528 Go/s 8,528 Go/s 17,064 Go/s
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