DISEO DE UN AMPLIFICADOR DE SEALES EEG CON UNA HERRAMIENTA DE DISEO AUTOMTICO BASADA EN EL MODELO BSIM3V3

Hctor Luis Villacorta Minaya, Julio Csar Saldaa Pumarica Grupo de Microelectrnica Pontificia Universidad Catlica del Per a20020326@pucp.edu.pe, saldana.jc@pucp.edu.pe
ABSTRACT Due to the great importance of the electroencephalogram (EEG) in the medicine, is a need the development of an amplifier capable of amplifying signals in the order of V and also rejects large dc offset that are generated at electrode interface. This work shows the design of an EEG amplifier. For this, CAD tools based on BSIM model was used to generate the design space of analog blocks of the amplifier and to find the best tradeoff of low power-low noise. The amplifier was designed in AMS 0,35 m technology, has a bandwidth of 30 Hz, the input-referred noise is 1.76 Vrms, a power dissipation of 0.63 W and an area of 0.1244 mm2. comportamiento, es similar al de un transistor PMOS conectado en forma de diodo [1]. As, cuando a travs de estos transistores existe un voltaje mayor a su voltaje umbral, en este caso es de 0.6 V, estos tienen una resistencia extremadamente alta ( rinc ), de esta manera la . frecuencia de corte inferior viene dada por 1
2 rinc C 2

1. INTRODUCTION En el campo de la medicina, el comportamiento de la actividad elctrica del cerebro es muy importante para poder saber si el paciente sufre de alguna enfermedad nerviosa. Es por esto que se busca desarrollar un amplificador capaz de trabajar con las seales del EEG. Por otro lado, ante la necesidad de optimizar el diseo de un circuito integrado, en los ltimos aos se han desarrollado alternativas para automatizar el proceso de diseo de los bloques analgicos bsicos que se encuentran presentes en un circuito integrado para una determinada aplicacin. As, en el presente trabajo se muestra el diseo de un circuito amplificador implantable de seales EEG de bajo consumo y bajo ruido y con un mtodo automatizado de diseo. 2. DISEO DEL AMPLIFICADOR DE SEALES EEG En la figura 1 se muestra la arquitectura del amplificador a disear [1]. El amplificador tiene por objetivo amplificar seales de muy baja frecuencia (orden de milihertz) rechazando altos niveles de offset; para lo cual utiliza pseudoresistencias MOS-bipolar en el lazo retroalimentado y como amplificador utiliza un OTA. En la figura 1, se aprecia que los transistores Ma-Md son los MOS-bipolar que actan como pseudoresistencias. Este

La ganancia del amplificador est determinada por el lazo de realimentacin negativa, y es la relacin entre C1 y C2. La metodologa de diseo el OTA consiste en el uso de herramientas CAD cuya lgica es trabajar en base a tablas o arreglos matriciales [3] (ver figura 1) que contienen valores de corriente para distintos puntos de operacin del transistor y para distintos valores de L y W (longitud y ancho de canal del transistor respectivamente).

Figura 1.- Amplificador de Seales EEG [1] Esta herramienta est basado en la metodologa gm / Id y se implement en MATLAB, y consiste en algoritmos que realizan todos los clculos necesarios para encontrar valores adecuados de factor de forma (W/L) para el transistor MOSFET, segn el nivel de inversin en que se encuentra y la corriente de polarizacin deseada, as como generar las siguientes curvas necesarias para explorar todo el espacio de diseo del transistor: gm / Id vs Id / (w/L), gm / Id vs VA, Av vs gm/Id, Av vs L; donde VA es el voltaje de Early y Av es la ganancia.

Figura 2.- Funcionamiento de la herramienta CAD de diseo. Las especificaciones del diseo del OTA son: tener una corriente de polarizacin de 64 nA, obtener bajo ruido referido a la entrada del OTA considerando que las seales del EEG son de pocos V, tener un margen de fase de 50 a 60 , tener alto CMRR y PSRR. El mtodo de diseo es el siguiente: por ejemplo, en el par diferencial, los transistores M1 y M2 son de tipo P por su mejor comportamiento ante ruido [2], se debe de asegurar un buen apareamiento entre ellos para minimizar su contribucin al nivel de offset; es por esto que los transistores del par diferencial se polarizan en la zona de inversin dbil, lo que implica tomar un valor de gm / Id alto. Para este diseo, se considera un valor de gm/Id = 29V-1, y por medio de la herramienta CAD, se calcula su correspondiente valor de Id / (w/L) y es igual a 2.2716 x 10-10 A. Luego, teniendo en cuenta que la corriente que circula por cada transistor del par diferencial es de 32 nA, se puede calcular el factor de forma correspondiente a M1 y M2. As tenemos: W W ( )1 = ( )2 = 140.87 , en donde tomamos un valor para L L L = 7m y calculamos el valor de W = 986.1 m.. Ahora, para obtener un bajo ruido se toma en cuenta los criterios para minimizar el ruido trmico y estabilidad plateado en [1], realizando los clculos con la herramienta CAD. Para minimizar el efecto del ruido flicker, se realiz un algoritmo que calcule las dimensiones adecuadas del par diferencial y las cargas activas del par diferencial. Este algoritmo est basado en la definicin del factor de exceso de ruido ( YF ) planteado en [2]. 3. RESULTADOS Para la simulacin se tom C1=20 pF y C2=200fF. Los resultados son los siguientes: Tabla 1.- Dimensiones de los transistores del OTA. gm/Id 28 5 5 8 8 8 13 13 Id(uA) 0.032 0.032 0.064 0.032 0.064 0.064 0.064 0.064 L(um) 7,00 178,2 136.65 178.2 89.1 60 10,50 1.5 W(um) 986.1 0.7 1.05 1.7 1.7 1.15 20.5 1.2

Figura 3.- Respuesta en frecuencia del amplificador Tabla 2.- Resultados de simulacin del amplificador Parmetro Simulacin Voltaje de alimentacin 3.3 V Corriente de polariacin 64 nA Consumo de potencia 0.63 W Ganancia 40 dB Ruido referido a la entrada 1.76 Vrms Frecuencia de corte superior 30 Hz Frecuencia de corte inferior 0.043 Hz CMRR > 90 dB PSRR > 90 dB rea 0.1244 mm2

M1,M2 M3,M4,M5 M6 M7 M8 M9,M10 M11 M12

Figura 4.- Layout del amplificador 4. CONCLUSIONES Se demuestra que las herramientas CAD elaboradas son tiles para automatizar el diseo de bloques analgicos bsicos de circuitos integrados, optimizando el tiempo de diseo y ganando precisin y exactitud en los resultados de los clculos realizados. Se cumple los requerimientos de bajo consumo, bajo ruido, rea ocupada, seguridad y confiabilidad que se exigen a un dispositivo implantable. 5. REFERENCIAS [1] R. R. Harrison and C. Charles, "A low-power low Noise CMOS amplifier for neural recording application IEEE J. Solid-State Circuits, vol. 38, pp. 958-965,2003. [2] R. Martins, S. Selberherr, and F. A. Vaz, A CMOS IC for portable EEG acquisition systems, IEEE Trans. Instrum. Meas., vol. 47, pp. 11911196, 1998. [3]H. G. Alarcn Cubas, H. L. Villacorta Minaya, A Design Space Generation Tool for Analog Blocks of Ultra Low-Power ICs Based upon the BSIM3v3 Model IBERCHIP 2006, San Jos de Costa Rica 2006