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SISTEMAS DIGITALES PROF: ING. GLORIA BOTINA / PROF: ING. JAIR BARRERA
UNIDAD III
SUMADORES
Semi-sumadores
(a) (b)
(c)
Figura 3.1 (a) Símbolo lógico de un semi-sumador, (b) Tabla de la verdad,
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Sumadores completos
Un sumador completo tiene tres entradas, incluyendo una entrada de acarreo, y
genera una salida de suma y otra de acarreo.
(a)
(b)
Figura 3.2. (a)Símbolo lógico de un sumador completo, (b) Tabla de verdad.
∑ = (A ⊕ B) ⊕ C in
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(b)
(a)
Figura 3.3. Sumador completo implementando mediante sumadores.
(a) Dos semi-sumadores formando un sumador completo, (b) Símbolo lógico de un sumador completo
En la Figura 3.4 los bits menos significativos (LSB) de los dos números se representan
como A1 y B1 Los siguientes bits de orden superior se representan como A2 y B2. Los
tres bits de suma son. ∑1, ∑2 y ∑3. Se observa que el acarreo de salida del sumador
completo de más a la izquierda se convierte en el bit más significativo (MSB) en la
suma ∑3.
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Ejemplo 3.1: Verificar que el sumador paralelo de 2 bits de la Figura 3.5 realiza la
siguiente suma correctamente:
1 Solución:
10
+ 11
101
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(a) (b)
Figura 3.6. Sumador en paralelo de 4 bits
(a) Diagrama de bloques (b) Símbolo lógico
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Solución:
EXPANSION DE SUMADORES
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SUMADOR BCD
En la tabla 3.1 se muestra las correcciones que hay que hacer para realizar la
suma BCD, recordar que cuando el resultado de la suma es mayor que 9 o se genera
acarreo hay que sumar 610 o 01102.
Para diseñar el circuito corrector, tomamos el bit de acarreo de salida sumador (C4);
obtenemos la expresión boolena con el mapa de Karnaugh de los valores que
requieren corrección (1010, 1110, 1210, 1310, 1410,1510), por lo tanta la expresión boolena
nos queda:
Cn = C4 + ∑10,11,12,13,14,15
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Cn = C 4 + S 3 S 2 + S 3 S 1
Aplicando DeMorgan:
Cn = C 4 ( S 3 S 2 )( S 3 S 1 )
(b)
(a)
Figura 3.9. Sumador BCD. (a) Con circuito corrector utilizando compuertas AND y OR, (b) Con
circuito corrector utilizando compuertas NAND.
RESTADORES
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Figura 3.10. Sumador paralelo que se usa para realizar la sustracción (A - B) con el sistema complemento a 2.
Se invierten los bits del sustraendo (B), y C0 = 1 para producir el complemento a 2.
MULTIPICADOR BINARIO
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Para comparar números binarios de dos bits, se necesita una puerta OR-
exclusiva adicional. Los dos bits menos significativos (LSB) de ambos números se
comparan mediante la compuerta G1 y los dos más significativos (MSB) son
comparados mediante la compuerta G2, como se muestra en la Figura 3.14. Si los dos
números son iguales, sus correspondientes bits también lo son, y la salida de cada
puerta OR-exclusiva será 0. Si los correspondientes conjuntos de bits no son idénticos,
la salida de la puerta OR-exclusiva será un 1. Para obtener un único resultado de
salida que indique la igualdad o desigualdad entre los dos números, se pueden usar
dos inversores y una puerta AND, como muestra la Figura 3.14. La salida de cada
puerta OR-exclusiva se invierte y se aplica a la entrada de la puerta AND. Cuando los
bits de entrada de cada OR-exclusiva son iguales, (lo que quiere decir que los bits de
ambos números son iguales) las entradas de la puerta AND son 1, por lo que el
resultado a su salida también será 1. Cuando los dos números no son iguales, al
menos un par de bits será distinto, lo que da lugar a al menos un 0 en una de las
entradas de la puerta AND, y el resultado a su salida será 0. Por lo tanto, la salida de
la puerta AND indica la igualdad (1) o desigualdad (0) entre dos números.
Ejemplo 3.3: Aplicar cada uno de los siguientes conjuntos de números binarios a las
entradas del comparador de la Figura 3.15 y determinar la salida, evaluando los
niveles lógicos a través del circuito.
a) 10 y 10 b) 11 y 10
Figura 3.15. La puerta OR-exclusiva y el inversor se han reemplazado por un símbolo NOR-exclusiva para
reducir el número de compuertas.
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Solución:
Figura 3.16. Diagrama lógico de la comparación de dos números de 4 bits, A3 A2 A1A0 y B3B2 B1 B0
Además de disponer de una salida que indica si los dos números son iguales,
muchos circuitos integrados comparadores tienen salidas adicionales que indican cuál
de los dos números que se comparan es el mayor. Esto significa que existe una salida
que indica cuándo el número A es mayor que el número B (A>B) y otra salida que
indica cuándo A es menor que B (A<B), como se muestra en el símbolo lógico del
comparador de cuatro bits de la Figura 3.17.
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Para ello vamos a utilizar dos números de 4 bits, A y B, cuyo formato general
es A3A2A1A0 para el primer número, y B3B2B1B0 para el otro. Para determinar una
desigualdad entre los números A y B, nos fijamos primero en los bits más significativos
de cada número.
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Estas tres proposiciones son válidas para cada posición que ocupen los bits
dentro del número. El procedimiento general consiste en comprobar una posible
desigualdad en cualquier posición, comenzando por los bits más significativos. Cuando
se encuentra una desigualdad, la relación entre ambos números queda
inequívocamente establecida y cualquier otra desigualdad entre bits con posiciones de
orden menor debe ignorarse, ya que podrían indicar una relación entre los números
completamente opuesta. La relación de más alto orden es la que tiene prioridad.
Este dispositivo tiene todas las entradas y salidas del comparador discutido
anteriormente y, además, tres entradas en cascada: A<B, A=B y A>B. Estas entradas
permiten utilizar varios comparadores en cascada para la comparación de cualquier
número binario con más de cuatro bits.
Para expandir el comparador, las salidas A<B, A-B y A>B del comparador de
menor orden se conectan en cascada a las entradas del siguiente comparador de
orden inmediatamente superior. El comparador de menor orden tiene que tener un
nivel alto en la entrada A-B y un nivel bajo en las entradas A>B y A<B.
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Ejemplo 3.4: Utilizar comparadores 7485 para comparar las magnitudes de dos
números de 8 bits. Dibujar los comparadores con sus correspondientes
interconexiones.
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