UNIVERSIDAD NACIONAL TECNOLOGICA DEL CONO SUR DE LIMA (UNTECS)

Ingeniera Electrnica y Telecomunicaciones

ARQUITECTURA DEL COMPUTADOR LABORATORIO N 1

Tema: Alumno:

Manejo bsico del Max Plus 2

Guillen Salvatierra Juan Manuel Docente: Ing. Gustavo Paz Purizaca

Mayo del 2012

OBJETIVO Hacer del lenguaje VHDL una herramienta indispensable para la elaboracin de sistemas electrnicos, adems de ser til en la solucin de problemas. MARCO TERICO LENGUAJE VHDL El lenguaje VHDL es un lenguaje para la descripcin de sistemas electrnicos digitales y de esta descripcin el sistema o circuito real puede ser implementado. Permite modelar, y simular sistemas desde un alto nivel de abstraccin hasta el nivel ms bajo (puertas, biestables). El lenguaje VHDL es un estndar, por lo cual, el lenguaje es independiente de la tecnologa o el fabricante que lo emplee en sus dispositivos, y esto lo hace porttil y reutilizable. Bsicamente permite 3 niveles de descripcin: 1. Comportamental o algortmico 2. Flujo de datos o RTL 3. Estructural ESTRUCTURA: La sintaxis de VHDL no es sensible a maysculas o minsculas por lo que se puede escribir como se prefiera. Adems se debe definir el tipo de entidad y recordar que los comentarios empiezan por dos guiones. ESTRUCTURA ENTITY (Entidad): Es el smbolo o nombre que representar al sistema. PORTS (Puertos): Entradas y salidas. INSTANCE (Instancias): Sub-mdulos. SIGNALS (Seales): interconectan los puertos. LIBRARY (Librera): Coleccin de los cdigos ms usados, ubicados dentro de paquetes. DISEO: Pasos bsicos para el diseo de un sistema. 1. 2. 3. 4. Describir el comportamiento del sistema. Simular el comportamiento del sistema. Describir estructuralmente el diseo. Implementar el diseo.

Con el lenguaje VHDL los pasos anteriores se realizan en paralelo. OPERADORES: De asignacin: <=: Asigna un valor a una seal =: Asigna un valor a una variable. =>: asigna valores a elementos individuales de un vector.

Lgicos: NOT, AND, NAND, OR, NOR, XOR, XNOR. Aritmticos: +, -, *, /, **, MOD, REM, ABS. De comparacin relacin: =, , <, >, <=, >=. SECCIONES BSICAS: Para declarar el uso de una librera en el cdigo VHDL es necesario ubicar al principio las siguientes dos lneas de comando: LYBRARY nombre _ de _la _ librera; USE nombre _de _la_ librera .nombre _del _ paquete. Partes _del_ paquete; PAQUETES MS USADOS: ieee.std_logic_1164, el cual pertenece a la librera ieee y especifica un sistema lgico multinivel. Entro_ d_ de la librera std, especifica recursos como tipos de datos, textos de entrada y salida, etc. work de la librera work, es donde se almacenan los diseos realizados. DESARROLLO DEL LABORATORIO 1. Programar en VHDL y verificar la compuerta lgica bsica OR, mostrando las seales de entrada y salida PROGRAMA: entity programa1 is port(a: in bit; b: in bit; f: out bit); end programa1; architecture pro1 of programa1 is begin f<=a or b; end pro1; RESULTADO DE LA SIMULACION:

2. Programar en VHDL y verificar la compuerta lgica bsica AND, mostrando las seales de entrada y salida PROGRAMA: entity programa2 is port(a: in bit; b: in bit; f: out bit); end programa2; architecture pro2 of programa2 is begin f<=a and b; end pro2; RESULTADO DE LA SIMULACION:

3. Programar en VHDL y verificar la compuerta lgica bsica NOR, mostrando las seales de entrada y salida PROGRAMA: entity programa3 is port(a: in bit; b: in bit; f: out bit); end programa3; architecture pro3 of programa3 is begin f<=a nor b; end pro3;

RESULTADO DE LA SIMULACION:

4. Programar en VHDL y verificar la compuerta lgica bsica NAND, mostrando las seales de entrada y salida PROGRAMA: entity programa4 is port(a: in bit; b: in bit; f: out bit); end programa4; architecture pro4 of programa4 is begin f<=a nand b; end pro4; RESULTADO DE LA SIMULACION:

5. Programar en VHDL y verificar la compuerta lgica bsica XOR, mostrando las seales de entrada y salida PROGRAMA: entity programa5 is port(a: in bit; b: in bit; f: out bit); end programa5; architecture pro5 of programa5 is begin f<=a xor b; end pro5; RESULTADO DE LA SIMULACION:

6. Modele los siguientes circuitos utilizando VHDL estructural

SIMPLIFICACION: f=!a.b.c + a.!b.c PROGRAMA: entity programa6 is port(a: in bit ; b: in bit ; c: in bit ; f: out bit); end programa6; architecture pro6 of programa6 is begin f <= ((not a) and b and c) or (a and (not b) and c); end pro6; RESULTADO DE LA SIMULACION:

7. Modele los siguientes circuitos utilizando VHDL estructural

SIMPLIFICACION: f=b.c + c.a + a.b.(c+a) PROGRAMA: entity programa7 is port(a: in bit; b: in bit; c: in bit; f: out bit); end programa7; architecture pro7 of programa7 is begin f<= ((b and c) or (c and a)) or ((c or a) and (a and b)); end pro7; RESULTADO DE LA SIMULACION:

8. Modele los siguientes circuitos utilizando VHDL estructural

SIMPLIFICACION: f= !a.b +!b.c + a.!c PROGRAMA: entity programa8 is port(a: in bit; b: in bit; c: in bit; f: out bit); end programa8; architecture pro8 of programa8 is begin f<= ((not a) and b) or ((not b) and c) or (a and (not c)); end pro8; RESULTADO DE LA SIMULACION:

9. Describa en VHDL un sistema digital de 4 entradas (e3, e2, e1 y e0, siendo e0 la menos significativa) y una salida (s), que funciona de forma que la salida toma el valor lgico 1 cuando el valor numrico codificado en la entrada se corresponde con un nmero par. 1 e1 0 0 1 0 0 1 e2 0 0 1 0 e.0 0 1 1 1 e3 1 sol. Por karnaught: s= s=

PROGRAMA: entity programa9 is port(e0: in bit; e1: in bit; e2: in bit; e3: in bit; s: out bit); end programa9; architecture pro9 of programa9 is begin s<= (not e0); end pro9; RESULTADO DE LA SIMULACION:

10. Describa en VHDL un sistema digital de 4 entradas (e3, e2, e1 y e0, siendo e0 la menos significativa) y una salida (s), que funciona de forma que la salida toma el valor lgico 1 cuando el valor numrico codificado en la entrada se corresponde con un nmero primo. 0 e1 0 1 1 1 1 0 e2 1 0 0 0 e.0 1 0 0 0 e3 0 sol. Por karnaught:

s= s=. .e1+.e1.e0+. .e0+.e1.e0

PROGRAMA: entity programa10 is port(e0: in bit; e1: in bit; e2: in bit; e3: in bit ; s: out bit); end programa10; architecture pro10 of programa10 is begin s<= ((not e3) and (not e2) and e1) or ((not e3) and e1 and e0) or ((not e2) and (not e1) and e0) or ((not e2) and e1 and e0) ; end pro10; RESULTADO DE LA SIMULACION:

CONCLUSIONES Para programar en VHDL se debe tener claro la estructura del lenguaje y efectuar ordenadamente los operadores de la ecuacin lgica. Mediante la simulacin podemos observar la respuesta de la ecuacin lgica y puede ser verificada mediante las tablas de verdad. Es posible reducir grandes algoritmos y representarlos en forma de bloques lgicos que realizan cierta funcin. El Max Plus 2 es uno de los muchos software donde se pueden programar en VHDL, as como disear y simular circuitos digitales.

RECOMENDACIONES Al momento de programar, tratar de respetar el orden de la secuencia lgica. Verificar los errores, si se dan, al momento de compilar el programa.