Universidade Federal de Minas Gerais

Escola de Engenharia Departamento de Engenharia Eletrnica

Laboratrio de Sistemas Digitais
Aulas 13: Projetar um pequeno processador dedicado em VHDL.

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TRABALHO EM GRUPO AVALIATIVO:
Trabalho em grupo de at 3 alunos (livre associao).
Valor: 25% dos pontos de laboratrio.
Ser sorteado um dos membros do grupo para executar a demonstrao e dar as explicaes sobre a
implementao da arquitetura e do cdigo solicitadas pelo professor. O desempenho do aluno
apresentador refletir a nota do grupo.
OBJETIVOS:
Esta aula prtica tem como objetivo capacitar o aluno no projeto de um pequeno processador dedicado
em VHDL (controladora + caminho de dados) a nvel RTL usando uma biblioteca de componentes.
MATERIAL UTILIZADO:
Microcomputador com software Quartus II Altera Web Edition (gratuita). Kit didtico de lgica
programvel marca EXSTO modelo XD301 com CPLD da famlia MAX3000A, modelo EPM3064ALC44-10 e
Gravador USB Blaster e cabo USB.
INTRODUO:
Nessa prtica voc realizar o projeto de um pequeno processador, o qual executar uma sequncia pr-
definida de operaes. Voc dever usar alguns dos componentes que desenvolveu na aula passada. A escolha
desses componentes, bem como a adaptao dos mesmos ao projeto, faz parte da sua soluo.
O projeto de um processador dedicado segue o mtodo de projeto RTL Register Transfer Level
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em VHDL.
Esse composto por uma sequncia de passos:
Passo 1. Crie uma mquina de estados finitos de alto nvel.
A FSM de alto nvel tem condies de transio de estado de alto nvel, que extrapolam as expresses
puramente booleanas (p.ex. A>B, A+B=C, etc.)
Passo 2. Crie o caminho de dados com os componentes necessrios ao projeto.
Os componentes necessrios ao caminho de dados so aqueles sequenciais e ou combinacionais
responsveis pela transformao das condies de transio de estado e sadas descritas em alto nvel
para descries equivalentes de baixo nvel, ou seja, expresses booleanas (p.ex: comparadores,
somadores, contadores, registradores, etc.).
Passo 3. Conecte o caminho de dados unidade de controle.
Defina quais sero os sinais binrios que iro transitar entre os mdulos do caminho de dados e a
unidade de controle. Conecte-os aos respectivos blocos.
Passo 4. Obtenha a Mquina de Estados Finitos da unidade de controle
A FSM da unidade de controle a mesma mquina de estados de alto nvel, mas modificada: as
condies de transio de estado de alto nvel so substitudas pelas condies de transio de estado
de baixo nvel (booleanas) vindas do caminho de dados.
Passo 5. Implemente a Controladora (FSM de baixo nvel que realiza a FSM de alto nvel) em VHDL.

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Captulo 5 do livro Sistemas Digitais, Projeto Otimizao e HDLs de Frank Vahid.

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Aulas 13: Projetar um pequeno processador dedicado em VHDL.

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TAREFAS QUE DEVERO SER FEITAS ANTES DO DIA DA AULA (PR-RELATRIO)
1. De posse dos componentes desenvolvidos na aula anterior:
a. Registrador de carga paralela;
b. Registrador de deslocamento (sequencial);
c. Somadores (ripple carry);
d. Deslocadores (combinacional);
e. Comparadores de igualdade e de magnitude;
f. Contadores Ascendentes / Descendentes;
g. Temporizadores.
h. Banco de Registradores
Usando o mtodo descrito na introduo, desenvolva um projeto RTL que exiba nos LEDs do kit o valor mximo
encontrado em um banco de registradores consistido de 4 nmeros de 4 bits se selecionarmos um boto B1,
ou ento o menor valor encontrado no banco de registradores se apertarmos o boto B2. Um boto B0 dever
fazer com que o contedo dos registradores do banco seja zerado. Um boto B3 far com que um dado de 4
bits (selecionado pelas chaves do kit) seja gravado em um endereo de um dos 4 registradores do banco. O
endereo para gravao do dado no registrador dever vir de 2 chaves usadas pelo kit.
MATERIAL A SER ENTREGUE:
Os alunos devero postar no site do Moodle a documentao correspondente ao projeto do grupo at 23:50h
do dia seguinte apresentao, contendo, no mnimo, os seguintes itens:
Breve descrio da situao abordada e da soluo implementada, e descrio textual do projeto,
incluindo:
o Diagrama de estados de alto nvel.
o Diagrama de blocos do caminho de dados e descrio textual de funcionamento de seus
componentes. Diagramas esquemticos de interligao , se houver.
o Diagramas de interligao entre o caminho de dados e a controladora.
o Diagrama de estados da controladora (FSM de baixo nvel que realiza a FSM de alto nvel).
Programas VHDL, acompanhados das respectivas mquinas de estado geradas (disponvel em Tools >
Netlist Viewers > State Machine Viewer).
Formas de onda da simulao (estmulos e sadas) para no mnimo dois cenrios de teste.
Arquivos do projeto zipados, contendo pelo menos:
o .qpf - quartus project file
o .bdf - block diagram file (se houver)
o .vhd - vhdl file
o .vwf - vector waveform file (entrada de simulao)
A documentao dever conter as correes eventualmente necessrias observadas durante a validao no kit
quando da aula prtica.
ATIVIDADES NO LABORATRIO:
Valide sua soluo montando-a no kit XD301. Apresente-a ao professor para conferncia e arguio.