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Tendencias en diseo digital

CMOS - VLSI
Tendencias en diseo digital
CMOS - VLSI
Ivan Jaramillo Jaramillo
Todos los derechos reservados
Ivan Jaramillo Jaramillo
Universidad Nacional de Colombia
Diseo, diagramacin y edicin: Carolina Jaramillo
www.littha.com
Ilustracines y grfcas: Edna Lizarazo
www.pleasure.com.co
Primera edicin: Agosto de 2012
Impreso en Bogot, Colombia
Tendencias en diseo digital CMOS - VLSI
Indice
Prlogo 11
Cpitulo 1
La era del estado slido Resea Historica 15
Cpitulo 2
El Chip VLSI 25
Cpitulo 3
Juntura PN 41
Cpitulo 4
El MOSFET 85
Cpitulo 5
Reglas de diseo para transistores 137
Cpitulo 6
El inversor CMOS 167
Cpitulo 7
Lgica Combinatoria en CMOS 221
Cpitulo 8
Lgica Secuencial en CMOS 277
Cpitulo 9
Lgica Dinmica en CMOS 323
Cpitulo 10
Celdas Estndar 373
Cpitulo 11
Diseo de Alto Nivel 413
Cpitulo 12
Test de circuitos integrados 443
Apendice
L-edit 469
Referencias y bibliografa 549
A Ana Mara, Carolina y Juan Camilo
por todo su amor.
11
D
urante mas de una dcada se ha venido trabajando en los procesos de diseo
digital de alto nivel en los cursos del rea de sistema digitales en el programa de
pregrado de Ingeniera Electrnica de la Universidad Nacional. Especfcamente
el curso de Tcnicas de Integracin se ha centrado en el estudio del diseo di-
gital con tecnologas CMOS. Dado el desarrollo que la tecnologa CMOS ha tenido en los
ltimos 15 aos, hemos centrado nuestro estudio en profundizar sobre su alcance, funcio-
nalidad, ventajas y tcnicas de diseo. No obstante nos encontrabamos con la ausencia
de textos gua que permitieran cubrir toda la temtica de nuestros cursos y en especial del
curso de Tcnicas de Integracin.
Durante los ltimos cinco aos como profesor de esta asignatura, me dediqu a
realizar una recopilacin de los temas e incluir algunas ayudas para el estudiante con
el nimo de conseguir una comprensin de los procesos tecnolgicos del CMOS en el
ambiente industrial de nuestro pas. Esta es la razn por la que hacemos nfasis en
este texto en diseo digital de alto nivel con implementacin de Celdas Estndar, ya
que esta es la tecnologa que las grandes compaas del mundo de la electrnica de
consumo estn empleando en sus diseos e implementaciones.
La organizacin del libro inicia con dos captulos en donde se realiza una breve
resea sobre el desarrollo de transistor y a continuacin se muestra la importancia y el
impacto de la tecnologa CMOS, como eje central de los desarrollo de aplicaciones del
mundo de la electrnica comercial.
El captulo 3 muestra una breve referencia sobre el comportamiento de la juntura
pn y su forma de caracterizar el comportamiento esttico y dinmico de los disposi-
tivos semiconductores.
El captulo 4 presenta la estructura y comportamiento del transistor Mosfet en don-
de se incluyen los modelos bsicos y sus circuitos equivalentes.
El captulo 5 explica la importancia del conocimiento y manejo de las reglas de
diseo, las cuales constituyen la interfaz entre el diseador y el responsable del pro-
ceso de fabricacin.
El captulo 6 presenta la arquitectura bsica de la estructura CMOS, la cual corres-
ponde al inversor. Se presenta su arquitectura, operacin, modelamiento y se estable-
cen las bases para el diseo de cualquier compuerta lgica
Prlogo
12
El captulo 7 corresponde al diseo de lgica combinatoria y las posibles variantes que se
pueden obtener con transistores Mosfet para la implementacin de funciones lgicas.
El captulo 8 presenta las diferentes confguraciones para conseguir sistemas digita-
les con realimentacin positiva y as lograr circuitos bsicos de lgica secuencial.
El captulo 9 corresponde a las confguraciones de lgica dinmica y su importancia
en los procesos de diseo en donde prevalece la reduccin del numero de transistores.
El captulo 10 presenta el proceso tecnolgico de diseo con celdas estndar.
El captulo 11 muestra las consideraciones bsicas del diseo digital de alto nivel y fnal-
mente el captulo 12 incluye algunas recomendaciones para la realizacin del test en Asics.
Por ultimo, se incluyo un anexo sobre el manejo de la herramienta L-edit, la cual espero
sea de mucha ayuda para los estudiantes que desarrollan circuitos integrados con la tec-
nologa de celdas estndar.
Quiero expresar mi profundo agradecimiento a mi hija Carolina, quien con mucha
dedicacin realiz la diagramacin de este texto.
IVAN JARAMILLO JARAMILLO
Chia . Junio de 2012
C
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P

T
U
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O
1
La era del estado slido
Resea Historica
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L
as observaciones de Faraday en 1833, sobre la peculiaridad del sulfuro de plata,
dieron partida a la electrnica del estado slido en 1947 y al circuito integrado, a
fnales de los 50. La teora de la mecnica cuntica de Schrdinger fue necesaria
para explicar la conducta de los semiconductores; la alquimia fue necesaria para
hacerlos, aparentemente. No obstante, la tecnologa del semiconductor dio comienzo a
una nueva industria aventurera que transform la segunda mitad del siglo XX y penetr
como elemento fundamental en todos los campos de la tecnologa
1

Cuando los laboratorios Bell, anunciaron la invencin del transistor, la prensa ge-
neral trat el desarrollo casi indiferentemente. El New-York-Times public la noticia al
siguiente da, julio 1 de 1948, en la ultima pgina del peridico, como el ltimo artculo
en la columna de noticias de la Radio: Un dispositivo llamado transistor que tiene va-
rias aplicaciones en la radio, donde es empleado ordinariamente el tubo de vaco, se
desarroll por primera vez ayer en los laboratorios telefnicos Bell, 463 calle Oriental,
donde fue inventado. El dispositivo s demostr en un receptor de radio que no conte-
na ninguno de los tubos convencionales.
El dispositivo desarrollado funcionaba como un amplifcador, aunque tambin se
poda usar como un oscilador que emita ondas de radio. Tena la forma de un cilindro
de metal pequeo de una y media pulgada de largo, el transistor no contiene ni vaco, ni
rejilla, ni placa, ni funda de vidrio para mantener fuera el aire. Su accin es instantnea
y no se disipa calor como en un tubo de vaco.
La idea de usar algn tipo de interruptor electrnico, en vez del tubo de vaco, para
reemplazar el sistema de interruptores mecnicos del sistema de comunicacin telef-
nica cobra inters en 1936.
Durante 1945, los laboratorios Bell realizan un amplio curso de investigacin en la
fsica de los semiconductores apuntando al desarrollo del transistor. En 1948 el tubo
de vaco estaba en una alta sofsticacin como producto comercial. Era frgil es cierto;
pero aun as, fue el primer amplifcador. El transistor requiri totalmente, nuevos m-
todos de produccin para el sistema diseado; y al principio era muy costoso. A causa
del reducido tamao, al poco peso del transistor y al bajo consumo de potencia, hace
que el ejrcito lo adquiera inmediatamente; tambin trabajan con el los fabricantes
de artculos para el cuidado del odo. Lo que inclino las balanzas totalmente hacia el
transistor, era la infuencia de las computadoras y su necesidad de enormes cantidades
de pequeos interruptores de bajo poder, as como la digitalizacin de muchos de sus
sistemas. Pero si algn factor puede darse crdito por el nacimiento del transistor, es la
curiosidad intelectual, el transistor tena sus orgenes en una teora cientfca en lugar
de tenerlo en desarrollos tecnolgicos.
2
Es irnico que aunque el concepto de un transistor de efecto de campo, sea muy
simple, su desarrollo estaba destinado a llegar, despus de un amplifcador ms com-
plicado: el transistor bipolar. El principio de operacin del transistor de efecto de campo
se basaba en una modulacin de la corriente que fua a travs de un pedazo corto y
grueso de material semiconductor por inyeccin de portadores de carga a travs de
1 The Foundation of Silicon Age Ian M.Ross Bell Labs Technical Journal Autumn 1.997
2 A history of the invention of the transistor and where it will lead us William F. Brinkman, Douglas E. Haggan, William W.
Trotman IEEE Journal of solid state circuits. Vol 32, No- 12, December 1.997.
18
una compuerta totalmente aislada del material. Pero la clave para su desarrollo estaba en
la formacin de estados en la superfcie: Los portadores de carga inyectados no podan
afectar el fujo de la corriente a travs del material semiconductor por que ellos quedaban
atrapados en la superfcie del material. La ignorancia sobre esta superfcie retarda la apa-
ricin del transistor de efecto de campo y tambin la del bipolar.
Los Precursores
L
aboratorios Bell ya era en 1948, y aun lo es, una de las ms grandes industrias
de investigacin y desarrollo en el mundo. Es quien explora todos los aspectos
en sus negocios de telecomunicaciones, la disciplina de la metalurgia, la qu-
mica, la ciencia de materiales, la fsica del estado slido y la ingeniera, utilizo
organizadamente estas disciplinas para conseguir el logro del primer amplifcador de
estado slido. Las investigaciones de Bell en la fsica de los transistores fueron un
producto de las investigaciones en el tubo de vaco, el cual estaba a la par con las
emisiones termoinicas y otras propiedades de las superfcies de los materiales. Walter
H. Brattain, uno de los tres hombres que jugo un papel principal en la invencin del
transistor fue asignado a la investigacin del tubo de vaco cuando se uni a los labora-
torios Bell en 1929. Los conocimientos de Brattain en fsica del estado slido le dieron
una inclinacin hacia los semiconductores y en 1931, el fue reasignado al centro Bell
para estudiar el rectifcador de xido de cobre junto con J.A. Becker.
Brattain y Becker estaban convencidos de que la accin rectifcadora tomaba lugar
en la unin del metal y del oxido de cobre, y que el fujo de corriente a travs de los ma-
teriales era hmico (Ohm). Estos descubrimientos fueron confrmados por experimentos
en fotoelectricidad, en los cuales un fujo de corriente era producido solamente por la
iluminacin de la unin y por el volumen de los materiales. Como pas con muchos otros
cientfcos de su tiempo, las investigaciones de Laboratorios Bell tambin se concentra-
ron con la nocin de cmo aadir un tercer electrodo (una malla de control) al rectifcador
para hacer un amplifcador. En 1931, el Fsico ingles Alan H, Wilson, public el modelo
terico de un semiconductor slido, el cual se relacionaba con el trabajo inicial sobre el
movimiento de los electrones de los metales a los aislantes y semiconductores. Dentro
de los pocos aos siguientes, se generaron contribuciones a la teora de los semicon-
ductores por parte de Mott en Inglaterra, Yakob Ilich Frenkel y Davydov en la Repblica
Sovitica y Schottky en Alemania.
Un estudiante William Shockey, el ms joven de tres diseadores claves en el desa-
rrollo del transistor, se uni a los laboratorios Bell inmediatamente despus de recibir su
doctorado en fsica del Instituto Tecnolgico de Massachusetts en 1936.
19
El Invento
P
robablemente el hombre responsable de plantar la idea del transistor de Shoc-
kley fue Mervin Kelly, director de las investigaciones y ms tarde, presidente
de los laboratorios Bell. Inevitablemente Brattain y Shockley cruzaron sus ca-
minos a fnales de los 30. Shockley se haba envuelto en las investigaciones
de Brattain y Becker sobre los rectifcadores de xido de cobre y en diciembre 29 de
1939, hizo su primer cuaderno de entrada con una propuesta de un semiconductor am-
plifcador construido de xido de cobre. l haba estudiado la teora de Shockley sobre
la regin espacial de carga, la capa superfcial del semiconductor cerca de su unin
con el metal, y not que esa capa se vaciaba de cargas en presencia de un campo de
potencial inverso. Esto llev a Shockley a pensar por qu no podra l extendiendo, de
algn modo, la capa de vaciamiento bajo un campo elctrico aumentado, usarlo como
una vlvula para regular el fujo de corriente? l escribi en su cuaderno: Se me ha
ocurrido que un amplifcador usando semiconductores en vez de vaco, es en principio
posible, suponiendo que una fna malla con una capa de cobre sea oxidada, permitien-
do que los contactos hmicos sean hechos hacia las superfcies externas.
Brattain y Shockley continuaron experimentado con el xido. Russel S. Ohl, un qu-
mico de las directivas investigativas de los laboratorios Bell, trabajaba mientras tanto con
silicio, un material muy poco conocido en ese tiempo. Ohl observ el comportamiento de
unos detectores de silicio tipo Bigote de Gato, en los cuales Bell haba buscado mejorar
los detectores de microondas, as que comenz a trabajar con los metalrgicos, J.H.
Scaff y H.C. Theurer, quienes haban descubierto que derritiendo silicio al vaco se po-
dan obtener lingotes relativamente puros; aunque algunos podran rectifcar en alguna
forma, algunos de otra, y algunos no. Al material que conduca mejor cuando se inclinaba
negativamente, lo llamaron tipo n; al que conduca mejor de la otra forma lo llamaron tipo
p. Scanff y Theurer eventualmente descubrieron que lo que distingua el silicio tipo p era
la cantidad de impureza que contena. Adems los dos metalrgicos encontraron que los
elementos en ambos lados de la cuarta columna de la tabla peridica, eran el silicio y el
germanio, y stos podan ms fcilmente producir el efecto deseado. Los elementos de la
quinta columna como el fsforo y el arsnico, provean de un exceso de electrones y as,
hacan un material de tipo n. Los elementos de la tercera columna incluyendo el boro y el
indio creaban un exceso de hoyos haciendo un material de tipo p. Brattain se maravill
de la elegante simplicidad de este descubrimiento.
Las investigaciones de los laboratorios Bell se concentraron exclusivamente en el
germanio, ya que sus propiedades eran mas claramente entendidas que las del silicio.
A mediados de diciembre de 1947, Pearson y Bardeen, probaron que bajando la tem-
peratura del semiconductor los electrones atrapados en la superfcie podan ser congela-
dos y su efecto de campo, detectado. Un intento consecuente para medir ese cambio de
potencial en la superfcie del germanio, con esa temperatura, result ser una prueba in-
conclusa: la condensacin interfera. Una posible solucin fue sugerir que todo el aparato,
un pedazo de semiconductor, con los electrodos de contacto respectivos, y cables para
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medir los potenciales de contacto y voltajes fotoelctricos, fuera sumergido en un lquido
aislante o en un electrolito. Variando entre la superfcie del semiconductor y el respectivo
electrodo, intentaron cambiar signifcativamente el voltaje generado fotoelctricamente.
El grupo que haba hecho esto, haba descubierto el efecto de campo de Shockley.
La semana antes de navidad una adaptacin del experimento anterior produjo un tro-
do amplifcador: un potencial aplicado, entre una gota de agua, alrededor de un contacto
de metal con silicio y la placa de silicio, que poda regular por su cuenta un fujo de co-
rriente al contacto con el semiconductor. Otros lquidos, electrolticos, dieron an mejores
resultados. Sin embargo, el grupo saba que el amplifcador que ellos estaban buscando
no poda utilizar lquidos; se hicieron intentos de usar un flme evaporado de oro alrededor
del punto pero debido a sus pequeas dimensiones, un bajo voltaje destruira aun el pun-
to de contacto. Cuatro das despus en diciembre 23 de 1947, el grupo obtuvo su mayor
triunfo. Bardeen y Brattain haban decidido que lo que haba que hacer era conseguir dos
contactos extremadamente cercanos entre s en la superfcie del semiconductor. Por sus
clculos la distancia no deba ser mayor de o milsimas. Esto los puso en problemas ya
que el alambre ms fno que tenan para trabajar tena 5 milsimas de dimetro. Bardeen
y Brattain descubrieron pronto que un pequeo potencial en el emisor, positivo con res-
pecto a la base, podra inyectar hoyos en la superfcie del semiconductor y prontamente
incrementar su capacidad de carga de corriente. Usando la accin de vlvula, su amplif-
cador logr una ganancia de voltaje de aproximadamente 100 eso operando en el rango
del audio.
El circuito original fue dado a conocer aun en ese da, y usando inmediatamente si-
guiente en la construccin de un oscilador, despejando cualquier duda de que era verda-
deramente un amplifcador. El nico problema urgente era como llamar al invento.
Figura 1.1 El primer Transistor
1
1 http://francisthemulenews.wordpress.com/2008/08/16/como-se-hace-un-genio-o-la-historia-de-
bardeen-y-el-primer-transistor/
21
El Transistor
E
l nombre lleg un da cuanto John R.Pierce estaba en la ofcina de Brattain.
Pierce, que era mejor conocido por su trabajo en comunicaciones satelitales,
propuso un nombre que encaj en la dualidad del invento y los tubos de vaco:
el parmetro importante en un tubo. El razon: esto es transconduccin de
radio de corriente externa a voltaje interno; el amplifcador de estado slido brind gran
resistencia. Pierce sugiri la palabra transistor. Fue slo despus de siete meses que
los laboratorios Bell anunciaron pblicamente su transistor. El grupo de trabajo en el
semiconductor, necesit todo ese tiempo para entender completamente el efecto que
envolva el funcionamiento del transistor, de manera que pudieran escribir un documen-
to sobre esto y as poder patentarlo. Tambin los militares, tuvieron que ser invitados
a mirar si, a su parecer, este invento tena que ser guardado como clasifcado. Pero
un informe convenci a los militares de que no era necesario hacerlo y una semana
despus fue llevado a cabo su primera demostracin pblica en Nueva York en junio
30 de 1948. La clida acogida del pblico, sin embargo, dej entre ver que el invento
iba a quedar como una rareza de laboratorio hasta que ms versiones prcticas fueran
hechas y diseadas a los equipos. Ya que Shockley no haba participado en el descu-
brimiento del punto de contacto del transistor, la patente fue adjudicada a Bardeen y
a Brattain, aunque l fuera el lder del grupo del semiconductor, y fue ciertamente un
contribuyente clave en el conocimiento que permiti este descubrimiento. Shockley
decidi abandonar su idea de un transistor de campo-efecto, temporalmente, y se con-
centr en otra idea que tena, para un mejor dispositivo bipolar y sugiri que el efecto
del transistor poda tomar lugar en una estructura que empaquetara una regin de se-
miconductor n entre dos regiones de semiconductor p. Shockley llam a la estructura
un transistor de unin, pero no pudo verifcar la teora de su operacin simplemente
porque no haba manera de construirlo en ese tiempo.
Los laboratorios de TI producan transistores de punta de contacto, como tambin
su respectiva ensambladura en ese mismo ao, pero su mayor contribucin fue en 1954
cuando anunciaron el primer transistor hecho con silicio.
El primer dispositivo construido por difusin fue el transistor mesa. Este poda operar
con frecuencias ms altas que dispositivos anteriores (algunos de estros primero transis-
tores mesa llegaron al nivel del gigahertz) y era mejor para disipar el calor por su estruc-
tura rugosa.
El aparato hizo su primera aparicin en 1958, y en 1959 era lo ultimo en el campo de
transistores. Fue entonces cuando Fairchild Semiconductor marco huella en la industria
del transistor con el proceso planar.
A fnes de los aos 50s, ingenieros en Fairchild Semiconductor Co. Y en Texas Instru-
ment desarrollaron el primer transistor plano, y ms adelante el primer circuito integrado
plano. La invencin del circuito integrado revel el potencial para extender el costo y los
benefcios de operacin de los transistores a todos los circuitos producidos en masa.
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La invencin del circuito integrado permiti que docenas de transistores se pusieran
en el mismo chip. Este empaquetamiento permiti construir computadoras ms peque-
as, rpidas y baratas que sus predecesores con transistores. Las primeras versiones de
la IBM 360 eran transistorizadas, pero las versiones posteriores no solo eran ms rpidas
y poderosas, sino que fueron construidas en base a circuitos integrados. En 1965, Gor-
don E. Moore (fundador de Fairchild, y patentador del primer circuito integrado) cuantifc
el crecimiento sorprendente de las nuevas tecnologas de semiconductores. Dijo que los
fabricantes haban duplicado la densidad de los componentes por circuito integrado a
intervalos regulares (un ao), y que seguiran hacindolo mientras el ojo pudiera ver. En
1967, Fairchild introduce un chip que contena una ALU de 8 bits: el 3800. En 1968, Gor-
don Moore, Robert Noyce y Andy Grove establecen la compaa Intel, que en un principio
se dedica a fabricar chips de memoria. En este mismo ao, la computadora CDC 7600
logra la velocidad de 40 Mfops.
En el ao 1969, el departamento de defensa de los EE.UU. encarga la red Arpanet
con el fn de hacer investigacin en redes amplias, y se instalan los primeros cuatro nodos
(en la UCLA, UCSB, SRI y Universidad de Utah). Tambin se introduce el estndar RS-
232C para facilitar el intercambio entre computadoras y perifricos. En 1970 aparecen
los discos fexibles y las impresoras margarita. Tambin comienza a usarse la tecnologa
MOS (Metal Oxide Semiconductor) para circuitos integrados ms pequeos baratos. En
1971, Intel fabrica el microprocesador de 4 bits 4004, la primera computadora en un solo
chip. Su objetivo era ser usado para una calculadora. Ya en 1972, Intel fabrica el 8008,
primer microprocesador de 8 bits(que es reemplazado por el 8080, debido al lmite de
memoria de 16K impuesto por los pins en el chip).
En 1973, las tcnicas de integracin a gran escala (LSI Large Scale Integration) per-
miten poner 10.000 componentes en un chip de 1 cm2. En el mismo ao, John Metcalfe
propone el protocolo Ethernet para comunicacin en redes locales. En 1975, la primera
computadora personal, la Altair 8800, aparece en la revista Popular Electronics, explican-
do como construirla. Tambin en ese ao, IBM introduce la primera impresora lser.
En el ao 1976, Steve Jobs y Steve Wosniak disean y construyen la Apple I, que
consiste principalmente de un tablero de circuitos. IBM introduce las impresoras a chorro
de tinta en ese mismo ao, y Cray Research introduce la Cray I, una supercomputadora
con una arquitectura vectorial. Tambin Intel produce el 8085, un 8080 modifcado con
algunas caractersticas extra de entradas/salida. Poco ms tarde, Motorola introduce el
procesador 6800, que era una computadora de 8 bits comparable al 8080. Fue utilizada
como controlador en equipos industriales. Fue seguido por el 6809 que tena algunas
facilidades extra, por ejemplo, aritmtica de 16 bits.
En 1977, Steve Jobs y Steve Wosniak fundan Apple Computer, y la Apple II es
anunciada pblicamente. En 1978, Intel produce el 8086, una CPU de 16 bits en un
chip. Este procesador es completamente compatible con el 8080, y tambin lo fue el
8088, que tena la misma arquitectura y corra los mismos programas, pero con un bus
de 8 bits en lugar de uno de 16, hacindolo ms lento y barato. En ese ao DEC intro-
duce la VAX 11/780, una computadora de 32 bits que se hizo popular para aplicaciones
tcnicas y cientfcas. En 1979, Motorola introduce el procesador 68000 que seria ms
adelante el soporte para las computadoras Macintosh, Atari, Amiga y otras computado-
ras populares. Este procesador no era compatible con el 6800 o el 6809. Es un hbrido
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entre arquitecturas de 16 y 32 bits, y puede direccionar 16 Mb de memoria. De aqu en
ms los procesadores 680 x 0 siguen siendo muy similares desde el punto de vista del
programador, con pocas instrucciones agregadas en cada versin nueva. Tambin en
este ao aparecen los videodiscos digitales.
En 1980 se produce la primer computadora portable: la Osborne 1. David Patterson, en
la UC: Berkeley, introduce el concepto de RISC, y junto con Jhon Hennessy, de Stanford,
desarrollan el concepto.
En 1981 se lanza la computadora de arquitectura abierta IBM-PC, y un ao mas
tarde se produce el primer clon de esta computadora. En la dcada del 80, fue posible
la Integracin a muy alta escala (VLSI Very Large Sacel Integration) poniendo cientos
de miles (y posteriormente millones) de transistores en un chip.
En 1982, el gobierno de Japn inicia el proyecto de 5 generacin de computadoras,
enfocado en desarrollo de hardware para soporte de inteligencia artifcial. La computa-
dora Cray X-MP (dos Cray-1 conectadas en paralelo) muestra ser tres veces ms veloz
que una Cray 1. En este ao Intel pone a la venta los procesadores 80186 y 80188 que
tenan funcionalidad similar al 8086/88, pero mayores facilidades de entrada y salida.
Tambin sale el procesador 68008 de Motorola idntico al 68000, pero que usaba un bus
de 8 bits a menor costo. En 1983, el procesador 68010 soluciona algunos problemas del
procesador anterior, introduciendo facilidades para memoria virtual, y poda direccionar 2
Gb de memoria. En 1984, Phillips y Sony introducen el CD-ROM, que provee gran capa-
cidad de almacenamiento para datos digitales. En el mismo ao, Motorola introduce el
procesador 68020, que tena 250.000 transistores. Este era un procesador de 32 bits, con
un bus de 32 bits e instrucciones de multiplicacin y divisin de 32 bits. Este procesador
fue el corazn de las principales estaciones de trabajo cientfcas y de ingeniera (tales
como las de Sun Microsystems, Apollo y Hewlett-Packard) . La NEC fabrica un chip de
256 Kbits, e IBM un chip de RAM de 1 Mbit. Intel introduce su procesador 80286, que fue
usado principalmente en la IBM PC/AT y en los modelos PS/2, que permita direccionar
ms de 1 Mb de memoria.
En 1985, la computadora Cray alcanza una velocidad de 713 Mfops. Intel introduce
el procesador 80386, con procesamiento de 32 bits y administracin de memoria en el
chip. La versin SX era una versin especial del 80286, que fue usado priciplamente en
la IBM PC/AT y en los modelos PS/2, que permita direccionar ms de 1 Mb de memoria.
En 1985, la computadora Cray alcanza una velocidad de 713 Mfops. Intel introduce
el procesador 80386, con procesamiento de 32 bits y administracin de memoria en el
chip. La versin SX era una versin especial del 80386 que se poda insertar en un slot
de un 80286 para proveer una mejora parcial de las 80286 existentes. En 1988, Motorola
presenta una serie de microprocesadores RICS de 32 bits 88000. Estos pueden llegar a
velocidades de hasta 17 millones de instrucciones por segundo. En 1989, se introduce el
chip Intel 80486 que tena 1200.000 transistores. El procesador incluye el coprocesador
de punto fotante, un controlador de memoria y una cach de 8 Kb en el chip. El proce-
sador es de 2 a 4 veces ms rpido que el 386, y esta mejor preparado para construir
multiprocesadores. Tambin Cray funda Cray Computer Corporation, y construye la Cray
3 usando chips de Arseniuro de Galio. En 1991, la velocidad de 16 Gigafops. IBM, Moto-
rola y Apple se unen para construir el procesador Power PC.
24
En 1992,DEC introduce el primer chip que implementa su arquitectura de 64 bits
Alpha. En 1993, Intel introduce el Pentium. El procesador Power PC de Motorola contiene
7 millones de transistores, el Pentium II de Intel contiene aproximadamente 7.5 millones,
y el microprocesador Alpha de Digital contiene casi 10 millones. NEC anunci en 1997
que haba desarrollado un chip DRAM de 4 Gigabits. En el 2010 habr disponibles Tera-
chips (capaces de manejar un trilln de bits o instrucciones). Para lograr tales densidades
har falta desarrollar elementos que son de 1/10000 de milmetro (aproximadamente el
ancho de una cadena de ADN).
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A
P

U
L
O
2
El Chip VLSI
27
Resumen
L
as aplicaciones de la electrnica hoy en da se caracterizan bsicamente por
contar con alto nivel de procesamiento de informacin y un muy reducido tama-
o. Estas dos caractersticas han potenciado el desarrollo de nuevas metodolo-
gas de diseo y nuevos procesos de fabricacin, que han ido de la mano con
polticas de mercadeo y consumo masivo. Este artculo mostrar las tendencias que
se estn generando en el campo de la Microelectrnica y su importancia como sector
productivo que deber ser en pases del Tercer Mundo.
CAMPOS DE ACCIN DE LA MIRCROELECTRNICA
MICROELECTRNICA
INDUSTRIA MILITAR
APLICACIONES
AUTOMOTRICES
TELECOMUNICACIONES
COMPUTADORES
INSTRUMENTACIN
ROBTICA
ELECTROMEDICINA
ELECTRNICA
INDUSTRIAL
ENTRETENIMIENTO
Figura 2.1
28
El soporte fundamental del avance tecnolgico ha recaido sobre la Microelectrni-
ca, ya que esta ha asumido el manejo de la informacin cada vez en mayor volumen,
rapidez y efciencia.
Ese gran logro, lo concretamente novedoso, lleg solo con la Microelectrnica, pues
gracias a ella fue posible crear por primera vez componentes que renen los requisitos
para su adecuada utilizacin a gran escala:
MANEJO DE INFORMACIN
PRODUCCIN MASIVA
COMPLEJIDAD
TAMAO MUY PEQUEO
CONSUMO BAJO DE ENERGA
LOGROS
Cuentan con complejidad sufciente para la autonoma en el manejo de la informacin.
Es posible producirlos en grandes series a precios convenientes, de modo que
su posesin y utilizacin no es privilegio de pocos y, en cambio, llega a ser posible para
muchas personas.
Son tan pequeos y livianos y requieren tan poco energa, que para usarlos ya no
hace falta crear condiciones operativas extraordinarias.
1
Hasta la dcada pasada. Los aos 80s, los llamados pases del Tercer Mundo fue-
ron, fundamentalmente, partcipes de esa revolucin tecnolgica como consumidores de
diversas aplicaciones. Algunas de estas naciones han ido despertando, de forma muy
lenta, de ese aletargamiento en que han permanecido desde tiempo atrs. Han compren-
dido que deben enfrentar los nuevos retos tecnolgicos como componentes activos en el
desarrollo de la Microelectrnica
2
1 Los Chips y sus Perspectivas, Siemens Aktiengesellschaft, Berln, 1985.
2 Presente y Futuro de la Microelectrnica, L.A. Corts, Ingeniera e Investigacin, UN, No. 46,
1999.
Figura 2.2
29
La tecnologa del CI
L
os dispositivos electrnicos de hoy se caracterizan por una alta versatilidad,
baja disipacin de potencia, tamaos y volmenes extremadamente pequeos
y bajo costo en yuxtaposicin con el alto grado de sofsticacin y complejidad
del componente.
Los niveles de complejidad se han conseguido en la medida en que se han integrado
cada vez un mayor nmero de transistores dentro de un Circuito Integrado. El comporta-
miento histrico de los niveles de integracin fue predecido por Gordon Moore presidente
de Intel en 1960.
3
Figura 2.3 Ley Moore
4
3 Basic VLSI Design, D. A. Pucknell, K. Eshraghian, Prentice Hall 1995.
4 www.xataka.com
T
o
t
a
l

t
r
a
n
s
i
s
t
o
r
e
s
2,600,000,000
1,000,000,000
100,000,000
10,000,000
1,000,000
100,000
10,000
2,300
Nmero de transistores 1971-2011 - Ley de Moore
Ao
1971 1980 1990 2000 2011
Curva que muestra el
total de transistores
doblandose cada
dos aos
4004
RCA 1802
Z80
6809
MOS 6502
8085
8086 8088
6800
8080
8008
68000
80186
80285
80386
80485
Pentium
AMD K5
Pentium ll
Pentium lll
AMD K6
AMD K6- lll
AMD K7
AMD K8
Core 2 Duo
Cel Itanium 2
AMD K10
Dual Core Itanium 2
Six-Core Xeon 7400
Quad-Core Itanium Tukwila
8 Core Xeon Nehalem-EX
Quad-Core z196
Six-Core Core i7
Six-Core Opteron 2400
8-Core POWER7
10-Core Xeon Westmere-Ex
Core i7 (Quad)
Itanium 2 with 9MB cach
16-Core SPARC T3
POWER6
AMD K 10
Atom
Barton
Pentium 4
30
Propagation
delay/gate
10 ns
1 ns
nMOS
BiCMOS
ECL
GaAs
CMOS
100 ps
1 mW 10 W 100 W 10 mW 100 mW
Power dissipation/gate
10 ps
Los niveles de integracin han ido creciendo vertiginosamente mientras que el costo
por transistor se ha reducido. As pues el costo por transistor de un circuito SSI
5
en 1965
era del orden de US$10, mientras que el costo por transistor en un procesador Pentium-II
hoy en da es del orden de US$1.0e-5.
El proceso de miniaturizacin est enmarcado con la tecnologa para conseguir tran-
sistores ms pequeos. El tamao de los transistores se mide de acuerdo con la longitud
de las lneas que defnen su geometra. Hoy en da los mayores niveles de integracin se
consiguen con memorias DRAM de 64 Mbytes trabajadas en tecnologa de 0.35m, y se
estn anunciando tecnologas de 0.25m y 0.18m. No obstante el costo de implementar
un nuevo proceso tecnolgico es muy elevado, as por ejemplo el costo de una lnea de
fabricacin de 1.0m estaba alrededor de US$100M, mientras que el costo de una lnea
de 0.35m podra estar cerca de US$100000M.
6
El proceso tecnolgico CMOS en los ltimos aos, ha sido dominante por su alta
funcionalidad y su relativa efectividad en costos de circuitos VLSI. Este progreso puede
enmarcarse por la aparicin de chips en arquitectura RISC con capacidades de hasta 40
MIPS . Las ventajas relativas de esta tecnologa estriban en su bajo nivel de disipacin
de potencia, tiempos de propagacin medios y costo por transistor bajo.
En la prxima dcada, la tendencia tecnolgica primaria en la estructura fsica con-
tinuar hacia la miniaturizacin de CIs fabricados en silicio, ya que ello implica circuitos
con mejor desempeo y menores costos. No obstante se est llegando al punto de satu-
racin en la disminucin de tamaos, ya que por restricciones fsicas de los materiales,
ser muy complicado reducir ms las geometras en el proceso de fabricacin.
5 SSI : Small Scale Integration. Circuito Integrado de integracin a pequea escala
6 Trends in CMOS Tecnologies, C. L. Claeys, Memorias I Workshop IBERCHIP, Cartagena de Indias, 1995.
Figura 2.4 Evolucin de los procesos tecnolgicos de fabricacin CI
31
Se estn tomando otros caminos que permitan mejorar el desempeo de una tecnolo-
ga. Esto se est consiguiendo con la tecnologa BiCMOS, especialmente en aplicaciones
anlogas. En dispositivos de muy alta velocidad (por encima de 100 MIPS), se est explo-
rando la tecnologa de Arsenurio de Galio (GaAs). Tamben se estn efectuando trabajos de
investigacin en tecnologias optoelectrnicas y en estructuras de efecto cuntico.
E
n trminos generales los CI se clasifcan en dos grandes bloques: Circuitos Integrados
de Funcin Fija y Circuitos Integrados de Aplicacin Especfca (ASICs). Hoy en da el
diseo requiere ser personalizado para garantizar la integralidad de la aplicacin y evitar
su copia, esta es la razn por la cual los ASIC adquieren cada vez mayor importancia.
1970
1980 1990 2000 2010 2020
TENDENCIAS DE LOS SERVICIOS DE
INFORMACIN EN LA INDUSTRIA
Computadores
Principales
Aplicaciones de
Multimedia
Computadores
Personales
Redes de
Computadores
Computadores
Portatiles
Comunicacin
de Datos
Aplicaciones de
Multimedia
Video por
Demanda
HDTV por
Demanda
Inalambricos/ Datos celulares
Comunicaciones
Procesamiento
de voz/ Reconocimiento
Clasifcacin de los CI
ASIC
Sobre medidas Celdas Estndar
Arreglo de
compuertas
PIC
PLD FPGA
Figura 2.5 Tendencias de la informacin
Figura 2.6 Clasifcacin de los ASICS
32
Los circuitos de funcin fja en ocasiones llamados componentes discretos inclu-
yen Memorias, Microprocesadores y elementos de propsito general, los cuales han sido
desarrollados por empresas de gran capacidad tecnolgica y econmica.
7
Un ASIC es un circuito integrado cuya funcin ser defnida de acuerdo a unas ne-
cesidades particulares y surge como solucin de diseo a un problema especfco. Se
caracteriza por: reduccin de costos, proteccin contra copia, funcionalidad adecuada y
peculiaridad propia.
S
e realiza el diseo en la etapa de ms bajo nivel, permitiendo manejar estruc-
turas a nivel de transistores, consiguindose un alto nivel de fexibilidad pero
con elevados tiempos de desarrollo. Una variedad de esta clase de circuitos la
constituyen los circuitos Semi-Custom, en donde el fabricante le suministra al
diseador algunas libreras con celdas o estructuras bsicas, facilitando el trabajo del
diseador.
El diseo de este tipo de circuitos requiere de herramientas CAD, las cuales permiten al
diseador implementar la aplicacin a partir de los dibujos geomtricos de la confguracin
deseada. Normalmente estas herramientas conocidas como Compiladores de Silicio se conf-
guran de acuerdo con el proceso tecnolgico de fabricacin, es decir que tengan en cuenta las
restricciones de tamaos y las caractersticas y parmetros de los transistores bsicos.
E
n esta tipologa el diseador dispone de una librera de celdas o mdulos que
realizan funciones bsicas y que ya han sido probadas y caracterizadas por el
fabricante de la tecnologa. Los mdulos bsicos o celdas lo constituyen algunas
compuertas lgicas, fip-fops y registros entre otros, diseados de manera que
puedan ser ubicados en forma regular dentro del Chip. El diseador realiza su trabajo
en mucho menor tiempo, no obstante requerir de herramientas tipo CAD para generar las
geometras y realizar la comprobacin funcional del diseo.
7 Circuitos Integrados de Aplicacin Especfca, L.A. Corts, Ingeniera e Investigacin, UN, No. 47, 1999
Circuitos sobre-medidas
Celdas Estndar
33
Arreglos de Compuertas
En esta tecnologa se encuentran pre-fundidas estructuras bsicas y el usuario lo que
realiza es defnir las mscaras de interconexin de dichas estructuras. De esta manera un
solo chip cuenta con cientos de celdas idnticas, siendo cada una de ellas capaz de rea-
lizar una funcin lgica simple. Las celdas estn dispuestas segn un esquema regular,
por ejemplo en forma de flas. Entre las flas estn previstos canales de conexin dentro
de los cuales podrn ser colocadas lneas de metal.
Circuitos Programables (PIC)
Esta variedad de ASICs se basa en la caracterstica de su reconfguracin en sitio
para conseguir una aplicacin determinada. Dentro de los principales dispositivos con
esta caracterstica se destacan:
PLD
El Dispositivo de Lgica Programable contiene una gran cantidad de compuertas que
se encuentran interconectadas en el chip. Muchas de las conexiones se han dejado libres
para que sean programadas por el usuario con el fn de defnir una funcin lgica. Estn
orientados hacia la sntesis de mquinas de estado, contando en general con reducido
nmero de mdulos programables complejos y conexiones programables centralizadas.
Las arquitecturas de los PLDs pueden variar desde las memorias PROM (Program-
mable Read Only Memory) hasta los FPCs (Fuse Programmable Controllers), pasando
por PLAs (Programmable Logic Arrays) o FPLAs (Field Programmable Logic Arrays),
PALs (Programmable Array Logic) combiancionales y secuenciales, GAL (Generic Array
Logic) y PLS (Programmable Logic Secuencers), entre otros.
FPGA
La versin ms compleja de los dispositivos programables la constituyen los FPGA
(Field Programmable Gate Array), los cuales estn constituidos por bloques lgicos con-
fgurables, cuya funcin es programable y el conjunto de conexiones tambin. De esta
forma se puede realizar la interconexin de los distintos bloques e interfaces de entrada/
salida para el intercambio de seales con el medio externo. Se destacan tres caracters-
ticas importantes: nmero elevado de mdulos programables simples, conexiones conf-
gurables distribuidas y orientacin hacia el diseo jerrquico.
34
EL CHIP VLSI EN EL AO 2005
Tamao mnimo del proceso tecnolgico 0.1m
200 Millones
40 Millones
520mm
2.0 - 3.5 GHz
4000
7 - 8
0.9 - 1.2V
~160 A
160W
Nmero total de transistores
Nmero de compuertas lgicas
Tamao del chip
Frecuencia de reloj
Nmero de conexiones l/O
Nmero de capas de alambrado
Tensin de alimentacin
Corriente de alimentacin
Potencia disipada
AO
1947 1950 1961 1966
Tecnologa
Invencin del
transistor
Componentes
discretos
SSI MSI
1
Junturas Tran-
sistores y
diodos
Fuentes estables
Puertas lgicas
FLIP-FLOPS
Contadores
Mltiplex
Sumadores
-
1
10
10-1000
Productos tpi-
cos
Aproximacin
del nmero de
transistores por
chip utilizados
en productos
comerciales
AO
1971 1980 1990 2000
Tecnologa LSI VLSI ULSI* GSI
1000-20000
Microprocesador
de 8 bits
Rom
Ram
Procesadores espe-
ciales, maquinas de
realidad virtual, sen-
sores smart.
Microprocesador
es de 16 y 32 bits.
Sofisticados
PERIPHEARLS
GHM DRAM
20000-1000000
1000000-
10000000
>10000000
Productos tpi-
cos
Aproximacin
del nmero de
transistores por
chip utilizados
en productos
comerciales
Figura 2.7 Caractersticas de los CI en el ao 2005
35
AO
Transistores
por cm
1999
14
Millones
800mm
850mm 900mm 1000mm
1100mm 1300mm
16
Millones
24
Millones
40
Millones
64
Millones
100
Millones
0.14 m 0.12 m 0.10 m 0.07 m 0.05 m 0.035 m
2001 2003 2006 2009 2012
Tamao del Chip
La ley de Moore.
E
n abril de 1965 la revista Electronics produjo un suplemento especial para
celebrar sus 35 aos y en uno de sus artculos Gordon Moore describi las ex-
pectativas de la naciente tecnologa de los circuitos integrados. Para ese en-
tonces los circuitos integrados estaban limitados a 30 transistores, pero Moore
y su equipo de trabajo estaban desarrollando un nuevo producto con 60. Balanceando
innovacin y factores econmicos, Moore concluy que el nmero de dispositivos en un
IC pudiera doblarse cada ao durante la dcada siguiente. En 1975 esta cifra se cambi
a 24 meses para compensar por la creciente complejidad de los circuitos integrados y
hacia fnales de los 80 se cambi de nuevo a 18 meses. La ley Moore representa el
crecimiento exponencial de la capacidad de procesamiento digital con un mejoramiento
continuo de la relacin entre precio y desempeo de los circuitos integrados (Figura 1).
Es importante adicionar que en la medida que los procesadores son ms complejos,
su frecuencia de operacin tambin se incrementa. Como un corolario a la ley de Moore
se puede adicionar el que la frecuencia de los procesadores de punta se duplica cada dos
aos . Esta curva ha sido un poco ms accidentada pues inicialmente se incremento muy
rpidamente, luego se satur temporalmente pero con la transicin de NMOS a CMOS ha
llegado al nivel mencionado (Figura 2.9).
Procesadores Modernos
Figura 2.8 Tendencias de integracin
36
4004
8080
8086
8085
1
10
100
0.1
1970 1980
AO
Duplica cada 2 aos
F
R
E
C
U
E
N
C
I
A

(
M
H
z
)
1990 2000 2010
1000
10000
286
386
486
P6
Pentium proc
8008
Figura 2.9 Incrementos en frecuencia de operacin - Referencia: www.intel.com
Figura 2.10 Extrapolacin del consumo de procesadores.
Ahora desde el punto de vista del consumo de potencia de los procesadores es claro
que nos aproximamos a un callejn sin salida. La potencia consumida por un transistor
en un circuito integrado es de la forma:
Donde A es una constante, V es el voltaje aplicado al transistor, C es su capacidad y f
su frecuencia de operacin. Intel ha reconocido ste tpico como uno de los obstculos
ms crticos para el desarrollo de los procesadores digitales del futuro (Figura 2.10).
P A V
.
1
2
C
.
V
2
.
f
.
Extrapolacin de Potencia
10,000
1,000
100
4004
8008
8008
8086
8085
286
386
486
10
1
70
Plato caliente
Reactor nuclear
Chorro de cohete
Superficie solar
Procesadores
Pentium
P
o
t
e
n
c
i
a

p
a
r
a

1
c
m


d
e

c
h
i
p

(
W
a
t
t
s
)

80 90 00 10
37
Figura 2.11 Consumo de potencia
Es claro que el consumo de potencia de los procesadores se incrementa de manera
exponencial debido no slo al voltaje de operacin de sus transistores sino tambin al
incremento de las corrientes de fugas a travs del dielctrico de la compuerta y a la co-
rriente de fuga entre drenaje y fuente an cuando el transistor est apagado. Como lo
defnen los cientfcos de Intel:
Si no se hace nada, el consumo de potencia estar fuera de control y la ley de Moore
no ser posible. CPUs futuras no sern posibles.
Cmo continuar la ley de Moore
H
ay dos mtodos bien conocidos para reducir el consumo de potencia de un
procesador dado:
Reduccin de la actividad del procesador, por medio de clock gating en
que ciertas secciones del procesador tienen su reloj de control habilitada por
una seal de control nicamente cuando esta seccin est operando. Esta tcnica se
implementa cuando un cierto bloque es inactivo por un cierto nmero de ciclos de reloj.
Cmo el consumo de potencia es funcin del cuadrado del voltaje (Figura 2.11) hay
dos maneras de implementar reducciones de consumo llamadas estticas y dinmicas.
3.100
3.000
2.900
2.800
2.700
2.600
2.500
2.400
0.96
Medio
Esttica
Correlacin V
0.98 1 1.02 1.04
1.40
1.20
1.00
0.80
0.60
0.40
0.20
1.06
P
o
t
.

E
s
t

t
i
c
a

(
W
)
1.08
Vdsp
P
o
t
.

D
i
n

m
i
c
a

(
W
)
38
El mtodo esttico utiliza diferentes fuentes de alimentacin en que las cargas crticas
(rpidas) se alimentan con voltajes altos mientras que las cargas no crticas se alimentan con
un voltaje ms bajo. Esta solucin tiene un nmero de inconvenientes y no es muy prctica.
Con el mtodo dinmico los procesadores son diseados para lograr su mximo des-
empeo con el mximo voltaje de operacin. Si los requerimientos no son los mximos,
el control del procesador puede reducir el voltaje de operacin y su frecuencia con su
consecuente reduccin de consumo.
Si se reduce el voltaje de operacin de los procesadores es necesario reducir su
voltaje de umbral para garantizar que su desempeo siga siendo bueno o mejore con
respecto a tecnologas previas (overdrive). Sin embargo, al hacer esto se incrementa
exponencialmente la corriente de fuga por debajo del voltaje de umbral de los transisto-
res. Esto afecta el margen de ruido de los dispostivos, su consumo de potencia y puede
generar problemas de estabilidad.
Para solucionar este tipo de problemas existe una actividad de desarrollo marcada a
nivel de diseadores de semiconductores para reducir el consumo de los futuros procesa-
dores
8
. Es claro que en el futuro la longitud de la compuerta de un transistor CMOS que
indica que tan pequeo es pasar de 50 a 10 nm. Un canal ms corto implica un transistor
ms rpido porque los portadores tienen una distancia ms corta para recorrer. Sin embar-
go al mismo tiempo es ms difcil para la compuerta controlar el canal, porque el voltaje
en el drenaje reduce la barrera de energa en el canal, reduciendo el voltaje de umbral y
liberando portadores an con la compuerta apagada.
Para lograr este tamao su diseo tendr varios cambios:
Para mejorar su desempeo el silicio se mezclar con otro semiconductor como
germanio para producir una estructura cristalina ms espaciosa que permita a los porta-
dores moverse ms rpido.
Para reducir la fuga de corriente que incrementa el consumo los xidos utilizados
en la compuerta de los transistores ser reemplazada con un material que tenga ms de
ocho veces la constante dielctrica del dixido de silicio.
Para mejorar el control de los estados de encendido y apagado las compuertas
sern de metal, en lugar de polisilicio.
Para mejorar el control del transistor y reducir su consumo se utilizarn dos compuertas.
Una vez se implementen estos nuevos desarrollos se presentar una reduccin adi-
cional en los voltajes de operacin de los procesadores (Fig. 2.12).
8 Las memorias incluyen una presentacin de Intel a este respecto.
39
Expectativas para el futuro
L
as expectativas futuras en el desarrollo de semiconductores se han resumido
en el International Technology Roadmap for Semiconductors, publicada por la
Semiconductor Industry Association donde se espera que para el ao 2016 los
circuitos integrados contengan ms de 8.8 billones de transistores en un rea
de 280mm. Se espera adicionalmente una reduccin masiva de la longitud del canal
de los transistores utilizados (Figura 2.13), as como en los voltajes de operacin de
los procesadores (Tablas 2.14 y 2.15)
1000
100
10
1995 2001
Year of Production
T
e
c
h
n
o
l
o
g
y

N
o
d
e

-

D
R
A
M

H
a
l
f

-

P
i
t
c
h

(
n
m
)
1998 2004 2007 2016 2010 2013
ITRS Roadmap Acceleration Continues... Gate Length
2-year Cycle
3-year Cycle
2001 MPU Printed Gate Length
2001 MPU Physical Gate Length
1999 ITRS MPU Gate
Length
Figura 2.12 Variacin de la tensin de alimentacin
Figura 2.13 Longitud del canal del MOSFET
40
Ao de produccin
DRAM
espaciamiento (nm)
130
130
150
150
90
90
100
107
115 65
65
65
130
45 37 25 32
70
70
53
2.4
0.9 0.9 1 1.0 1.0 1.1
2.8 3.2 3.2 3.5
140 160
98
104
180 190
92 75 61 81 85
170
3.5 2.6
0.7
28
80
80
MPU/ASIC
espaciamiento (nm)
MPU longitud fsica de
la cpmpuerta (m)
Vdd (Alto rendimiento)
Tensin de Alimentacin (V)
Mxima potencia permitida
Alto rendimiento con
disipador
Costo- rendimiento
(W)
Batera (W)
2001 2004 2002 2005 2003 2007 2006
Fuentes de alimentacin y disipacin de potencia - mediano plazo
Ao de produccin
DRAM espaciamiento (nm)
0.6
3.0 3.0
120 138 158
288 251 218
3.0
45
45
32
32
18 13 9
22
22
0.5 0.4
MPU/ASIC espaciamiento (nm)
MPU longitud fsica de la cpmpuerta
(m)
Vdd (Alto rendimiento)
Tensin de Alimentacin (V)
Mxima potencia permitida
Alto rendimiento con disipador
Costo- rendimiento (W)
Batera (W)
Fuentes de alimentacin y disipacin de potencia - mediano plazo
2010 2013 2016
Implicaciones de los futuros voltajes en
las fuentes de alimentacin
E
n general los conversores estudiados hasta el momento no presentan las ca-
ractersticas de desempeo adecuadas para soportar los bajos voltajes de
operacin requeridos por los procesadores futuros. Hoy en da se discute al-
gunos de los puntos ms crticos (que afectarn la especifcacin de las fuen-
tes de alimentacin) as como algunas de las variaciones topolgicas que se requieren
para lograr un desempeo adecuado a bajos voltajes.
Figura 2.14
Figura 2.15
C
A
P

U
L
O
3
Juntura PN
43
Introduccin
Junturas tipo P-N
L
a mayor parte de los dispositivos electrnicos modernos estn fabricados a
partir de semiconductores. Para comprender el funcionamiento de estos dis-
positivos cuando se insertan en un circuito elctrico, es necesario conocer el
comportamiento de los componentes desde un punto de vista fsico. Por ello, en
este tema se presentan las propiedades y caractersticas fundamentales de este tipo
de materiales.
Si los conductores son materiales que disponen de electrones libres y los aislantes
carecen de ellos, los semiconductores se encuentran en una situacin intermedia: a la
temperatura de 0K se comportan como aislantes, pero mediante una aportacin de ener-
ga puede modifcarse esta situacin, adquiriendo un comportamiento ms cercano al de
los conductores.
Los materiales semiconductores de uso comn en la tecnologa microelectrnica son
el silicio, el germanio y el arseniuro de galio. Se trata de elementos del grupo IV de la
tabla peridica, o bien combinaciones de elementos de los grupos III y V. De todos ellos
el ms empleado actualmente es el silicio, por lo que la discusin en este tema va a estar
centrada en dicho elemento.
L
as junturas son uniones entre materiales. Las mismas pueden realizarse entre
semiconductores de diferentes caractersticas (juntura PN), entre semiconduc-
tores y metales (juntura metal-semiconductor) o entre semiconductores, meta-
les y aislantes (juntura metal-aislante-semiconductor). Las junturas constituyen
las estructuras bsicas de cualquier dispositivo electrnico discreto, formado por un
dispositivo nico, o de un circuito integrado formado por miles de dispositivos interco-
nectados sobre un mismo chip. La fgura 1 muestra los diferentes tipos de junturas que
se utilizan en el desarrollo de los dispositivos electrnicos de uso corriente.
Los semiconductores son sustancias que se encuentran entre los buenos conducto-
res de la electricidad y los aisladores, estos pertenecen al grupo IV de la tabla peridica,
como el Germanio (Ge) y el Silicio (Si) que tienen cuatro electrones en su ltimo nivel
los cuales se comparten con los electrones de cuatro tomos vecinos para formar la red
cristalina mediante un enlace covalente. Si a esa muestra de semiconductor, descrita
44
anteriormente, le aadimos impurezas de elementos del grupo V como por ejemplo el
Arsnico (As) que tiene cinco electrones en su ltimo nivel, aparecen solamente cuatro
electrones compartidos con los electrones del semiconductor, quedando un electrn sin
compartir que incrementa por los electrones de conduccin, que hacen posible la con-
duccin de la corriente a travs de l, formndose as el semiconductor de tipo N (fgura
3.2), en el cual los portadores mayoritarios son los electrones (cargas negativas) y los
minoritarios los huecos (cargas positivas).
Tipos de junturas
Semiconductor- Semiconductor Metal- Semiconductor Metal- Aislante- Semiconductor
Homojunturas Heterojuntura
Diodo rectificador
Uniones de diferentes Uniones del mismo material
Diodos
Transistores
M

s

d
e

u
n
a

j
u
n
t
u
r
a
U
n
a

s
o
l
a
Diodo Schottky
Diodo Schottky
Transistor de efecto de campo de
puerta aislada MOSFET
Capacitor MIS
Estructura CMOS
Diodo tnel
Diodo varicap
Diodo emisor de luz
Diodos de microondas
Diodo Zener
Fotodiodo
Transistor bipolar de unin BJT
Transistor de efecto de campo de juntura JFET
Rectificador Controlador de Silicio SCR
Transistor bipolar de puerta aislada IGBT
Otros
Figura 3.1 Tipos de junturas
Figura 3.2 Estructura de Si dopado
+4
Electrones de
valencia
Electrn donado por
impureza atmica
tomo Pentavalente
tomos de
Silicio
Bandas de
Conduccin
+4 +4
+4 +5 +4
+4
+4
+4
45
Figura 3.3 Estructura de Si dopado
Figura 3.4 Juntura PN
Por otro lado si a la muestra de semiconductor le aadimos impurezas de elementos
que por ejemplo se encuentran en el grupo III de la tabla peridica como el aluminio que
tiene en su ltimo nivel tres electrones, estos pueden compartirse solamente con tres
del semiconductor quedando un espacio vaco o hueco (carga positiva), haciendo esta
impureza que los huecos sean los portadores mayoritarios y los electrones portadores
minoritarios, para fnalmente formar as el semiconductor del tipo P (fgura 3.3).
+4
Electrones de
valencia
tomo del grupo lll
(Aceptor)
Hueco
generado
tomos de
Silicio
Bandas de
Conduccin
+4 +4
+4 +3 +4
+4
+4
+4
Cuando unimos un semiconductor del tipo P con uno N se forma una juntura P-N que
es la base de construccin de un diodo semiconductor (fgura 3.4).
SILICIO
TIPO N
SILICIO
TIPO P nodo
Contacto
Metlico
Ctodo
Contacto
Metlico
Este componente es importantsimo en la electrnica ya que permite el paso de la corrien-
te en un solo sentido, funcionando como interruptor en el cual no hay movimientos mecnicos
ni desgaste por friccin, dado todo el funcionamiento se realiza de manera electrnica.
46
Silicio Monocristalino
El silicio es un elemento con una gran cantidad de aplicaciones. Es el segundo ele-
mento ms abundante en la corteza terrestre (despus del oxgeno) con un porcentaje en
peso del 25,7%. Est presente en multitud de materiales, tan diversos como la arena, la
arcilla, el vidrio o el hueso. El silicio puro no se encuentra en la naturaleza, pero bajo las
condiciones adecuadas pueden obtenerse en forma de estructuras monocristalinas. En
stas los tomos se disponen segn una red tipo diamante con simetra cbica, en donde
cada tomo forma enlaces covalentes con otros cuatro adyacentes. As todos los tomos
tienen la ltima rbita completa con ocho electrones (Figura 3.5).
En la fgura 3.5 se aprecia que todos los electrones de valencia estn asociados a un
enlace covalente. Por tanto, al no existir portadores libres, el silicio puro y monocristalino
a 0K se comporta como un material aislante.
+4
Electrones de
valencia
Hueco
generado
tomos de
Silicio
Bandas de
Conduccin
+4 +4
+4 +4 +4
+4
+4
+4
Figura 3.5 Estructura Si mono cristalino
Semiconductores Tipo N
Cuando las impurezas aadidas son predominantemente del grupo V-A de la tabla
peridica (fsforo (P), arsnico (As), antimonio (Sb)), el semiconductor se denomina tipo
N (los tomos de este grupo poseen en su ltima capa 5 electrones) y las impurezas se
denominan donantes. As por ejemplo, si un tomo de Si, por ejemplo, es sustituido por
un tomo de As, tras formar los 4 enlaces covalentes con los 4 tomos de Si vecinos, que-
da un electrn del tomo de As sin emparejar y por lo tanto tan dbilmente ligado al tomo
de As, que a temperatura poco por encima de 0K quedar libre, es decir, ocupando un
nivel de la banda de conduccin (BC). Como esto ocurrir con cada tomo de impureza
de As, en la BC tendremos, adems de los electrones debidos a la generacin de pares,
un electrn por cada tomo de impureza donante, o sea, que tendremos ms electrones
en la BC que huecos: n>p. As pues, los portadores mayoritarios son los electrones y los
minoritarios son los huecos. En la prctica, en los semiconductores tipo N los electrones
47
de la BC son en su mayora donados por los tomos de impureza donante, hasta el punto
que se puede suponer que nN_d, siendo N_d la densidad de impurezas donantes (n-
mero de tomos de impureza en 1cm3).
Semiconductores Tipo P
Cuando las impurezas aadidas son predominantemente del grupo III-A de la tabla peri-
dica (aluminio (Al), galio (Ga), indio (In)), el semiconductor se denomina tipo P (los tomos de
este grupo poseen en su ltima capa 3 electrones) y las impurezas se denominan aceptantes.
As por ejemplo, si un tomo de Si es sustituido por un tomo de Ga, tras formar los 4 enlaces
covalentes con los 4 tomos de Si vecinos, queda un enlace sin completar. A temperatura
poco por encima de 0K lo ocupar un electrn de la banda de valencia (BV), que dejar un
hueco en la BV. Como esto ocurrir con cada tomo de impureza de Ga, en la BV tendremos,
adems de los huecos debidos a la generacin de pares, un hueco por cada tomo de impu-
reza aceptante, o sea, que tendremos ms huecos en la BV que electrones en la BC: p>n. As
pues, los portadores mayoritarios son los huecos y los minoritarios son los electrones. En la
prctica, en los semiconductores tipo P, los huecos son en su mayora debidos a los tomos
de impureza aceptante, hasta el punto que se puede suponer que pN_a, siendo N_a la
densidad de impurezas aceptantes (nmero de tomos de impureza por cm3).
Como hemos dicho la tasa de generacin de pares, (T), (nmero de pares electrn-
hueco generados por unidad de tiempo) es nicamente dependiente de la temperatura. El
proceso antagonista, la recombinacin o aniquilacin de pares, es probabilstica y por lo
tanto la tasa de pares electrn-hueco aniquilados por unidad de tiempo, ser proporcional
al producto n*p. Cuando ambos mecanismos estn equilibrados n*p=(T), con indepen-
dencia del grado de impurifcacin. Por lo tanto, para un semiconductor intrnseco o puro,
se verifcar que
2
( )
i
n T =
; y fnalmente de las dos relaciones anteriores se deduce la
llamada ley de accin de masas:
2
*
i
n p n =
As pues, para un semiconductor tipo N real, se puede considerar que
d
n N
y por la
ecuacin 1.1,
2
/
i d
p n N
y naturalmente
n p
; igualmente, para un semiconductor tipo
P, a
N p
y
2
/
i a
n n N
y
n p
.
Formacin de una juntura PN - Diodo
Una juntura PN o diodo semiconductor, se forma cuando se ponen en contacto regio-
nes de tipo P y de tipo N de un mismo material semiconductor (homojuntura) o de mate-
riales semiconductores diferentes (heterojunturas), Figura 3.6.
p n
Contacto y
electrodo
Unin metalrgica
Regin tipo N Regin tipo P
Figura 3.6 Juntura tpica
(1.1)
48
La interface que separa las regiones P y N se denomina unin metalrgica. En rea-
lidad, este contacto no puede ser realizado colocando en forma adyacente un material
con otro debido a la discontinuidad que se producira. Segn la forma en que se realiza la
transicin desde la regin P a la regin N, las junturas pueden clasifcarse en: abruptas y
graduales. La juntura abrupta es aquella en la cual la transicin se realiza en una distan-
cia muy corta. Para la juntura gradual la distancia es mayor.
Generalmente, la juntura PN se obtiene cambiando el dopaje del material de tipo N a
tipo P (o viceversa) por diferentes procesos: el proceso de difusin durante el crecimiento
de la muestra cristalina o el proceso de implantacin inica.
En el proceso de difusin (Figura 3.7) se calienta el silicio a una temperatura muy
alta en una atmsfera que contiene el compuesto del elemento que ha de agregarse, por
ejemplo Boro, para crear un dopaje tipo P. A temperaturas altas el Boro se descompone
y se deposita sobre el silicio. Algunos tomos se difunden sobre la superfcie sustituyendo
tomos de silicio, movindose hacia el interior del cristal. Cuando se enfra se forma una
delgada capa de silicio de tipo P cuya profundidad puede controlarse variando el tiempo,
la temperatura (900C - 1100C) y la atmsfera para la difusin.
En la implantacin de iones (Figura 3.8) se utiliza un haz de iones de energa muy alta
(30k - 100keV) que bombardea directamente el cristal. El potencial de aceleracin contro-
la la profundidad de implantacin. Este mtodo proporciona un mejor control de la distri-
bucin del contaminante y en general, se emplea para producir uniones poco profundas.
La distribucin del contaminante en funcin de la profundidad recibe el nombre de
perfl de contaminacin.
T ~ 900C -
Flujo de gas con compuesto
de Boro
Oblea de Silicio
Figura 3.7 Proceso de difusin
Figura 3.8 Implantacin inica
Oblea de Silicio
Cmara de vaco
Haz de iones B+
de alta energa
49
Figura 3.9 Esquema de juntura PN, uniformemente dopado
Figura 3.10 Distribucin de portadores
Principio bsico de operacin
La Figura 3.9 muestra un esquema de la juntura PN y de la concentracin de impurezas
en las regiones P y N, para el caso de una juntura abrupta uniformemente dopada. Inicial-
mente, al ponerse en contacto los materiales y sin polarizacin externa aplicada, en la zona
de unin metalrgica hay un gradiente de concentracin de electrones y huecos.
Los electrones, portadores mayoritarios en la regin N tendern a difundirse hacia la
regin P, y los huecos, portadores mayoritarios en la regin P se difundirn hacia la regin
N. Sin embargo, este proceso no puede continuar en forma indefnida. Cuando los elec-
trones se difunden hacia la regin P dejan tomos donadores cargados positivamente.
Del mismo modo, los huecos que se difunden hacia la regin N dejan tomos aceptores
cargados negativamente.
N P
NA
ND
Difusin de electrones
Difusin de huecos
x=0
x
La diferencia de carga neta positiva y negativa induce un campo elctrico en la regin
cercana de la unin y dirigido desde la carga positiva hacia la negativa, es decir, desde la
regin N a la regin P, fgura 3.10.
P N
Impurezas ionizadas (NA)
Impurezas ionizadas (ND)
Regin N neutra Regin P neutra
Fuerza de difusin
sobre los huecos
Componente de
deriva sobre los
huecos
Componente de
deriva sobre los
electrones
Fuerza de difu-
sin sobre los
electrones
Regin de carga
Campo elctrico
La regin en la cual se produce el campo elctrico se denomina regin de carga es-
pacial. Los electrones y los huecos son barridos por el campo elctrico hacia afuera de la
regin de carga espacial, dejando esta zona desprovista de portadores mviles, y por ello
se le denomina zona o regin de agotamiento.
50
Puede considerarse que el gradiente de concentracin en los bordes de la regin de
carga espacial produce una fuerza de difusin sobre los portadores. El campo elctrico E
en esta regin produce una fuerza de deriva sobre los portadores opuesta a la fuerza de
difusin, de modo que en el equilibrio las dos fuerzas tendern a equilibrarse provocando
que, sin polarizacin externa, la corriente neta que circula sea nula, y el nivel de Fermi
sea continuo en todo el sistema. Lo anterior puede expresarse a travs de las siguientes
relaciones para huecos y electrones respectivamente, y del diagrama de bandas de ener-
ga resultante de la unin en equilibrio, Figura 3.11.
0 0
p p p n n n
dp dn
J q pE D J q nE D
dx dx

( (
= = = + =
( (

Ec
Ec
P N
q Vbi
q Vbi
h
e
EFi
(EF - EFi)P
(EF - EFi)N
EFi
EF EF
EV
EV
Figura 3.11 Diagrama de bandas de energa
Las bandas de conduccin y de valencia se curvan en la regin de carga espacial porque
hay un cambio en la posicin del nivel de Fermi intrnseco entre las regiones P y N.
Los electrones en la banda de conduccin de la regin N ven una barrera de potencial
de altura (q Vbi) cuando tratan de moverse hacia la banda de conduccin de la regin P.
Lo mismo ocurre con los huecos en la banda de valencia. La altura de esta barrera de
energa potencial es igual a la suma de las diferencias entre el nivel de Fermi respecto al
nivel intrnseco en cada regin (P y N). El potencial de la barrera se denomina potencial
de contacto Vbi (built-in potential barrier) y est dado por:
2
ln
A D
i
N N kT
Vbi
q n
| |
=
|
\ .
N_D y N_A son las concentraciones de impurezas en las zonas N y P respectivamente.
Anlisis de la regin de carga espacial: aproximacin de va-
ciamiento
El principio fsico que gobierna el comportamiento elctrico en la regin de carga es-
pacial es el teorema de Gauss que relaciona el campo elctrico con la concentracin de
carga espacial. Para un tratamiento unidimensional queda expresado por:
(1.2)
(1.3)
51
q ND
-xp
xn
Aproximacin de vaciamiento
Distribucin real
-q NA
x
0
w
Figura 3.12 Distribucin de cargas
dE
dx

=
Donde E es el campo elctrico, la concentracin de carga espacial y es la permisi-
vidad dielctrica del material semiconductor. El teorema de Gauss en la regin de carga
espacial puede expresarse como:
( )
D A
q N N
dE
dx

porque en esta zona la carga de las impurezas inmviles ( A


N
, D
N
) domina la con-
centracin de carga. Como el campo elctrico se relaciona con el potencial en la forma:
( )
dV
E x
dx
=
resulta la forma conocida como ecuacin de Poisson:
( )
2
2
D A
q N N
d V
dx

= =
Para poder calcular las distribuciones de carga, campo elctrico y potencial en la re-
gin de carga espacial suele utilizarse la aproximacin de vaciamiento. Esta aproximacin
se basa en la hiptesis de que toda la capa de carga espacial est desprovista de porta-
dores de carga mvil, es decir, huecos y electrones, de modo que la carga en esta zona
est determinada solamente por la distribucin de impurezas. La Figura 3.12 compara la
distribucin real en la zona de carga espacial y la resultante de aplicar la aproximacin
de vaciamiento, para un caso general. Con esta aproximacin hay una regin de carga
negativa debida a aceptores ionizados que se extiende desde la zona de unin hasta el
punto xp en el lado P, y una regin de carga positiva debida a donadores ionizados que
se extiende desde el punto de unin hasta el punto xn sobre el lado N. El ancho total de
la regin de carga espacial w estar dado por w=xp+xn. Adems la carga total, negativa
y positiva, tienen la misma magnitud de modo que se cumple:

A D
xp N xn N =
(1.4)
(1.5)
(1.6)
(1.7)
52
Clculo de campo elctrico mximo y ancho de la regin de
agotamiento
Se aplicar la aproximacin de vaciamiento al caso mostrado en la Figura 3.13. Se
debe tener en cuenta que siempre se cumple

A D
xp N xn N =
. La carga negativa en la mi-
tad izquierda de la regin de agotamiento es igual a la carga positiva de la mitad derecha
(neutralidad de carga).
Como puede verse de la Figura 3.13, se tiene:
(x)=0 para - <x<-xp
(x)=-qN_A para -xp<x<0
(x)=qN_D para 0<x<xn
(x)=0 para xn<x<
x -xp
-q NA xp
+q ND xn
0
E
Emx
Vbi
V
xn
x
x
x
x
Figura 3.13 Campo elctrico
Se quiere encontrar una expresin para la altura de la barrera de potencial Vbi, el campo
elctrico mximo Emx y el ancho de la regin de carga espacial o de agotamiento w. El campo
elctrico se puede hallar aplicando el teorema de Gauss a la distribucin de carga espacial.
Se quiere encontrar una expresin para la altura de la barrera de potencial Vbi, el campo
elctrico mximo Emx y el ancho de la regin de carga espacial o de agotamiento w. El campo
elctrico se puede hallar aplicando el teorema de Gauss a la distribucin de carga espacial.
dE
dx

= (1.8)
53
Integrando esta ecuacin se obtiene una expresin para el campo elctrico sujeta a
las condiciones de contorno. El campo elctrico debe anularse en x=-xp y x=xn, porque
en estos puntos se defnen los lmites de la regin de agotamiento.
Si nos basamos en la defnicin de integral de una funcin, como el rea debajo de la
curva defnida por sta, obtenemos directamente que el campo elctrico resulta dado por
el rea de un rectngulo. Aplicando lo anterior para x<0 y considerando un x cualquiera:

= ( )
A
qN
E x x
Donde:
( ) x x xp =
El campo aumentar linealmente con x llegando al valor mximo (Emx) en el punto
x=0 (x=xp), resultando:
A
qN
Emx xp

=
Cumpliendo con la condicin de neutralidad de carga:
A D
qN qN
Emx xp xn

= =
Para x>0 el campo elctrico disminuye pues debe anularse en x=xn. Para calcular
la altura de la barrera de potencial se considera la relacin entre el campo elctrico y el
potencial dado por:
dV
E
dx
=
Aplicando un criterio similar al anterior para calcular la integral, resulta que la altura
de la barrera de potencial Vbi es aproximadamente igual al valor, cambiado de signo, del
rea del tringulo que corresponde al campo elctrico:
( )
1 1
*
2 2
Vbi Emx xn xp Emx w = + =
Operando con las ecuaciones anteriores:
2 1 1
A D
w Vbi
q N N

| |
= +
|
|
\ .
2 1
1 1
A D
q
Emx Vbi
N N

=
| |
+
|
\ .
(1.9)
(1.10)
(1.11)
(1.12)
(1.13)
(1.14)
(1.15)
(1.16)
54
Unin en equilibrio
Naturalmente suponemos que cada uno de los bloques est inicialmente descargado
(carga neta cero). Por lo tanto entre ambos bloques no hay inicialmente diferencia de po-
tencial. En el bloque N tenemos abundancia relativa de electrones libres (-), con niveles
de energa de la BC (portadores mayoritarios en N) y escasez de huecos (+), (portadores
minoritarios en N). Anlogamente en el bloque P abundan los huecos (+) (mayoritarios en
P), y escasean los electrones libres (-) (minoritarios en P). Por lo dicho, tiende a produ-
cirse un fenmeno de tipo no elctrico sino termodinmico, consistente en la difusin de
electrones desde donde abundan (bloque N) hacia donde escasean (bloque P), y anlo-
gamente se difundiran los huecos desde el bloque P al bloque N. Por s sola la difusin
dara lugar a una intensidad de corriente (corriente de difusin)
D
I , en el sentido de P
hacia N (Figura 3.14).
En cuanto hayan transcurrido unos instantes y se haya difundido una cierta cantidad
de portadores, segn lo explicado antes, el bloque N, que ha perdido electrones y ha
ganado huecos, va cargndose positivamente y, de la misma forma, el bloque P, que ha
perdido huecos y ganado electrones, va cargndose negativamente. Por consiguiente,
aparece una diferencia de potencial entre N y P de manera que N queda con mayor po-
P N
+
Corriente de difusin ID Corriente de arrastre IA
+
-
P N
-
+
Figura 3.14 Corriente de difusin y arrastre
tencial respecto a P. Adicionalmente, esta diferencia de potencial producir un arrastre
de cargas negativas (electrones libres) de P hacia N y positivas (huecos) de N hacia P. Es
decir, tiende a producirse una intensidad de corriente de arrastre,
A
I
, que ir en el sentido
de N a P, o sea, sentido contrario a la de la corriente de difusin (Figura 3.14).
Los procesos mencionados, difusin y arrastre, son contrapuestos y llegar un mo-
mento en que ambos alcancen un equilibrio dinmico de tal manera que la intensidad de
corriente a travs de la unin ser:
0
D A
I I + =
Si suponemos que la unin entre los bloques es abrupta, una vez alcanzado el equi-
librio, la difusin de portadores de cada bloque hacia el otro habr dejado en cada uno
de ellos una regin prcticamente vaca de portadores. Esas dos regiones, de anchuras
N
W
y P
W
(Figura 3.15), forman conjuntamente la llamada zona de deplexin de anchura
Z N P
W W W = +
En la semizona
N
W
hay una densidad de carga espacial (no mvil) positiva
(+), mientras que en la semizona
P
W
habr una densidad de carga espacial (no mvil) ne-
gativa (-) (Figura 3.15). En la zona ms impurifcada la anchura ser menor. As, en el ejem-
plo de la Figura 3.15, como
D A
N N > , vemos que
N P
W W < Igualmente, al estar cargado
55
Figura 3.15 Zona de vaciamiento
Figura 3.16 Potencial de la juntura
positivamente el bloque N y negativamente el P, aparece una diferencia de potencial entre
los bloques, distribuida en la zona de deplexin, que se denomina potencial de contacto,
0
V , estando a mayor potencial el bloque N que el bloque P, como se ve en la Figura 3.16.
La suposicin de que la unin es abrupta no es muy realista, ya que los mtodos de
fabricacin hacen que las impurifcaciones varen de forma gradual. As pues, los resulta-
dos que vayamos deduciendo slo tienen un valor cualitativo, sufciente por ahora.
El potencial de contacto en las uniones de N-P resulta ser:
0 2
ln
A D
i
N N kT
V
e n
| |
=
|
|
\ .
Densidad de carga
espacial
Unin abrupta
X
P
0
WN
N
WP
Nd > Na
WN WP
V0
N
Potencial en la unin
Unin abrupta
E
P
X
0
(1.17)
56
Para las uniones de Si y para una temperatura de 300K (unos 27C),
0
V
es del orden
de 0.7V y la mitad para uniones de Ge. Con las mismas premisas simplifcadoras, se llega
a la expresin de la anchura de la zona de deplexin:
0
2
1 1
Z N P
A D
V
W W W
e N N
| |
= + = +
|
|
\ .
Siendo la constante dielctrica del semiconductor. La zona de deplexin tiene una
cierta analoga con un condensador, como se defne en electrosttica, ya que hay dos
cargas enfrentadas iguales y de signos opuestos y un dielctrico entre ambas. Por ello la
unin presenta un efecto capacitivo, que tiene una gran importancia en el funcionamiento
dinmico de los diodos.
Polarizacin del Diodo
C
uando en la juntura P-N o diodo, se establece el movimiento de los portadores
mayoritarios, en la zona de la unin se origina una polarizacin debido a la
concentracin de las cargas de signos contrarios a la de los portadores ma-
yoritarios de cada tipo de semiconductor (P o N), formndose as la barrera
de conduccin con un campo elctrico complementario dirigido de la parte positiva a
la negativa de la barrera. Si en estas condiciones la parte N se polariza mediante una
fuente de energa positivamente, se observa un aumento de la anchura de la barrera
de conduccin debido a que se aade una intensidad de campo elctrico externo en
el mismo sentido que el campo complementario de la barrera, lo que imposibilita el
movimiento de los portadores mayoritarios y por ende no puede circular corriente a
travs de la juntura, cuando esto ocurre se dice que el diodo est conectado en sentido
inverso. Ahora si la parte P del semiconductor se polariza positivamente aparece inme-
diatamente un campo elctrico externo en la barrera de conduccin en sentido contrario
al campo elctrico complementario y por tanto se reduce la anchura de la barrera de
conduccin, permitiendo as el paso de los portadores mayoritarios y establecindose
por lo tanto una circulacin de corriente en el diodo, cuando esto ocurre el diodo se dice
que est conectado en directo.
Esta propiedad que tienen los diodos de permitir el paso de la corriente en un solo
sentido se utiliza para construir los circuitos rectifcadores para convertir la corriente alter-
na en directa por citar un ejemplo.
Electrones libres
Si se aplica una diferencia de potencial entre la juntura PN provocar el movimiento
de electrones, en sentido opuesto al del campo elctrico. De este modo se originar una
(1.18)
57
corriente elctrica. La densidad de la corriente elctrica (nmero de cargas que atraviesan la
unidad de superfcie en la unidad de tiempo) depender de la fuerza que acta (qE), del n-
mero de portadores existentes y de la facilidad con que estos se mueven por la red, es decir:
( )
e
J en qE =
Donde:

e
J
= Densidad de corriente de electrones.
e = Movilidad de los electrones en el material.
n = Concentracin de electrones.
q = Carga elctrica.
E = Campo elctrico aplicado.
La movilidad de electrones es caracterstica del material y est relacionada con la
capacidad de movimiento del electrn a travs de la red cristalina.
Huecos
El campo elctrico aplicado ejerce tambin una fuerza sobre los electrones asociados
a los enlaces covalentes. Esa fuerza puede provocar que un electrn perteneciente a un
enlace cercano a la posicin del hueco salte a ese espacio. As, el hueco se desplaza
una posicin en el sentido del campo elctrico. Si este fenmeno se repite, el hueco con-
tinuar desplazndose. Aunque este movimiento se produce por los saltos de electrones,
podemos suponer que es el hueco el que se est moviendo por los enlaces.
La carga neta del hueco vacante es positiva y por lo tanto, se puede pensar en el hue-
co como una carga positiva movindose en la direccin del campo elctrico. Obsrvese
que los electrones individuales de enlace que se involucran en el llenado de los espacios
vacantes por la propagacin del hueco, no muestran movimiento continuo a gran escala.
Cada uno de estos electrones se mueve nicamente una vez durante el proceso migra-
torio. En contraste, un electrn libre se mueve de forma continua en la direccin opuesta
al campo elctrico.
Anlogamente al caso de los electrones libres, la densidad de corriente de huecos
viene dada por:
( )
h
J hp qE =
Donde:

h
J = Densidad de corriente de huecos.

h
= Movilidad de los huecos en el material.
p = Concentracin de huecos.
q = Carga elctrica del hueco: igual y de signo opuesto a la del electrn.
E = Campo elctrico aplicado.
La movilidad de los huecos es caracterstica del material, y est relacionada con la ca-
pacidad de movimiento del hueco a travs de los enlaces de la red cristalina. La facilidad
de desplazamiento de los huecos es inferior a la de los electrones.
(1.19)
(1.20)
58
Consideremos ahora el caso de un semiconductor que disponga de huecos y electrones,
al que sometemos a la accin de un campo elctrico. Hemos visto cmo los electrones se
movern en el sentido opuesto al del campo elctrico, mientras que los huecos lo harn se-
gn el campo. El resultado es un fujo neto de cargas positivas en el sentido indicado por el
campo, o bien un fujo neto de cargas negativas en sentido contrario. En defnitiva, la densi-
dad de corriente global es la suma de las densidades de corriente de electrones y de huecos:
( )
( )
h e
J J J hp qE en qE = + = +
Conduccin por difusin de portadores
Antes de entrar en el fenmeno de conduccin por difusin vamos a explicar el con-
cepto de difusin. Se tiene una caja con dos compartimentos separados por una pared
comn. En un compartimento introducimos un gas A, y en el otro un gas B. Si en un
momento determinado se abre una comunicacin entre las dos estancias parte del gas A
atravesar la pared para ocupar el espacio contiguo, al igual que el B. El resultado fnal
es que en ambas estancias tendremos la misma mezcla de gases A+B.
La difusin de partculas es un mecanismo de transporte puramente estadstico, que
lleva partculas de donde hay ms, a donde hay menos, siempre que no haya ninguna
fuerza externa que sea capaz de frenar dicho proceso. Matemticamente puede expre-
sarse esta idea mediante la primera ley de Fick, que establece que el fujo de partculas
que atraviesa una superfcie es proporcional al gradiente de concentracin de partculas.
dc
J D
dx
=
Donde, D es la constante de proporcionalidad, denominada difusividad y tiene dimen-
siones de m2/s.
Ahora si se tiene un semiconductor tipo P cuya concentracin de huecos no es cons-
tante, sino variable segn la direccin x, los huecos emigraran de la regin de alta con-
centracin a la de baja concentracin. Esta migracin de portadores, que se muestra en
la Figura 3.17, es un proceso puramente estadstico, originado por el movimiento trmico
aleatorio de los portadores y no est relacionado con la carga de los mismos, o con la
presencia de ningn campo elctrico.
La difusin no depende del valor absoluto de la concentracin de portadores, sino
solamente de su derivada espacial, es decir, de su gradiente.
p (h/m)
x (m)
J (h/s/m)
P
Figura 3.17 Difusin de portadores
(1.21)
(1.22)
59
Figura 3.18 Efecto de difusin en estructura cristalina
+4
Electrones de
valencia
Banda Covalente rota
Electrn Libre
Huecos
generado
tomos de
Silicio
Banda Covalente
+4 +4
+4
+3 +4
+4
+4
+4
En los metales, la difusin no es un proceso de importancia, porque no existe un me-
canismo mediante el cual se pueda generar un gradiente de densidad, dado que en un
metal nicamente hay portadores negativos de carga, cualquier gradiente de portadores
que se pudiera formar desequilibrara la neutralidad de la carga. El campo elctrico resul-
tante creara una corriente de arrastre, que de manera instantnea anulara el gradiente
antes de que pudiera darse la difusin. Por el contrario en un semiconductor hay porta-
dores positivos y negativos de carga, por lo que es posible la existencia de un gradiente
de densidad de huecos y de electrones, mientras se mantiene la neutralidad de la carga.
En un semiconductor, los componentes de la densidad de corriente de difusin pue-
den expresarse de forma unidimensional mediante la ecuacin:
difusin e h
dn dp
J qD qD
dx dx
=
Donde:
difusin
J
= Densidad de corriente de difusin.
q = Carga del electrn.

e
D
,
h
D
= Difusividad de los electrones y de los huecos.
n = Concentracin de electrones.
p = Concentracin de huecos.
El segundo trmino de la expresin tiene signo negativo porque la pendiente negativa
de los huecos da lugar a una corriente debida a ellos.
(1.23)
60
Relacin de Einstein
Existe una relacin entre la difusividad y movilidad de portadores:
T
Dn Dp
V
n p
= =
Donde
T
V es el voltaje trmico, a temperatura ambiente 25
T
V mV = ,
2
34 / Dn cm s =
2
12 / Dp cm s =
La unin PN del circuito abierto
E
n la unin PN sin polarizacin, la corriente de difusin debida a los huecos
es alta en la regin de la zona P y baja en la zona N. estos dos componentes
de corriente se suman para formar parte de la corriente de difusin
D
I
. En la
regin de agotamiento los huecos se difunde a travs de la unin hacia la regin
n y se recombinan rpidamente con algunos de los electrones mayoritarios presentes. En
condiciones de circuito abierto no existe corriente externa, por tanto, las dos corrientes
opuestas a travs de la unin deben tener la misma magnitud.
El voltaje de barrera es el que mantiene esta condicin de equilibrio. Por tanto si por
alguna razn
D
I
excede a
S
I
entonces ser mayor la carga de enlace que queda des-
cubierta a ambos lados de la unin, se ensanchara la capa de agotamiento y aumentara
el voltaje de barrera en esta. Si ocurre lo contrario en que
S
I
sobrepasa a
D
I
disminuir
la cantidad de carga que no queda descubierta y se estrechara la capa de agotamiento
reduciendo el voltaje de barrera.
0 2
lnln
A D
T
i
N N
V V
n
| |
=
|
|
\ .
Este voltaje depende de las concentraciones y de la temperatura del material. En el
silicio este voltaje se encuentre entre 0.6V y 0.8V.
Cuando las terminales se miden, la tensin que aparece es de 0V. El voltaje de barre-
ra no aparece entre las terminales del diodo. Esto se debe a que el voltaje se contrarresta
con los voltajes entre las uniones del silicio y los contactos metlicos.
El ancho de la zona de agotamiento no siempre es igual en cada tipo de material, ya
que vara de acuerdo a la cantidad de impurezas. El ancho esta dado por:
0
2
1 1
Si
agotamiento n p
A D
W x x V
q N N
| |
= + = +
|
|
\ .
(1.24)
(1.25)
(1.26)
61
La unin PN en polarizacin inversa
Por lo general el ancho se encuentra en el intervalo de 0.1 a 1m.
+
+
+
+
_
_
_
_
_
_
_
_
_
_
_
n
_
_
_
HUECOS
ID
Is
POTENCIAL
(a)
(b)
x
BARRERA DE
VOLTAJE
ELECTRO-
_
_
_
_
_
+
+
+
+
+
+
p
+
+
+
+
+
+
+
+
+
_
_
_
_
+
+
+
+
Figura 3.19 Unin PN sin polarizacin
E
l comportamiento de la unin se explica si se conecta una fuente de corriente
I en la direccin inversa a la corriente de difusin
D
I
y con magnitud de esta
corriente menor a
S
I (Figura 3.20).
La corriente I ser constituida por los electrones que fuyen en el circuito
externo del material n al p. Esto har que los electrones dejen el material n y los huecos
dejen el material p por tanto, la corriente inversa I provocara un aumento en el ancho de
la capa de agotamiento y la carga almacenada en ella. Tambin se provoca un aumento
del voltaje de barrera
0
V . Finalmente se alcanza un equilibrio en estado estable cuando
S D
I I I =
Este voltaje puede medirse en los extremos de la juntura con n ms positiva en relacin a p.
62
_
_
_
_
n
_ _
_ _
_ _
_
ID
IS
I
- VR +
+ + +
+ +
+ +
+
+ + +
p
_
_
_
_
_
+
+
+
+
+
Figura 3.20 Polarizacin inversa de la juntura PN
Figura 3.21
Capacitancia de unin
VOLTAJE INVERSO
CARGA
Pendiente = Cj
Punto de
polarizacin
VQ
Q
VR
0
A
medida que el voltaje cambia a travs de la unin, tambin lo hace la carga
almacenada en la zona de agotamiento. En la fgura 21 se muestra la curva
caracterstica tpica de la carga contra el voltaje externo inverso de la unin.
63
Capacitancia de unin
La expresin de la carga almacenada es:
j N D n
q q qN x A = =
Donde A es el rea transversal. En funcin de la zona de agotamiento, se tiene:
A D
j agotamiento
A D
N N
q q AW
N N
=
+
Donde la zona de agotamiento se encuentra en relacin a los voltajes en la siguiente
expresin:
( )
0
2
1 1
Si
agotamiento R
A D
W V V
q N N
| |
= + +
|
|
\ .
Dada que la relacin de capacitancia no es lineal respecto al voltaje se puede evaluar
en un punto de polarizacin Q:
R Q
j
j
R
V V
dq
C
dV
=
=
Resolviendo la derivada en el punto de polarizacin se obtiene:
0
0
1
j
j m
R
C
C
V
V
=
| |
+
|
\ .
0
0
1
2
Si A D
j
A D
q N N
C A
N N V
| | | |
=
| |
| |
+
\ .\ .
Donde m tiene valores de 1/3 a 1/2 y se le denomina coefciente de graduacin.
A
hora se excita la unin con una fuente de corriente como lo muestra la Figura
3.22. Esta fuente mover los huecos del material P por el circuito externo hacia
el material n y los electrones hacia el material P, por lo cual la capa de ago-
tamiento se ensancha disminuyendo la corriente de difusin y aumentando la
corriente I sin variar ampliamente el voltaje
Z
V
(1.27)
(1.28)
(1.29)
(1.30)
(1.31)
(1.32)
64
Ocurren entonces dos efectos llamados el efecto Zener y el efecto avalancha.
n p
I
- VZ +
Figura 3.22 Efecto Zener
Efecto Zener
Efecto Avalancha
E
l efecto Zener se basa en la aplicacin de tensiones inversas que originan
fuertes campos elctricos que causan la ruptura de los enlaces covalentes
entre los tomos, dejando as, electrones libres capaces de establecer la con-
duccin. Su caracterstica es tal, que una vez alcanzado el valor de su tensin
inversa nominal y superando la corriente a su travs por un determinado valor mnimo,
la tensin en bornes del diodo se mantiene constante e independiente de la corriente
que circula por l.
E
xiste un valor mximo de voltaje que puede ser aplicado a un diodo, esto implica
que existe tambin un voltaje de polarizacin inversa mximo, si este voltaje se
sobrepasa el diodo podra ser destruido. Como se sabe cuando un diodo se pola-
riza inversamente existe una corriente de polarizacin inversa muy pequea. A la
tensin de polarizacin inversa en la cual esta corriente aumenta en forma dramtica se le
llama tensin de ruptura, y cuando la corriente de polarizacin inversa aumenta signifcati-
vamente se dice que en el diodo ha ocurrido un efecto avalancha.
65
+
+
+
_
_
_
_
_
_
_
_
n
_
_
_
ID
Is
_
_
_
_
_
_
_
_
+
+
+
+
+
+
+
+
+
p
+
+
+
+
+
+
+
_
_
_
+
+
+
I
- V +
Figura 3.23 Polarizacin directa
Unin PN en polarizacin directa
En el lmite antes de llegar a la tensin de ruptura hay electrones con energa cin-
tica muy alta, que al chocar con la red cristalina son capaces de desprender electrones
que participan en el enlace covalente, los electrones desprendidos tambin adquieren
energas altas y al chocar desprenden ms electrones, estos electrones libres producen
el efecto avalancha, hacen que la corriente de polarizacin inversa aumente y que even-
tualmente el diodo se estropee.
S
i ahora aplicamos a dicha unin una tensin exterior de signo contrario a la ba-
rrera de potencial interna, sta ir disminuyendo en anchura. A mayor tensin
aplicada externamente corresponder una barrera interna menor y podremos
llegar a conseguir que dicha barrera desaparezca totalmente (Figura 3.23).
En este momento los electrones (portadores mayoritarios) de la zona N estn en dis-
posicin de pasar a la zona P. Exactamente igual estn los huecos de la zona P que quie-
ren pasar a la zona N redistribuyendo los portadores como lo muestra la Figura 3.24.
A la tensin externa que anula la barrera de potencial de la unin y la deja preparada
para el paso de los respectivos portadores mayoritarios, se le denomina tensin umbral.
Se la representa por
u
V y sus valores prcticos son:
Para el Silicio
u
V = 0,4 - 0,5 voltios
Para el Germanio
u
V = 0,05 - 0,06 voltios
En esta situacin, al aplicar un aumento en la tensin exterior, los electrones se sentirn
66
Regin p Regin n
Pn(x)
Pn0
Pn(xn
)
nP(x)
nP0
0
nP (-xP)
-xP
xn
x
Pn nP
EXCESO DE
CONCENTRACIN
ZONA DE
AGOTAMIENTO
VALOR DE EQUILI-
BRIO TRMICO
atrados por el polo positivo de la fuente y los huecos por el negativo de la misma. No hay
difcultad para atravesar la unin y por tanto aparecer una corriente de mayoritarios a travs
del circuito. A partir de aqu, cualquier aumento de tensin provoca un aumento de la corriente.
Al conjunto de tensiones que crean corriente proporcional en el diodo se les llama
tensiones de polarizacin directa o de funcionamiento. Sus valores tpicos son:
Para el Silicio = 0,5 - 0,8 voltios
Para el Germanio = 0,06 - 0,15 voltios
Parece lgico pensar que llegar un momento en que el proceso, aumento de tensin
exterior y aumento de corriente en la unin, tendr que parar. Y esto es as, porque a partir
de un determinado valor de la tensin exterior aplicada, los electrones se neutralizan en
mayor nmero con los huecos en el interior del diodo y son pocos los que pueden salir al
circuito exterior. Es decir que el aumento es absorbido por el mismo diodo. A esta tensin
a partir de la cual la corriente a travs del diodo se mantiene constante, (en la prctica au-
menta ligeramente) se le denomina tensin de saturacin. Sus valores tpicos son:
Para el Silicio
sat
V = 0,8 - 0,9 voltios
Para el Germanio
sat
V = 0,15 - 0,2 voltios
Cualquier intento de provocar un aumento de corriente puede originar a partir de este
momento la destruccin del diodo.
El comportamiento de la corriente I por la juntura PN en funcin de la polarizacin
directa
AK
V (tensin entre nodo y ctodo) est dada por la siguiente ecuacin:
1
AK
T
V
V
S
I I e

| |
|
=
|
\ .
Figura 3.24 Distribucin de portadores
(1.33)
67
Esta expresin es llamada Ecuacin del diodo en donde:
S
I
: corriente inversa de saturacin.
T
V
: voltaje trmico.

: constante emprica que permite distinguir el comportamiento entre un diodo


wde Germanio y uno de Silicio. A veces es llamada factor de idealidad. Vale aproximada-
mente 1 para diodos de Germanio y 2 para diodos de Silicio.
Voltaje trmico
El voltaje trmico es una constante y est dada por:
T
KT
V
q
=
Donde:
K = Constante de Botzmann = 1.38 X 10-23 J/K.
T = Temperatura en Kelvin.
q = Magnitud de la carga electrnica 1.6 X 10-19 C.
Corriente Inversa
S
I
Est constituida por portadores minoritarios (electrones o huecos), circula en direccin
opuesta a la corriente de polarizacin, se comporta exponencialmente con la polarizacin
inversa en el estrecho rango de 0 a 0.1V, aproximadamente. A partir de este voltaje todos
los portadores minoritarios estarn participando de la corriente inversa, en consecuencia,
mayores valores de polarizacin no aumentarn signifcativamente la corriente inversa, se
mantendr en un valor constante llamado corriente inversa de saturacin.
Un aumento de la temperatura del diodo generar nuevos portadores minoritarios.
Por otra parte, una disminucin de la temperatura har desaparecer algunos portadores
minoritarios por el fenmeno de recombinacin. En consecuencia,
rs
I es funcin de la
temperatura ms bien que de la magnitud de la polarizacin inversa.
Con una aproximacin, en los diodos de silicio,
rs
I
se duplica cada 10C de aumento
de temperatura, es decir:
( ) ( )
2 1
2 1
10
2
T T
rs T rs T
I I

=
El valor de
rs
I
para cada temperatura dada depende tambin del material semicon-
ductor bsico. Por ejemplo, para un diodo de silicio, si T=300K,
rs
I =1nA. Para un diodo
de Germanio, si T=300K,
rs
I =1A.
El aumento excesivo de tensin de polarizacin inversa
AK
V puede derivar en el fe-
nmeno de ruptura inversa, que ocurre para cada diodo en particular a un valor de
AK
V
llamado tensin inversa de ruptura (
BD
V
: Breakdown Voltage).
(1.34)
(1.35)
68
Capacitancia de Difusin
Curvas caractersticas de la unin PN
A
partir de la descripcin de la operacin de la unin PN en la regin directa, se
observa que en el estado estable cierta cantidad de exceso de carga de porta-
dores minoritarios se almacena en cada una de las regiones p y n. Si cambia el
voltaje de la terminal, esta carga tendr que cambiar antes de que se alcance
un nuevo estado estable. Este fenmeno da lugar a otro efecto capacitivo distinto al
almacenamiento de carga en la zona de agotamiento.
En el caso de cambios pequeos alrededor de un punto de polarizacin, se puede
defnir la capacitancia de difusin a pequea seal como:
d
dQ
C
dV
=
Tomando la corriente que atraviesa el diodo como directamente proporcional a la ca-
pacitancia, esta se puede calcular como:
T
d
T
C I
V
| |
=
|
|
\ .
Donde
T
es el tiempo medio de transito del diodo.
L
a unin PN se presenta en todos los dispositivos semiconductores desde los
diodos, el ms sencillo, hasta los tiristores los cuales combinan varias capas
de materiales P y N. Se toma el diodo para analizar su comportamiento ya que
es el ms sencillo, empleando un material de cada tipo. La fgura 25 muestra la
respuesta de la corriente cuando el voltaje de la juntura o diodo se vara de acuerdo a
los tipos de polarizacin vistos anteriormente.
En la Figura 3.26 se muestra el comportamiento del diodo en zona inversa ms deta-
llado, este es importante porque los diodos Zener usan este principio para su operacin,
en los cuales es importante destacar el voltaje Zener, la razn de cambio en la zona de
ruptura que es prcticamente lineal y las corrientes limites para no entrar en la zona
donde el diodo trabaja en zona de avalancha.
(1.36)
(1.37)
69
Avalancha Inversa
Directa
0
0,5 V
0,7 V
+
_
-VZK

Figura 3.25 Curva caracterstica del diodo


Figura 3.26 Curva caracterstica del diodo en zona inversa
Pendiente = 1
rz
Corriente de prueba

0

-Izk
v
-VZK
-VZ0
-VZ
Q
v =
I
I rz
-Izr

Modelo de la unin PN
Como ya se haba comentado, la caracterstica de la corriente y voltaje esttica es
descrita por la siguiente ecuacin:
1
q
qV
kT
S
I I e
| |
| =
|
\ .
El hecho es que esta no es lineal y posee serios problemas numricos dejando su uso
en los simuladores de circuitos. Como resultado, han sido desarrollados algunos modelos
lineales que pueden ser utilizados para el diodo.
(1.38)
70
Modelo de seal amplia, cuasi esttico
El modelo de amplia seal cuasi esttico para la juntura del diodo da una aproximacin
lineal de la anterior ecuacin. Este modelo es vlido para un amplio rango de polarizaciones
aplicadas y no tiene en cuenta transientes o efectos capacitivos de cualquier tipo.
Como se presenta en la Figura 3.27, las caractersticas de un diodo actual (Figura
3.27.A) pueden ser aproximadas por:
Figura 3.27.B: un diodo ideal que tiene 0 I = cuando y 0 V < 0 V =
cuando 0 I > .
Figura 3.27.C: un diodo ideal en serie con una fuente de voltaje teniendo las siguien-
tes propiedades:
0 I =
cuando
j
V V < y
j
V V = cuando 0 I > .
j
V es aproximadamente 0.7V
en un diodo de Silicio y 0.35V en uno de Germanio.
Figura 3.27.D: un diodo ideal con una fuente de voltaje y una resistencia en serie, te-
niendo una conductancia
I
G
V
=
. La caracterstica de corriente y voltaje de este modelo
son: 0 I = cuando
j
V V < y
j
I
V V
G
= +
cuando 0 I > .
0
+
+ +
-
-
-
0
I
I
I I
I
A B C D
I
I
Va
Va
Va Va
Va Va
Va
Vj Vj
Vj
G
Vj
0 0
+
-
+
-
+
-
iD= ID + id
vs vs
vs
VDD
VDD
VD0
rd
rd
Ideal
VD0
rd
Ideal
VDD
VDD
R R
R
iD= ID + id
ID id
vD= VD + vd
vd
vD
+
_
+
_
+
_
+
_
vD= VD + vd
Figura 3.27 Aproximaciones al diodo
Figura 3.28 Modelo de pequea seal.
71
Modelo de pequea seal y baja frecuencia
El modelo cuasi esttico y de pequea seal para el diodo viene de una aproximacin
lineal a la ecuacin general del diodo. Este modelo es vlido para pequeas variaciones
de la seal y no tiene en cuenta transientes o efectos capacitivos.
Considere el caso donde la polarizacin aplicada,
( )
v t , est compuesta de la super-
posicin de una mayor polarizacin continua DC,
0
V
, y una pequea seal AC de baja
frecuencia,
1
( ) v t
:
( )
0 1
( ) v t V v t = +
La corriente correspondiente, ( )
i t
, estar junto a la componente DC,
0
I
, y una pe-
quea seal de componente AC,
1
( ) i t :
( )
0 1
( ) i t I i t = +
En esta baja frecuencia se presenta una conductancia dinmica defnida por:
0 0
q
g I
kT
=
La resistencia dinmica vendr dada por:
0
0 0
1 kT
r
g qI
= =
2,0
1,8
1,2
1,0
0,55 0,75 0,65 0,60 0,70 0,80
0,2
0
0,4
0,8
0,6
1,6
1,4
Tangente en Q
Pendiente = 1
VD0
vD (V)
id (t)
r4
vd (t)
t
ID
iD (mA)
vD
Q
Figura 3.29 Respuesta del diodo a una pequea seal AC
(1.39)
(1.40)
(1.41)
(1.42)
72
Modelo de pequea seal a alta frecuencia
El circuito equivalente del modelo de pequea seal a alta frecuencia se presenta en
la fgura 30. Consiste en una resistencia dinmica, una capacitancia de transicin y una
de difusin, todas en paralelo entre s.
CD r0
CT
v
i
Figura 3.30 Modelo de pequea seal y alta frecuencia de la juntura PN
Sabemos que el voltaje en el diodo es
D
V
en ausencia de ( )
v t
, de este modo la co-
rriente DC del diodo ser:
D
T
V
V
D S
I I e

=
Cuando se aplica la seal AC ( )
v t
, la seal queda:
( )
( )
D D
v t V v t = +
La seal de corriente ser del siguiente modo,
( )
D
T
V v
V
D S
I t I e

+
=
De aqu se puede apreciar que,
( )
D
T
v
V
D S
I t I e

=
Si la amplitud de la seal ( )
D
v t se conserva lo sufcientemente pequea de modo que:
1
d
t
v
nV

Entonces podemos expandir el exponencial de la ecuacin en una serie y truncar la
serie de los dos primeros trminos para obtener la expresin aproximada,
( ) 1
D
D D
T
v
i t I
V
(
= +
(

Esta aproximacin se conoce como aproximacin de pequea seal. Es vlida para
seales con amplitudes menores a 10mV.
(1.43)
(1.44)
(1.45)
(1.46)
(1.47)
(1.48)
73
Figura 3.31 Geometra de una celda solar simple
Despus de una manipulacin algebraica tenemos un parmetro muy importante del
diodo que es la resistencia del diodo a pequea seal, que viene dada por,
t
d
D
nV
r
I
=
Celda solar
Una celda solar es una juntura PN en la cual la excitacin de los portadores es hecha
por una fuente externa de energa, usualmente la luz solar, utilizada para generar poten-
cia elctrica. En otras palabras una celda solar convierte energa solar en potencia elc-
trica. El diseo de la mayora de celdas solares es elaborado en funcin de la efciencia y
en maximizar la produccin de energa. En este caso se aprecia la operacin de la celda
solar utilizando una simple juntura PN. La operacin de la celda solar est basada en la
generacin de pares de huecos de electrones en la regin de transicin, y la separa-
cin de ambos tipos de portadores por el campo elctrico de la juntura. Si por ejemplo,
observamos la fgura 31, asumiremos que la iluminacin uniforme del sol genera G pares
de huecos de electrones por centmetro cbico y por segundo, en cualquier lugar del
material semiconductor. Usando las notaciones Lp y Ln, vemos que la regin se extiende
desde Lp a Ln y la polarizacin aplicada es Va.
En donde despus de un complejo desarrollo matemtico obtenemos la expresin
para la corriente en nuestra juntura o nuestra celda para este caso.
( )
p n
I J J = +
En donde n
J
y p
J
son las densidades de corriente de electrones y huecos, respectiva-
mente. Destacando cada uno de los elementos de la ecuacin, tenemos la siguiente forma.
0 0
1 1
a a
qV qV
p
n kT kT
n p p n
p n
D
D
I p e G n e G
L L

( ( | | | |

= + ( ( | |
`
| |
( (
\ . \ . )

p-type
- - - - -
+ +
+
+
+
- - -
- - - - -
- - -
n-type
W0
0
-x p0 x n0
x
(1.49)
(1.50)
(1.51)
74
Diodos PiN
Este tipo de diodo consiste en una regin intrnseca en medio de una regin P y otra
regin N, tal como lo muestra la fgura 32. En la prctica la regin i es bastante delgada,
tanto hacia el lado P como hacia el N.
p i n
Figura 3.32 Estructura del diodo PiN.
La densidad de corriente viene dada por:
0
' qn W
J

=
En donde q es la carga, n es la concentracin promedio de electrones inyectados, W
el ancho de la zona intrnseca, y
0
es la duracin de los portadores.
Modelo PSPICE del Diodo
T
odos los dispositivos de PSpice utilizan modelos matemticos y parmetros del
modelo para determinar sus caractersticas.En el caso de los dispositivos pasivos
(R, C y L), los parmetros del modelo son sencillos y no muy numerosos.
En contraste, los dispositivos activos, como los diodos, disponen de modelos
ms sofsticados y complejos con un mayor nmero de parmetros, que pueden modif-
carse segn sea necesario.
El diodo se puede modelar de distintas formas segn el modelo matemtico escogido
y los lmites del modelo. En la Figura 3.33 se muestra la confguracin usada para un mo-
delo de gran seal y en la Figura 3.34 se muestra un modelo para pequea seal.
Estos diodos tienen aplicaciones de fotodetectores (polarizados inversamente), inclu-
yendo la deteccin de rayos X.
(1.52)
75
Figura 3.33 Modelo PSpice de gran seal
Figura 3.34 Modelo PSpice de pequea seal.
K
D1 VD ID
RS
A
+
_
CD
K
ID
A
VD RD
RS
A
+
_
CD
K
En el modelo de gran seal el diodo es modelado con una fuente de corriente, un conden-
sador que simula la capacitancia de juntura y su resistencia en serie exhibida en el modelo.
En el modelo de pequea seal los modelos se hacen ms complicados de acuerdo con
la simulacin, en caso de que no se especifque parmetros PSpice los coloca por defecto.
76
Simulacin de semiconductores
L
os programas de simulacin basan sus clculos en modelos fsicos de los semi-
conductores. Por lo general las entradas de simulacin que se consideran son
el tipo de material, dispositivo, dimensiones, dopaje y condiciones de operacin.
Basado en esta informacin, el simulador calcula el campo elctrico dentro del
dispositivo y predice la concentracin de portadores en las diferentes regiones del dis-
positivo.
Los simuladores tambin pueden predecir comportamientos transitorios que incluyen
caractersticas corriente- voltaje y ancho de banda. Existen tres formas de aproximacin
de los simuladores, la clsica, la semiclsica y la cuntica.
Simuladores basados en aproximacin clsica
La aproximacin clsica est basada en la solucin de las ecuaciones de Poisson y de
conservacin de carga. Para desarrollar este modelo se hacen ciertas suposiciones para
resolver la ecuacin de transporte de Boltzmann:
1. La temperatura de los portadores es la misma a travs del dispositivo y es igual a
la temperatura Lattice.
2. Existen condiciones de cuasi-estabilidad.
3. El camino libre promedio de los portadores debe ser menor que la distancia sobre
la cual el cuasi nivel de Fermi est cambiando por kT/q.
4. La concentracin de impurezas es constante o vara muy lentamente a lo largo del
camino libre promedio de los portadores.
5. Las bandas de energa son parablicas.
6. La infuencia de las condiciones de frontera son insignifcantes.
Para propsitos generales, an bajo estas suposiciones y limitaciones del modelo, los
simuladores basados en la aproximacin clsica generan resultados muy precisos.
Las ecuaciones que deben resolverse se reducen bastante, bajo la consideracin de que
se est en condiciones de cuasiestabilidad, dado que la longitud de onda de operacin es
mucho mas larga que las dimensiones del dispositivo. Entonces, las ecuaciones de Maxwell
se pueden reducir a la forma de Poisson que es ms familiar, para medios no homogneos:
( )
=
En donde

denota el potencial de la regin a simular, la permitividad del medio y

la carga encerrada por este medio.


De la ecuacin de Maxwell, se deriva la ecuacin de continuidad de corriente para
medios homogneos:
.
n
n
J q qu
t
| |
= +
|

\ .
(1.53)
(1.54)
77
En donde,
.
n n n
J q E qD n = +
Tambin sucede que:
.
p
p
J q qU
t
| |
+ =
|

\ .
En donde,
.
p p p
J q pE qD p = +
Para medios no homogneos, el trmino correspondiente al campo elctrico en las
expresiones de corriente, es modifcado en trminos de la densidad de estados no unifor-
me y la variacin de las bandas de valencia.
En la aproximacin clsica el objetivo es calcular el potencial y la distribucin de por-
tadores dentro del dispositivo, por tanto, la ecuacin de Poisson se resuelve para encon-
trar el potencial dentro del dispositivo. Posteriormente la distribucin de campo elctrico
se usa para la resolucin de la ecuacin de continuidad de corriente, para obtener la dis-
tribucin de portadores y las densidades de corrientes. Por lo general las movilidades de
portadores y los coefcientes de difusin dependen del campo y la geometra de trabajo.
Las condiciones de frontera para resolver estas ecuaciones son las que determinan la
solucin del problema. Para contactos de tipo ohmico, se asume que las velocidades de
recombinacin son infnitas y que el espacio de carga es neutral. De esto se deriva que
para un material tipo p, las condiciones de frontera ohmica se convierten en:
lnln
ie
apl
n
kT
V
q p
= +
1
2 2
2
2 2
D A D A
ie
N N N N
p n
+ + (
| | | |

(
= +
| |
| |
(
\ . \ .

2
ie
n
n
p
=
En donde
apl
V
es el voltaje aplicado, k es la constante de Boltzmann,
D
N
+
es la con-
centracin de impurezas de donadores y
A
N

la de aceptores.
Para contactos de tipo Schottky, las condiciones de frontera toman la siguiente forma:

2
G
apl B
E
V = +

2
exp
G
B
ie
E
n n
kT
q
| | | |

| |
\ .
|
=
|
|
\ .
(1.55)
(1.56)
(1.57)
(1.58)
(1.59)
(1.60)
(1.61)
(1.62)
78
En donde
G
E
es la banda de Valencia y
B
es la barrera de potencial. Para otras fron-
teras sin fujo de corriente las condiciones de frontera se expresan de la siguiente manera:
0
p
n
n n p



= = =

En donde n

y
p

son los cuasi niveles de Fermi de electrones y huecos respectivamente.


Los mtodos de solucin de estas ecuaciones son mtodos numricos. El primero
que se utiliza es el mtodo de diferencias fnitas (FDM), y el segundo es el mtodo de
elementos fnitos (FEM).
Con FDM la regin a simular se divide en reas rectangulares o triangulares para
casos bidimensionales, o en cubos y tetraedros para casos tridimensionales. Las es-
quinas o vrtices se consideran nodos. Las ecuaciones diferenciales son modifcadas
usando aproximaciones de diferencias fnitas, y se construye una matriz de ecuaciones.
Estas ecuaciones se resuelven iterando solo en esos nodos. Las tcnicas de solucin
ms usadas son las de Gauss-Seidel /Jacobi o los mtodos de Newton. El FDM tiene la
desventaja de requerir ms nodos que el FEM en la misma estructura. La ventaja es que
requiere de menos memoria computacional para la solucin que el FEM.
En el FEM la regin a simular se divide en cuadrados o tringulos para el caso bidi-
mensional o en tetraedros para casos tridimensionales. Las ecuaciones en el FEM son
modifcadas multiplicndolas por una funcin de forma e integrndolas sobre la regin
simulada. El resultado de un nodo es la adicin de todas las soluciones posibles.
Simuladores basados en aproximacin semiclsica
La aproximacin semiclsica est basada en la ecuacin de trasporte de Boltzmann
(BTE) que se puede escribir como:
( )
. .
2
r k
coll
df f q f
v E f
dt t t h

| |
= + =
|

\ .
En donde
f
representa la distribucin de portadores en el volumen para cualquier
tiempo t,
v
es la velocidad de grupo, E es el campo elctrico y q y h son la carga del
electrn y la constante de Planck, respectivamente.
La BTE es una simplifcacin de la ecuacin de Liouville Von Neumann para la ma-
triz de densidad.
Las suposiciones que se deben hacer para resolver este tipo de problemas son las siguientes:
1. Las interacciones entre portadores se consideran muy dbiles.
2. Las partculas no ganan energa del campo elctrico durante las colisiones.
3. La probabilidad de dispersin es independiente del campo elctrico.
4. Se desprecian los efectos del campo magntico.
5. No existe interaccin entre electrones en el trmino de las colisiones.
6. El campo elctrico varia muy lentamente, por ejemplo el campo elctrico se conside-
ra constante para un paquete de ondas que describen el movimiento de una partcula.
(1.63)
(1.64)
79
7. La nube de electrones y huecos no se degenera.
8. Se aplican teora de bandas y teoremas de masa efectiva a los semiconductores.
El proceso de solucin del problema empieza por resolver la ecuacin de Poisson
para obtener el campo elctrico dentro del dispositivo, posteriormente usando la tecnica
de Monte Carlo (MCT), se resuelve la BTE para obtener la funcin de distribucin de
portadores f .
Con esta funcin se pueden calcular las corrientes de electrones y portadores, a partir
de las siguientes integrales:
3
( , , )
k
n
J q vf r k t d k =

3
( , , )
k
p
J q vf r k t d k = +

Simuladores basados en aproximacin cuntica


La simulacin con esta aproximacin se basa en la solucin de la ecuacin de onda
de Schrodinger (SWE), que en su versin independiente del tiempo se escribe de la si-
guiente manera:
( )
( )
2
2 2
0
2
n n n
h
E qV
m

+ + =
Donde
n

corresponde a la funcin de onda de la banda n cuyo mnimo valor de


energa es n
E
, V es el potencial de la regin, m es la masa de la partcula, h y q son la
carga del electrn y la constante de Planck, respectivamente.
Con esta aproximacin la distribucin de potencial dentro del dispositivo se calcula
con la ecuacin de Poisson. Este potencial se usa despus en la SWE para encontrar el
vector de onda de los electrones, para luego encontrar la distribucin de portadores con
la siguiente expresin:
2
n n
n
n N =

Siendo
n
N
la distribucin en la banda
n
.
Esta concentracin se usa de nuevo en la ecuacin de Poisson y nuevos valores de
funcin de onda, energa mnima y n son calculados. Este proceso se repite hasta en-
contrar una solucin auto consistente. El ltimo vector de onda se usa para encontrar la
matriz de dispersin, y despus con el MCT se encuentra la distribucin de portadores y
las densidades de corriente.
Paquetes de simulacin disponibles
La aproximacin clsica es la ms utilizada dado que es la ms fcil de implementar
y es la que ms rpido se resuelve. Los paquetes basados en este tipo de aproximacin
ms populares, en dos dimensiones son: FEDAS, HESPER, PISCES-II, PISCES-2B, MI-
(1.65)
(1.66)
(1.67)
(1.68)
80
NIMOS y BAMBI; y en tres dimensiones estn: TRANAL, SIERRA, FIELDAY, DAVINCI, y
CADDETH. Los dispositivos de gran tamao, en los que los portadores viajan lejos de las
fronteras, se pueden simular en aproximaciones de una sola dimensin.
Simulacin de semiconductores
E
l diodo posee distintos parmetros segn el modelo. PSpice ofrece los siguien-
tes para un diodo tipo DbreaK:
Nombre
IS
Corriente de saturacin A 1,00E-14 1,00E-14
10
0,1NS
2PF
0.6
50
0
1
1
0
0
0.5 0.5
1.11
1
3 3
1E-10
1.11
A
W
1
seg
F
V
V
eV
Resistencia parasita
Coeficiente de emisin
Tiempo de transito
Capacitancia de agotamiento
Potencial de juntura
Coeficiente de graduacin
Energa de activacin
Exponente de temperatura
Voltaje de ruptura
Corriente de ruptura
RS
N
TT
CJO
VJ
M
EG
XTI
BV
IBV
Parmetro Unidad
Valor
configurado
Valor
tpico
En el editor de modelo se cambia los parmetros al valor deseado y el ajuste se observa en
la grafca en la parte superior del editor (Figura 3.36); son varias las grafcas de acuerdo con
las variables a representar o las que se deseen examinar.
Figura 3.35 Modelo PSpice de pequea seal.
81
Simulacin de la juntura PN tomando
como base el diodo 1N4148
Figura 3.36 Editor de modelo del diodo en Orcad PSpice
Figura 3.37 Circuito de prueba del diodo
M
ediante el simulador Orcad se examinarn las curvas caractersticas del
diodo. Se escoge un diodo comercial como el 1N4148 el cual se polariza
con una fuente DC y resistencia, implementando el circuito de la figura
3.37.
R1
1k
0
0Vdc
V1
+
D1
D1N4148
Vanodo
_
82
En la Figura 3.38 se hace un barrido DC del voltaje en el diodo versus la corriente que
lo atraviesa y en la Figura 3.39 se ve aumentada la zona de polarizacin directa.
10mA
-10mA
-20mA
-120V -100V
I(DI)
V(Vanodo)
(A) juntura (active)
-80V -60V
-40V -0V 20V -20V
20mA
30mA
40mA
0A
100uA
0A
0V 100mV 200mV 300mV 400mV
500mV
I(DI)
V(Vanodo)
(A) juntura (active)
400uA
300uA
200uA
500uA
Figura 3.38 Curva caracterstica del diodo 1N4148
Figura 3.39 Polarizacin directa del diodo
83
Figura 3.40 Curva caracterstica del diodo 1N4148
Simulacin efecto Zener en el diodo
E
n esta simulacin se muestra el efecto Zener del diodo 1N750, que es un diodo
de 4.7V y que se usa generalmente para la regulacin de voltajes entre los
nodos del diodo; adems se hace variar la temperatura de operacin del diodo
para ver los efectos que tienen en la respuesta del diodo.
R1
500
0
0
0Vdc
V1
+
D2
D1N750
Vz
_
84
I(D2)
-V(Vz)
(A) juntura (active)
0A
-5.00mA
-10.00mA
-15.00mA
-19.92mA
-4.779V
-4.700V -4.600V -4.500V -4.400V -4.279V
Figura 3.41 Curva caracterstica del diodo 1N4148
Figura 3.41 Variacin de la curva Voltaje Vs. Corriente, ante variaciones de temperatura del diodo de -50C
a 50C en incrementos de 25C
-40A
-6.0V -5.0V -4.0V
-3.0V
-2.0V -1.0V 0V
I(D2)
-V(Vz)
(A) juntura (active)
-10A
-20A
-30A
0A
C
A
P

U
L
O
4
El MOSFET
87
Los principales apartes de la historia de los MOSFETs son:
Estn basados en el principio de efecto de campo presentado en 1925 por JuliusLillienfeld.
- Uso de un campo elctrico para controlar corriente entre dos terminales.
Fue patentado en 1928 por Lillienfeld.
- Implementacin posible en los 60s.
Teora de escalamiento = miniaturizacin. Ver Figura 2.2
- 60s, Robert Dennard.
Transistor ms utilizado (ms de 80% del mercado).
Base de la industria microelectrnica.
Figura 4.2 Miniaturizacin del transistor a travs de los aos
1
1 www.itrs.net
Introduccin
E
l transistor BJT es un dispositivo de tres terminales, en el que una terminal
controla el fujo de corriente entre las otras dos. El transistor MOSFET (Tran-
sistor de efecto de campo metal-oxid semiconductor) (por sus siglas en in-
gles Metal-Oxide-Semiconductor Field Effect Transistor), tiene su mecanismo
de control de corriente basado en un campo elctrico establecido por la tensin aplica-
do a la terminal de control.
Estos dos tipos de transistores tienen un rango de aplicaciones similares y principal-
mente presentan en comn la impedancia de entrada elevada (aunque es mayor en los
MOSFET) y el empleo como amplifcadores de seal AC.
TRANSISTOR BJT
TRANSFER
MOSFET
METAL - XIDO
SEMICONDUCTOR
RESISITOR
EFECTO DE
CAMPO
TRANSISTOR
Figura 4.1 Esquema de las principales aplicaciones de los transistores y MOSFETs
88
E
l MOSFET es un dispositivo de cuatro terminales: compuerta, fuente, drenaje y
substrato. Es un dispositivo UNIPOLAR, dado que la corriente de conduccin invo-
lucra slo un tipo de portador de carga (electrones canal n, o huecos canal p).
Fsicamente consiste en dos regiones semiconductoras fuertemente dopadas (S-
Fuente y D-Drenador) separadas por una regin semiconductora de tipo complementario (B-
Substrato), un aislante y un electrodo sobre dicha regin (G-Compuerta). Ver Figuras 4.3 y 4.4
El aislante elctrico empleado es normalmente dixido de silicio (
2
SiO
) con un es-
pesor de 0.02 a 0.1m. El ancho del canal W se encuentra en el rango de 2 a 500 m,
mientras que el largo del canal L vara entre 0.1 a 10 m. Dispositivos con menor largo del
canal son empleados en el diseo de circuitos integrados de alta velocidad
2
2 Sedra, Adel. Smith, Kenneth. Circuitos Microelectrnicos. McGraw Hill. Capitulo 5.
Defnicin
SiO2
Polisilicio
Compuerta (G)
Drenador (D)
Substrato (B)
Fuente (S)
Dioxido de Silicio - SiO2
Polisilicio +
Substrato (Si dopado)
Difusin (Si de dopado
complementario al substrato)
Dioxido de Silicio - SiO2
Polisilicio +
Substrato (Si dopado)
Difusin (Si de dopado
complementario al substrato)
Compuerta (G)
Drenador (D)
Substrato (B)
Fuente (S)
(W)
Ancho de canal
(L)
Largo de canal
X (Profundidad
de canal)
Z (Ancho de canal)
Y (Largo de canal)
Figura 4.3 Seccin de un MOSFET
Figura 4.4 Vista espacial del MOSFET
89
Figura 4.5 Funcionamiento del MOSFET
Figura 4.6 Seccin transversal del MOSFET
Principio de Funcionamiento del MOSFET
La corriente de arrastre que fuye entre fuente y drenador se controla variando la ten-
sin en el electrodo de compuerta.La corriente fuye en direccin longitudinal entre dre-
nador y fuente porel canal, el cual la limita por las caractersticas fsicas de largo y ancho.
Transistores NMOS y PMOS
SiO2
Polisilicio
Compuerta (G)
Compuerta aislada de la
superficie del silicio por
SiO2
Controla la resistencia entre
fuerte y drenador
E al semiconductor
aplicando voltaje de
compuerta
Drenador (D)
Substrato (B)
Fuente (S)
90
NMOS
I
P
n+ n+
Polisilicio N+
Compuerta (G)
Drenador (D)
+
_
Substrato (B)
Fuente (S)
I
N
p+ p+
Polisilicio P+
Compuerta (G)
Drenador (D)
+
_
Substrato (B)
Fuente (S)
Figura 4.7 Seccin de Transistores NMOS (izquierda) y PMOS (derecha)
Flujo de corriente: de drenador a fuente.
Drenador es regin n+ conectada al potencial ms alto.
Se forma canal tipo N entre drenador y fuente.
Flujo de corriente debido a electrones
PMOS
Flujo de corriente: de fuente a drenador.
Drenador es regin p+ conectada al potencial ms bajo.
Se forma canal tipo P entre drenador y fuente.
Flujo de corriente debido a huecos.
Polarizacin y Regiones de Operacin
Existen varias regiones de operacin para los MOSFETs que dependen de los potencia-
les que se apliquen a las terminales de compuerta y drenador respecto a la terminal de fuente.
Desde el punto de vista del potencial de superfcie
GS
V
:
Banda plana
Acumulacin
Agotamiento
Inversin
Inversin dbil
Inversin fuerte
Desde el punto de vista de
DS
V
en comparacin con
GS
V
Regin de Corte
Determinado por
GS
V
Regin lineal
Regin de saturacin Transistor encendido : Corriente0




Transistor apagado:Corriente0
Transistor encendido: Corriente0
Transistor apagado : Corriente0
91
Figura 4.8 Estructura del MOSFET de enriquecimiento
MOSFET de enriquecimiento
Estructura
E
n las Figuras 4.8 y 4.9 se muestra la estructura fsica del MOSFET de canal
n. El transistor est fabricado por un sustrato tipo p, dos regiones de tipo n
fuertemente contaminadas, una delgada capa de dixido de silicio, el cual es
un excelente aislante elctrico y por un deposito de metal en la capa superior
del xido para formar el electrodo de compuerta del dispositivo. Tambin se hacen con-
tactos metlicos para la regin de fuente, la regin de drenador y el substrato. De esta
forma aparecen cuatro terminales: el terminal de compuerta (G), el terminal de fuente
(S), el terminal de drenador (D) y el terminal del substrato (B).
xido de
compuerta
Metalizacin de
compuerta
Contacto de
drenador
Substrato
tipo b
Drenador n+
Campo de
xido
Contacto
de fuente
Fuente n+
Canal
OX

Drenador
Compuerta
Fuente
Conductor
Aislante
Substrato semiconductor dopado tipo - p
n n
w
L
Figura 4.9 Estructura espacial del MOSFET de enriquecimiento
92
Operacin sin tensin aplicada a la Compuerta
Sin tensin aplicada a la compuerta se forman dos diodos conectados en oposicin
(espalda con espalda) entre drenador y fuente, uno de estos diodos est formado por la
unin pn entre la regin de drenadory el substrato tipo p y el otro diodo se forma por la
unin pn entre el substrato tipo p y la regin n de fuente. Estos diodos impiden la conduc-
cin de corriente de drenador a fuente cuando se aplica unatensin
DS
V
Creacin de un canal de circulacin de corriente
VSB = 0
VGS > Vth
S
n+ n+
G
D
B
Substrato tipo p
VDS = 0
ID = 0
Figura 4.10 Canal de circulacin de corriente
Considerando el caso descrito en la Figura 4.10, se conectan el drenador y fuente a tierra
y se aplica unatensin positiva a la compuerta. La tensin positivaen la compuerta, ocasiona
en primera instancia, que los huecos libres sean repelidos de la regin del sustrato bajo la
compuerta, por tanto este empuje hacia debajo genera una regin agotada de portadores.
Por la misma razn, la tensin positiva de compuerta atrae electrones de las regiones
n+ de compuerta y drenador hacia la regin del canal. Cuando un nmero sufciente de
electrones se acumula cerca de la superfcie del sustrato bajo la compuerta, se crea en
efecto una regin n que conecta las regiones de fuente y drenador como se indica en la
Figura4.11. Ahora si se aplica unatensin entre drenador y fuente, circula corriente por
esta regin n inducida, llevada por los electrones mviles. Esta regin n inducida se de-
nomina canal. Consecuentemente, el MOSFET de la Figura 4.10 se denomina MOSFET
canal n o transistor NMOS.
El valor de
GS
V
en el cual un nmero sufciente de electrones mviles se acumula
en la regin del canal para formar un canal conductor se denomina tensin de umbral o
tensinThresholdy se denomina
th
V , este valor es controlado durante la fabricacin del
dispositivo y por lo general es de1 a 3V.
93
Figura 4.12 Curvas caractersticas
D
I
-
DS
V
del MOSFET
Aplicacin de un pequeo
DS
V
VSB = 0
VGS > Vth
Canal n Inducido
S
n+ n+
G
D
B
Substrato tipo p
VDS = 0
ID = 0
Figura 4.11 Transistor NMOS con
GS th
V V > y con una pequeatensin aplicada
DS
V
3
Al inducirse un canal aplicamos unatensin positiva
GS
V Sentre fuente y drenador
como se muestra en la Figura 4.11. Primero se considera el caso donde
DS
V es pequeo
(0.1 a 0.2V). La tensin
DS
V
hace que circule una corriente
D
I
por el canal n inducido. La
corriente es llevada por electrones que se desplazan de fuente a drenador.La magnitud
de
D
I
depende de la densidad de electrones del canal que a su vez depende de la mag-
nitud de
GS
V .
En la Figura 4.12 observamos que el MOSFET opera como resistencia lineal cuyo
valor est controlado por
GS
V
, su resistencia es infnita para
GS th
V V y su valor decrece a
medida que
GS
V excede a
th
V
.
3 Caratteristiche dei Mosfet. Fuente: http://vlsi.die.uniroma1.it/centurelli/lez15.pdf
VGS = Vth+4v
VGS = Vth+3v
VGS = Vth+2v
VGS = Vth+1v
VGS Vth
VDS (mV)
ID(mA)
0,5
0,4
0,3
0,2
0,1
0
0
50
50 100 150 200
94
Operacin a medida que
DS
V aumenta
VSB = 0
VGS > Vth
S
n+ n+
G
D
B
Substrato tipo p
VDS = 0
ID = 0
VSB = 0
VGS > Vth

S
n+ n+
G
D
B
Substrato tipo p
VDS = 0
ID = 0
Figura 4.13 Operacin del MOSFET con
DS
V en aumento
Figura 4.14 Incremento de
DS
V causa disminucin en la profundidad del canal, hasta llegar
al punto de estrangulamiento cuando
DS GS th
V V V =
VDS
VDS VGS - Vth
VDS = 0
Canal
S D
Como vemos en la Figura 4.13,
DS
V
Saparece como cada de tensin a lo largo del
canal desde fuente a drenador y la tensin aumenta de 0 a
DS
V
.Entonces la tensin entre
la compuerta y puntos situados a lo largo del canal disminuye de
GS
V en fuente a
GS DS
V V
en el extremo del drenador.
A medida que
DS
V aumenta el canal se hace ms estrecho y su resistencia aumenta
(Figura 4.14). Entonces la curva
D DS
I V no contina recta si no que se dobla. Cuando
la profundidad del canal disminuye casi a cero se dice que el canal est estrangulado.
Aumentar
DS
V a ms de este valor tiene poco efecto en la forma del canal, y la corriente
que pasa por el canal permanece constante al valor alcanzado para
DS GS th
V V V = . La
corriente de drenador entonces se satura a este valor, y el MOSFET se dice que entra en
estado de saturacin:
DSsat GS th
V V V =
Caracterizacin del MOSFET de Enriquecimiento
El MOSFET de enriquecimiento requiere de una tensin positiva entre la compuerta
y la fuente para establecer un canal. Este canal se forma por la accin de una tensin
positiva compuerta a fuente
GS
V , que atrae electrones de la regin del sustrato ubicada
entre el drenaje y la compuerta contaminados de tipo n. Una tensin
GS
V
positiva provoca
que los electrones se acumulen en la superfcie inferior de la capa de xido. Cuando la
tensin alcanza el valor de umbral
th
V
, han sido atrados a esta regin los electrones suf-
95
Figura 4.15 MOSFET de enriquecimiento de canal n (izq.) y MOSFET de
enriquecimiento de canal p (der.).
cientes para que se comporte como canal n conductor. No habr una corriente apreciable
D
I
hasta que
GS
V
exceda a
th
V
No existe un valor
D
I para el MOSFET de enriquecimiento, ya que la corriente de
drenaje es cero hasta que el canal se ha formado.
D
I
es cero para 0
GS
V = . Para valores
de
GS th
V V > , la corriente de drenaje se puede calcular de la ecuacin:
( )
2
D GS th
I k V V =
El valor de k depende de la construccin del MOSFET y, en principio, es funcin del
largo y ancho del canal. Un valor tpico para k es 0.3mA/V
2
; la tensin de umbral
th
V , es
especifcada por el fabricante.
Fuente
S
Compuerta
G
Substrato tipo p
Drenaje
D
n n
Substrato
D
G
S
SiO2
VGS = 5V
VGS
VDS (V)
VT
a) Esquema de la estructura fsica b) Smbolo
c) Caractersticas de trasferencia e ID - VGS
VGS1 < VGS
VGS2 < VGS1
VGS3 < VGS2
ID (mA)
Fuente
S
Compuerta
G
Substrato tipo n
Drenaje
D
p p
Substrato
D
G
S
SiO2
VGS = -5V
-VGS
-VDS (V)
-VT
a) Esquema de la estructura fsica b) Smbolo
c) Caractersticas de trasferencia e ID - VGS
VGS1 < VGS
VGS2 < VGS1
VGS3 < VGS2
ID (mA)
Modos de Operacin
1. OFF:
GS th
V V < donde
th
V es la tensin de umbral. No hay conduccin entre drenaje
y fuente. Pequea corriente de fuga no considerable.
2. TRIODO o REGIN LINEAL:
GS th
V V >
y
DS GS th
V V V < . Flujo de corriente entre de-
naje y fuente. El MOSFET opera como resistencia controlada por tensin en com-
puerta. La corriente de drenaje a fuente es:
( ) ( )
2
2
2
n ox

C
W
I V V V V
L

=
Donde n

es la movilidad, W el ancho del canal, L el largo del canal y


ox
C
la capaci-
tancia en la compuerta.
(1.1)
(1.2)
96
3. SATURACIN:
GS th
V V >
y
DS GS th
V V V >
. La corriente en drenaje es relativamente
independiente de la tensin en drenaje, siendo controlada por la tensin en la
compuerta. Una aproximacin de 1er orden se muestra a continuacin:
( )
2
2
n ox
D GS th
C
W
I V V
L

=
Caractersticas Tensin-Corriente
El MOSFET de enriquecimiento puede ser modelado simplemente como un interrup-
tor o switchen el cual la corriente puede fuir en cualquier direccin. El modelo que se des-
cribe a continuacin es til para la lgica y tiempos en la simulacin del comportamiento
de un circuito integrado MOS.
Existen muchos modelos que permiten la simulacin de circuitos integrados MOS que
consideran o no cierta clase de diferentes parmetros. El siguiente anlisis del compor-
tamiento del transistor se hace con referencia al primer y ms simple modelo utilizado en
Pspice. Uno de los parmetros ms importantes para un transistor corresponde al tiempo
de trnsito , de un portador (un electrn si es un MOSFET canal n o un hueco si es un
MOSFET canal p) para pasar de la fuente al drenaje.
Compuerta
Drenador
Canal
Fuente
L
Figura 4.16 Modelo de un transistor MOSFET
Considerando la Figura 4.16 del MOSFET tendramos que simplemente
L
v
= don-
de v es la velocidad promedio del portador de carga.
Bajo condiciones normales, podemos calcular la velocidad promedio v de un portador
de carga. Si no hay tensin aplicada entre fuente y drenaje por el canal, entonces la ve-
locidad es 0. Si existe un campo elctrico en la regin del canal, los portadores de carga
tendran una aceleracin que corresponde a
eE
a
m
= , donde e es la carga del portador, E
es la magnitud del campo elctrico aplicado y m es la masa del portador. Para portadores
de carga libres. Es importante considerar las colisiones (inelsticas) que tienden a frenar
al portador de carga. Asumiremos
c
el valor como el tiempo entre colisiones. Segn esto
tenemos que:
1
2 2
c c
eE
v a E
m
= = =
(1.3)
(1.4)
97
G
Metal
Oxido
D
L
S
VGS
+ +++++
-------
Figura 4.17 Modelo del MOSFET para determinar la corriente que fuye por el canal
El parmetro es denominado movilidad. Se han determinado estos valores tanto para elec-
trones como para huecos, los cuales son:
2
750
e
cm
s
V

y
2
250
p
cm
s
V

para el silicio.
De lo anterior tenemos que el tiempo caracterstico

corresponde a:
2
DS
L L L
v E V


= = =
Si
DS
V
E V
L
= =
El modelo para determinar la corriente que fuye por el canal y la impedancia del mis-
mo se muestra en la Figura 4.17.
Tenemos que:
( )
GS th
Q C V V = donde C es la capacitancia formada entre la compuer-
ta y el sustrato. Esta capacitancia puede modelarse como la de placas paralelas. Por lo
tanto nos queda que:
( )
GS th
LW
Q V V
D

=
Donde L y W son el largo y ancho del canal, D es la distancia entre la compuerta y el
sustrato, y es la permitividad del material (4.2co para el silicio).
La corriente que fuye por el canal es:
( )
DS GS th DS
C
Q W
I V V V
LD

= =
Si asumimos que el campo elctrico es uniforme en todo el canal. Un anlisis ms
complejo determina que:
( )
2
2
2
DS GS th DS DS
W
I V V V V
LD

(
=

En la regin lineal y
( )
2
2
DS GS th
W
I V V
LD

=
(1.5)
(1.6)
(1.7)
(1.8)
(1.9)
(1.10)
98
En la regin de saturacin la impedancia del canal se puede determinar as:
( ) ( )
2
2 2
DS
DS
GS th DS G GS th DS
V
LD L
Z
I
W V V V C V V V
= = =
( (


Si el transistor est en la regin activa y
( )
2
2
2
DS
G GS th
LV
Z
C V V
=

En la de saturacin.
Podemos calcular tambin la constante de tiempo
CG

para un transistor que carga la


compuerta de otro transistor idntico. Este tiempo es muy importante para un dispositivo
lgico ya que corresponde al gatedelay o retraso de tiempo en compuerta:
( ) ( )
2 2
2 2
2 2
DS DS
CG G
GS th GS th
LV V
RC
V V V V

= = =

Para
GS DS
V V = y
0.2
th
V Vds =
tenemos que:
3.1
CG
=
, asumiendo que el transistor que
provee la carga est en saturacin.
A continuacin se muestra la grfca de corriente
DS
I
contra tensin
DS
V
para varios
valores de corriente de compuerta aplicada (Figura 4.18).
18
18
12
16
14
10
8
6
4
2
12 16 14 10 8 6 4
2
VDS = VGS - Vth
VGS = Vth + 6V
VGS = Vth + 4V
VGS = Vth + 2V
VGS = Vth + 8V
Regin de
saturacin
Regin
Triodo
VDS (V)
VGS Vth (Zona de corte)
VDS VGS - Vth
VDS VGS - Vth
ID (mA)
Figura 4.18 Curva caracterstica
DS
I -
DS
V del MOSFET de enriquecimiento
(1.11)
(1.12)
(1.13)
99
Figura 4.19 Efecto de
DS
V sobre el canal, disminuye el largo efectivo y agrega portadores de carga
Figura 4.20 Regin de vaciamiento
Entonces tenemos tres estados para la corriente, que son:
Realmente en la regin de saturacin, la corriente
DS
I
no es completamente inde-
pendiente de la tensin
DS
V
, parcialmente porque
DS
V
vaca los portadores de carga del
pozo. Este efecto disminuye el largo efectivo del canal y adems agrega portadores de
carga al canal como se ve en la Figura 4.19.
Estos efectos son modelados por el parmetro

, factor de modulacin del largo del


canal. Incluyendo esto tenemos la expresin de la corriente de la siguiente forma:
( ) ( )
2
1
2
DS GS th DS
W
I V V V
LD

= +
( )
2
0
2
DS
DS GS th DS DS GS th
W V
I V V V V V V
LD
(
= < <
(

( )
2
0
2
GS th GS th DS
W
V V V V V
LD

< <

GS th
V V < 0
+VDS
++++++
_
_
_
_
_
N P
++
+
+
+
+
+
+ +
N
Inicialmente, si no hay carga aplicada a la compuerta, la fuente y el drenaje son sepa-
rados por uniones PN no polarizadas y no hay corriente que pueda fuir entre las regiones.
(La impedancia en estado OFF o apagado del transistor est del orden de Mega-ohms).
Cuando una carga es aplicada a la compuerta, los portadores son atrados desde el
sustrato hacia el canal como se muestra en la Figura 4.20.
+VDS
VGS
Regin de Agotamiento
++++ ++++
------
+
+
+
+ +
+
+
+
(1.14)
100
El grueso de la regin de agotamiento o vaciamiento
d
X puede ser calculado como
funcin del potencial electrosttico
S
. Para los transistores tipo P, la capa de agotamien-
to se hace al desplazar hacia abajo los huecos mviles.
El nmero de huecos
dQ
corresponde a:
( )
P d
dQ q N dX =
El cambio del potencial en la superfcie
S
es:
d P d
S d d
Si Si
X dQ qN X
d X dE dX

= = =
Integrando y despejando
d
X obtenemos:
1
2
2
Si S F
D
P
X
qN

(

( =
(

Donde
Si

es la permitividad del silicio, q es la carga de un portador,


P
N es la den-
sidad de iones tipo P en el sustrato y
F
corresponde a la constante de integracin. La
carga por unidad de rea en el canal es:
1
2
2
P d P Si S F
Q qN X qN
(
= =

La tensin Threshold se defne como
S F
=
. Para calcular esta tensin debemos
saber la concentracin de portadores N en el sustrato mediante la siguiente expresin:
lnln
i
F
P
n KT
q N
=
lnln
N
F
i
N KT
q n
=
Si el sustrato no est polarizado entonces
( )
S F
=
y
1
2
2 2
BO P Si F
Q qN
(
=

Cuando est polarizado
2
S F SB
V = +
Y
1
2
2 2
B P Si F SB
Q qN V
(
= +

(1.15)
(1.16)
(1.17)
(1.18)
(1.19)
(1.20)
(1.21)
(1.22)
(1.23)
101
Entonces la tensin
th
V corresponde a:
2
ox B
th GC F
ox ox
Q Q
V
C C
=
Donde
( ) ( )
GC F F substrato compuerta
=
Tensin que representa la diferencia de materiales del substrato y la compuerta;
/
b ox
Q C

corresponde a la capa de agotamiento y
/
ox ox
Q C
es la prdida debida a impurezas.
Despejando con la intencin de dejar este
th
V
en trminos de
SB
V
(tensin de polari-
zacin del sustrato) podemos llegar a la siguiente expresin:
1 1
2 2
2 2
th thO F SB F
V V V
(
= + +
(

Donde
1
2
2
Si P
ox
q N
C
(

=
El parmetro thO
V
es la tensin inicial de umbral y es llamado factor coefciente de
efecto de cuerpo.
La Figura 4.21 muestra la zona segura de operacin, entendida como la regin en la
que se evitan prolongados tiempos de respuesta y switcheo.
Limitado
por RDS
ID
Potencia Lmite
10uS
1mS
100mS
DC
VDS
VDS mx
Figura 4.21 Zona segura de operacin del MOSFET
(1.24)
(1.25)
(1.26)
(1.27)
102
Simulaciones
Tensin Threshold y Corriente de Saturacin para un MOSFET tipo n de enriqueci-
miento. El esquemtico implementado en Pspice se muestra a continuacin:
R1 M6
R2
1
R1
1K
V2
IRF150
V1
-
+
-
+
V1 = 15V
V2 = -15V
TD = 0.0001
TR = 3ms
TF = 3ms
PW = 3ms
PER = 3ms
0
0
0
15Vdc
0V
Figura 4.22 Simulacin MOSFET
Figura 4.23 Resultado de la simulacin
El GS
V
est simulado mediante una fuente rampa de -15V a 15V en 3ms. El transistor
est polarizado mediante una fuente de 15V en drenador y una resistencia limitadora de
corriente de 1ohm. El transistor es un irf150, MOSFET de potencia. Para lograr encontrar
el
th
V
debemos grafcar la corriente
DS
I
en trminos de
GS
V
. Las simulaciones respectivas
se muestran enseguida.
La tensinthreshold corresponde alatensin con la que se alimenta la compuerta en la
cual empieza a circular corriente como podemos ver en la grfca de Pspice.
103
Figura 4.25 Resultado de la simulacin
Figura 4.24 Resultado de la simulacin
Para observar ms detalladamente estatensin ampliamos la imagen y encontramos
fcilmente que estatensin est alrededor de los 2.8 a 3V. Este parmetro est especi-
fcado para este tipo de transistor pero sabemos que podemos modifcar esto y trabajar
con la informacin exacta de nuestro transistor.
La corriente de saturacin se puede ver en la parte de arriba de la primera grfca y
segn nuestro esquemtico corresponde a 15mA aproximadamente. En la siguiente gr-
fca se aprecia mejor este hecho.
104
E
n este punto se va a realizar el estudio de los transistores MOSFET de vacia-
miento. El estudio, dada la gran similitud de funcionamiento con los MOSFET de
acumulacin, se limitar a la descripcin de estos transistores y su funcionamiento
desde el punto de vista cualitativo y las diferentes regiones de funcionamiento.
Empezaremos por mostrar en la Figura 4.26 los smbolos ms ampliamente utilizados
para representar a estos transistores.
MOSFET de vaciamiento o agotamiento
VGS
S
ig
VDS
ig
G
D
iD
VGD
+
+
+
_
_
_
(a)
VGS
S
ig
VDS
ig
G
D
iD
VGD
+
+
+
_
_
_
(c)
VGS
S
ig
VDS
ig
G
D
iD
VGD
+
+
+
_
_
_
(b
B
VGS
S
ig
VDS
ig
G
D
iD
VGD
+
+
+
_
_
_
(d)
B
Figura 4.26 Smbolos y defnicin de corrientes y tensiones para transistores MOSFET de vaciamiento
(a) y (b) Canal n, (c) y (d) Canal P
105
Figura 4.27 Seccin transversal de las estructuras MOSFETs de vaciamiento bsicas. (a) MOSFET
canal n, (b) MOSFET canal p.
Defnidas todas las corrientes entrantes se cumple:
0
D G S
I I I + + =
0
DS GS GD
V V V + =
Al igual que en los transistores MOSFET de acumulacin, la corriente de compuerta
en continua siempre es cero ( 0)
G
I = . En la Fgura 4.27 se muestran las secciones tras-
versales de las confguraciones bsicas de los transistores MOSFET de vaciamiento. La
diferencia entre estos transistores y los MOSFET de acumulacin, es que en los MOS-
FET de vaciamiento en el proceso de fabricacin se depositan, bajo la puerta de xido,
impurezas del mismo tipo que el de las islas del drenador y fuente. Esto es, en un tran-
sistor MOSFET de vaciamiento canal n entre las islas de drenador y fuente (que son tipo
n+) se crea, durante el proceso de fabricacin, un canal de impurezas de tipo n. Para el
caso de un MOSFET de vaciamiento canal p, el canal que se crea durante el proceso de
fabricacin es de impurezas de tipo p. Esto hace que exista canal sin necesidad de tener
que aplicar tensin en el terminal de compuerta ( 0)
GS
V = . Esta es la razn por la que a
este tipo de transistores se le suele conocer como transistores MOSFET normalmente
ON (sin necesidad de aplicar tensin en compuerta, si 0
DS
V = existir corriente entre
drenador y fuente). Por el contrario, en los transistores MOSFET de acumulacin, como
ya se ha visto, para que exista corriente entre drenador y fuente es necesario aplicar una
tensin en el terminal de compuerta (
GS th
V V >
para canal n y
GS th
V V < para canal p), por
ello, los transistores MOSFET de acumulacin tambin se conocen por normalmente
OFF. En algunas aplicaciones, como por ejemplo electrnica de potencia, interesa uti-
lizar transistores MOSFET normalmente OFF ya que se debe garantizar que la condi-
cin de conduccin sea expresamente forzada (el transistor debe permanecer cortado en
ausencia de tensin en compuerta). sta es la razn fundamental por la que en aquellas
aplicaciones donde se manejen grandes corrientes (electrnica de potencia, por ejem-
plo), interesa, para evitar posibles daos, que los dispositivos permanezcan cortados en
ausencia de tensin de compuerta, y por ello no se suelen utilizar ni transistores MOSFET
de vaciamiento ni JFET (recurdese que estos ltimos tambin conducen para 0
GS
V = ).
Drenador D
Compuerta G
Fuente S
n
n+
n+
P
B Substrato
Zona de canal
(a)
SiO2 SiO2 SiO2
Substrato
Drenador D
Compuerta G
Fuente S
P
P+
P+
n
B Substrato
Zona de canal
(b)
SiO2 SiO2 SiO2
Substrato
(1.28)
(1.29)
106
Drenador D
Compuerta
G
Fuente S
n
n+
n+
P
B Substrato
Zona de canal
(a)
SiO2 SiO2 SiO2
Substrato
P
P+
P+
n
Zona de canal
(b)
SiO2 SiO2 SiO2
Substrato
B Substrato
VGS
VDS
Drenador D
Compuerta
G
Fuente S
VGS
VDS
Figura 4.28 Estructuras y tensiones para el estudio cualitativo de MOSFETs
de vaciamiento (a) canal n, (b) canal p
Si nos referimos al transistor canal n se observa, por una parte, que la tensin entre
drenador y fuente tiene que ser positiva (
0
DS
V >
) y por otra que con 0
GS
V = al existir canal
la resistencia entre drenador y fuente ser pequea y, por tanto, existir corriente entre
drenador y fuente; esta corriente, defnida entrante en el drenador es positiva ( 0
D
I > ). Si la
tensin
GS
V
es positiva ( 0
GS
V > ) esto hace que se incremente an ms la conductividad del
canal ya que esta tensin positiva induce cargas negativas en la zona de canal (se extraen
electrones de los pozos). Para tensiones de compuerta negativas (
0
GS
V <
) lo que ocurre es
que en la zona de canal se inducen cargas positivas (los electrones del canal se empiezan
a quedar en los pozos); de esta forma, se provoca el vaciamiento en la concentracin de
electrones en el canal, lo que supone un incremento de la resistencia del canal.
Al igual que en los MOSFET de acumulacin, una de las islas constituye el terminal de
drenador (D) y la otra el de fuente (S). La corriente, como se pondr de manifesto, fuye
entre estos dos terminales y est controlada por el terminal de compuerta (G). El termi-
nal de drenador ser aquel que drene portadores mayoritarios. Siendo los portadores
mayoritarios los electrones para el transistor canal n y los huecos para el canal p. Obsr-
vese que aqu tambin existen uniones pnentre drenador (D) y el sustrato (B) al igual que
entre fuente (S) y sustrato (B). Para garantizar el correcto funcionamiento del transistor
MOSFET se debe garantizar que estas uniones estn polarizadas en inverso. De nuevo,
al igual que en el caso de transistores MOSFET de acumulacin, todas las tensiones se
referirn al terminal de fuente (S):
BS
V ,
DS
V
y
GS
V .En principio, tambin se va a suponer
que 0
BS
V = (situacin muy frecuente).
Estudio cualitativo
Para ver el funcionamiento de los transistores MOSFET de vaciamiento vamos a uti-
lizar los montajes de la Figura 4.28.
107
Existe una tensin umbral
th
V de
GS
V , que ser negativa, para la cual deja de existir
canal (se inducen en la zona de canal sufcientes cargas positivas, o lo que es lo mismo
todos los electrones del canal se quedan en los pozos) y por tanto deja de existir corrien-
te entre drenador y fuente. La corriente de drenador en funcin de
GS
V se muestra en la
Figura 4.29. Para ver la dependencia de
D
I
con
DS
V
, supongamos una tensin
1 GS th
V V >
(es decir, existe canal). En estas condiciones para
DS
V pequeas el canal presentar una
resistencia tambin muy pequea y la variacin de
D
I con
DS
V es casi lineal (el valor de
la resistencia del canal permanece constante), a medida que se va incrementando
DS
V se
va produciendo el estrangulamiento del canal, que ser ms pronunciado por las zonas
ms prximas a drenador (tngase en cuenta que el estrangulamiento del canal se ve
favorecido por tensiones entre compuerta y canal negativas, por tanto al ser 0
DS
V > esto
favorece el estrangulamiento en las proximidades de drenador). Existe un valor de
DS
V al
que llamaremos
DSat
V para el cual se estrangula el canal. Tensiones
DS
V superiores a
DSat
V
ya no producen incrementos en
D
I , por tanto
D
I se mantiene constante. El valor de
DS
V
para el cual se alcanza el estrangulamiento del canal viene dado para
DS GS th
V V V =
. En la
Figura 4.29.b se muestra la variacin de
D
I con
DS
V (caractersticas de salida).
ID>0
Regin
hmica
Regin
de saturacin
(activa)
Regin
de corte
Vth<0
0 VGS
(a)
(b)
Regin de variacin ID - VDS casi lineal
0
VDS >0
VGS1
VGS2
VGS3
ID>0
IDsat (VGS1)
IDsat (VGS2)
VGS Vth
VDS =VGS- Vth
}
VGS Vth

H
M
I
C
A
S
A
T
U
R
A
C
I

N

(
A
C
T
I
V
A
)
CORTE
Figura 4.29 Curvas caractersticas de (a) entrada y (b) salida de un transistor
MOSFET de vaciamiento canal n
108
Transistor canal p
Para el caso de transistores canal p se puede hacer un razonamiento similar al del
canal n. La nica diferencia es que en el caso de transistores canal p los portadores del
canal son huecos y la tensin de compuerta para controlar el ancho del canal debe ser
positiva. Esto es para
GS th
V V > (donde
th
V es un valor positivo) el canal estar estrangu-
lado y la corriente entre drenador y fuente ser nula. Tambin se puede comprobar que
en este caso la tensin
DS
V es negativa (obsrvese que con 0
DS
V < la corriente circula de
fuente a drenador, por tanto por D se drenan- huecos, que son los portadores mayorita-
rios en este tipo de canal), al igual que la
D
I , si se defne entrante.
En la Figura 4.30 se muestran las curvas de entrada y salida para el caso de transis-
tores MOSFET de vaciamiento canal p. En lo que se refere a las ecuaciones que rela-
cionan la corriente de drenador con las tensiones en los terminales, en las tablas 1 y 2
se resumen dichas ecuaciones as como los modos de funcionamiento. Como se puede
comprobar, las ecuaciones
( )
,
D DS GS
I f V V = son idnticas a las de los transistores MOS-
FET de acumulacin.
ID>0
Vth>0 0 VGS
(a) (b)
VDS <0
VGS1
VGS2
VGS3
ID>0
VGS Vth
VDS =VGS- Vth
VGS Vth
SATURACIN
CORTE
0
Figura 4.30 Curvas caractersticas de (a) entrada y (b) salida de un transistor MOSFET de vaciamiento
canal p con resistencia constante en la regin hmica para cada
GS
V
109
Resumen sobre MOSFET de vaciamiento canal n:
regiones de trabajo, ecuaciones...
Transistor Canal n
Smbolo
Parmetros
0, 0
th
V k < >
Signo de Corrientes y
Tensiones
0, 0
DS D
V I
Regin de
funcionamiento
Condiciones Corrientes y
circuitos en conti-
nua

0,
GS S D
I I I = =
CORTE
GS th
V V
--
0
D
I =
SATURACIN
(ACTIVA)
GS th
V V >
DS GS th
V V V
( )
2
2
D GS th
k
I V V =
HMICA
GS th
V V >
DS GS th
V V V
( )
2
2
DS
D GS th DS
V
I k V V V
(
=
(
(

DS
D
DSON
V
I
R
=
, donde:
( )
1
2
DSON
GS th
R
k
V V
=

Tabla 4.1 Resumen sobre MOSFET de vaciamiento canal n


4
4 Mazo, Manuel. Garca, Juan. Palazuelos, Sira. Dispositivos electrnicos II. Universidad de Alcal
de Henares, Servicio de Publicaciones, 2006. Capitulo 2.
110
Resumen sobre MOSFET de vaciamiento canal p:
regiones de trabajo, ecuaciones...
Transistor Canal p
Smbolo
Parmetros
0, 0
th
V k > <
Signo de Corrientes
y tensiones
0, 0
DS D
V I
Regin de
funcionamiento
Condiciones Corrientes y
circuitos en conti-
nua

CORTE
GS th
V V
--
0
D
I =
SATURACIN
(ACTIVA)
GS th
V V <
DS GS th
V V V
( )
2
2
D GS th
k
I V V =
HMICA
GS th
V V <
DS GS th
V V V
( )
2
2
DS
D GS th DS
V
I k V V V
(
=
(
(

DS
D
DSON
V
I
R
=
, donde:
( )
1
2
DSON
GS th
R
k
V V
=

Tabla 4.2 Resumen sobre MOSFET de vaciamiento canal n


5
5 Mazo, Manuel. Garca, Juan. Palazuelos, Sira. Dispositivos electrnicos II. Universidad de Alcal
de Henares, Servicio de Publicaciones, 2006. Capitulo 2.
111
Transistores MOSFET
Transistores JET
Acumulacin Vaciamiento
Corte
Ecuacin: ID = 0
Condicin de funcionamiento en corte:
Canal N: VGS < Vr
Canal P: Vr < VGS
Corte
Ecuacin: ID = 0
Condicin de funcionamiento en corte:
Canal N: VGS < Vr
Canal P: Vr < VGS
Corte
Ecuacin: ID = 0
Condicin de funcionamiento en corte:
Canal N: VGS < Vr
Canal P: Vr < VGS
Saturacin
Ecuacin: ID = k (VGS - Vr)
Condicin de funcionamiento en sat:
Canal N: Vr < VGS
VDS > VDSat
Canal P: VGS < Vr
VDS< VDSat
Saturacin
Ecuacin: ID = k (VGS - Vr)
Condicin de funcionamiento en sat:
Canal N: Vr < VGS
VDS > VDSat
Canal P: VGS < Vr
VDS< VDSat
Saturacin
Ecuacin: ID = k (VGS - Vr)
Condicin de funcionamiento en sat:
Canal N: VP < VGS < 0
VDS > VDSat
Canal P: 0 < VGS < Vr
VDS< VDSat
Ohmica
Ecuacin: RDS= 1/ (k (VGS - Vr))
Condicin de funcionamiento en Ohm:
Canal N: Vr < VGS
VDS < VDSat
Canal P: VGS < Vr
VDS > VDSat
Ohmica
Ecuacin: RDS= 1/ (k (VGS - Vr))
Condicin de funcionamiento en Ohm:
Canal N: Vr < VGS
VDS < VDSat
Canal P: VGS < Vr
VDS > VDSat
Ohmica
Ecuacin: RDS= 1/ (k (VGS - Vr))
Condicin de funcionamiento en Ohm:
Canal N: VP < VGS < 0
VDS < VDSat
Canal P: 0 <VGS < VP
VDS > VDSat
Nota: VDSat - VGS - Vr Canal N: con Vr > 0
Canal P: con Vr < 0
Nota: VDSat - VGS - Vr Canal N: con Vr < 0
Canal P: con Vr > 0
Nota: K=VDSS/VP Canal N: con Vr < 0
VDSat =VGS - VP Canal P: con Vr > 0
JFET canal N y P
MOS Acumulacin canal N y P
MOS Vaciamiento canal N y P
ID
VDS
VGS
G
D
S
ID
VDS
VGS
G
D
S
ID
VDS
VGS
G
D
S
ID
VDS
VGS
G
D
S
ID
VDS
VGS
G
D
S
ID
VDS
VGS
G
D
S
Curvas I-Vde NMOS de Vaciamiento
Curvas I-Vde PMOS de Vaciamiento
Curvas I-Vde NMOS de Acumulacin
Curvas I-Vde PMOS de Acumulacin
Curvas I-Vde JFET canal N Curvas I-Vde JFET canal P
ID ID
Ohm
Conduccin
Sat
Corte Corte
VP
VGS
-VP
VDS
VGS1
VDM=VGS1-VP
Conduccin
VGS1
ID
Ohm
Sat
Corte
VDS
VGS1
VP
VGS
VGS1
Corte
VDM=VGS1-VP
Ohm
Sat
Corte
ID
ID
VDS
VGS Vr
Corte
Conduccin
VDM=-VR
Sat
Corte
VGS1
Ohm
-ID
-ID
-IDm
Conduccin
VGS1 VP
VGS
VDM=VGS1-VP
-VP
-VDS
Sat
Corte
VGS1
Ohm
Corte
VGS1 Vr VGS
-ID
-ID
Conduccin
Corte
-VDS VDM=VGS1-VP
Sat
Corte
VGS1
Ohm
Vr VGS
-ID
Conduccin
Corte
-VDS VDM=VGS1-VP
-ID
Figura 4.31 Resumen sobre MOSFET de vaciamiento canal n
6
6 Mazo, Manuel. Garca, Juan. Palazuelos, Sira. Dispositivos electrnicos II. Universidad de Alcal
de Henares, Servicio de Publicaciones, 2006. Capitulo 2.
112
Capacitancias Internas del MOSFET
E
l uso de modelos en donde no tomamos en cuenta el tiempo fnito requerido
para cargar y descargar las diversas capacitancias internas del transistor nos
lleva a pronosticar ganancias constantes de amplifcador independientes de la
frecuencia. Desafortunadamente en la realidad no ocurre esto, la ganancia de
todo amplifcador MOSFET cae a alguna frecuencia alta. Del mismo modo, el inversor
MOSFET muestra un tiempo de propagacin fnito, diferente de cero. Para estar en
posibilidad de pronosticar estos resultados, el modelo MOSFET debe ser acrecentado
incluyndole capacitancias internas (Figura 4.32).
CGB
CGD
CDB
D
B
CSB
CGS
S
Figura 4.32 Capacitancias del MOSFET
Hay bsicamente dos tipos de capacitancias internas en el MOSFET:
1. El efecto capacitivo de compuerta: el electrodo de compuerta (polisilicio) forma un
condensador de placas paralelas con el canal, sirviendo la capa de xido como
el dielctrico del condensador. La capacitancia de compuerta u xido es llamada
ox
C .
2. Las capacitancias de capa de agotamiento de fuente de cuerpo y de drenadora
cuerpo: stas son las capacitancias de las uniones pn polarizadas inversamente
formadas por la regin de la fuente n+ (tambin llamada difusin de fuente) y el sus-
trato tipo p, y por la regin del drenador n+ (la difusin del drenador) y el sustrato.
Estos dos efectos capacitivos se pueden modelar si se incluyen capacitancias en el
modelo de MOSFET entre sus cuatro terminales, G, D, S y B. Habr cinco capacitancias
en total:
gs
C
,
gd
C
,
gb
C ,
sb
C y
db
C , donde los subndices indican la ubicacin de las capaci-
tancias en el modelo, ver Figura 4.32.
113
Figura 4.33 Clases de capacitancias del MOSFET
El Efecto Capacitivo de Compuerta
Este efecto puede modelarse por las tres capacitancias:
gs
C
,
gd
C y
gb
C .
1. Cuando el MOSFET opera en la regin del triodo a un pequeo
DS
V , el canal ser de
profundidad uniforme. La capacitancia entre compuerta y canal ser
ox
WLC
y se puede
modelar al dividirla igualmente entre los extremos de fuente y compuerta; entonces:
1
2
gs gd ox
C C WLC = =
2. Cuando el MOSFET opera en saturacin, el canal tiene una forma cnica y se
estrangula en el extremo del drenador, o cerca de ste. Entonces tenemos:
1
2
gs gd ox
C C WLC = = y 0
gd
C =
3. Cuando el MOSFET se corta el canal desaparece y tenemos:

0
gs gd
C C = =
y
gb ox
C WLC =
4. Hay una componente capacitiva pequea adicional que debe sumarse a
gs
C y
gd
C
en todas las frmulas precedentes. sta es la capacitancia que resulta del hecho
de que las difusiones de fuente y drenador se extienden ligeramente bajo el xido
de la compuerta. Si la longitud de traslape est denotada como
ov
L , vemos que la
componente de capacitancia de traslapees:
ov ov ox
C WL C =
Tpicamente, ov
L
= 0.1 0.2 m, que puede ser una fraccin importante de la longitud
del canal en modernas tecnologas CMOS de submicrones.
En la fgura 4.34 se observan las capacitancias en las diferentes regiones de opera-
cin del MOSFET y el comportamiento del canal.
D
G
S
B
CDS
CGB
CSB
CGS
CGD
Capacitancias del MOSFET
limitan su respuesta de frecuencia
Capacitancias del MOSFET
Intrnsecas
-Independencia de voltaje
-Debidas a fabricacin:
ej: traslapes (Cox)
Extrnsecas
-Dependientes de voltaje
influenciadas por presencia del canal
(1.30)
(1.31)
(1.32)
(1.33)
114
Regin de operacin
Corte
Lineal
Saturacin
CGB CGD CGS
COX WL
COVB
COVB
COV
1/2 COX WL
COV
COV
1/2 COX WL
2/3 COX WL
D
G
+
S
_
P
B
n+ n+
_ _ _ _ _ _ _ _ _ _ _ _ _
D
G
+
S
_
P
B
n+ n+
_ _ _ _ _ _ _ _ _ _ _
Compuerta y substratos aislados por canal
Canal conecta compuerta con drenador y fuente
Compuerta y substratos aislados por canal
Canal conecta compuerta con uente
Figura 4.34 Capacitancias en las diferentes regiones de operacin del MOSFET
Las Capacitancias de Unin
Las capacitancias de agotamiento de las dos uniones pn inversamente polarizadas,
formadas entre cada una de las difusiones de fuente y drenador con el cuerpo se pueden
determinar. Para la difusin de fuente, tenemos la capacitancia de fuente y cuerpo:
1
sbo
sb
SB
o
C
C
V
V
=
+
Donde
sbo
C es el valor de sb
C
a cero polarizacin de cuerpo y fuente,
SB
V
es la magnitud
de la tensin de polarizacin inversa, y
o
V
es la tensin integrada de unin (0.6 a 0.8 V). Del
mismo modo, para la difusin de drenador, tenemos la capacitancia de drenador y cuerpo
db
C :
1
dbo
db
DB
o
C
C
V
V
=
+
Donde
dbo
C
es el valor de la capacitancia a tensin cero de polarizacin inversa, y
DB
V

es la magnitud de la tensin de polarizacin inversa. Ntese que hemos supuesto que,
para ambas uniones, el coefciente de clasifcacin es
. m =
(1.34)
(1.35)
115
Figura 4.35 Modelo de un MOSFET canal n, a gran seal, saturado
Figura 4.36 Modelo de un MOSFET canal n, a gran seal, saturado, con r0 de salida
Modelos del MOSFET
Modelo de un MOSFET canal n, a gran seal, saturado
IG = 0
G
VGS
S
ID
D
VDS
1/2 Kn W/L (VGS - Vth)
+
_
+
_
Modelo de un MOSFET canal n, a gran seal, saturado
GS th
V V y
DS GS th
V V V
son las condiciones de tensiones iniciales.
'
n
k es la transcon-
ductancia del proceso cuya dimensin es A/V2 y es igual
n ox
C
, donde
n

es la movilidad
del electrn en el canal y
ox
C
la capacitancia por unidad de rea del condensador de pla-
cas paralelas formado por el electrodo de la compuerta y el canal:
ox
ox
ox
C
t

=
con
ox


permitividad del xido de silicio y
ox
t el grueso de la capa de xido. W es el ancho de la
regin del canal y L es su longitud.
Modelo de un MOSFET canal n, a gran seal, saturado, con r0 de salida
IG = 0
G
ID
1/2 Kn W/L (VGS - Vth)
VGS
S
+
_
VDS
+
_
ro
D
La resistencia de salida,
o
r
,modela la dependencia lineal de
D
I sobre
DS
V
y est dada
por A
o
D
V
r
I

,donde
A
V
es la tensin de Early cuyo valor est entre 20 y 30V.
116
Modelo de un MOSFET canal n, a pequea seal
IG = 0
ID
VDS
+
_
D
VGS
+
_
G
S
gmVGS
Figura 4.37 Modelo de un MOSFET canal n, a pequea seal
Figura 4.38 Modelo de un MOSFET canal n, a pequea seal, con r0 de salida
m
g
es la transconductancia la cual es igual a
( )
( )
'
n GS th
W
k V V
L


'
2
n D
W
k I
L
Modelo de un MOSFET canal n, a pequea seal, con r0 de salida
IG = 0
G
ID
VGS
S
+
_
VDS
+
_
ro
D
gmVGS
G
VGS
S
ro
gmVGS
+
_
D
La resistencia de salida r0 modela el efecto de modulacin de longitud de canal y vale
A
o
D
V
r
I
=
Modelo T de MOSFET con r0 de drenaje a fuente
Figura 4.39 Modelo de un MOSFET canal n, a pequea seal, con r0 de salida
117
Figura 4.40 Modelo a pequea seal de un MOSFET con el cuerpo no conectado a la fuente
Figura 4.41 Modelo de alta frecuencia para el MOSFET
Modelo a pequea seal de un MOSFET con el cuerpo no
conectado a la fuente
IG = 0
G
ID
VGS
S
+
+
_
ro
D
gmVGS gmVBS
VBS
_
B
Con BS
V
la tensin del cuerpo a la fuente, el cual slo aparece cuando el cuerpo no
est conectado a la fuente.
Modelo de alta frecuencia para el MOSFET
gmVGS gmVBS
G
VGS
S
+
_
D
VBS
B
+
_
ro
Csb
Cgd
Cgs Cdb
A alta frecuencia, aparecen unas capacitancias entre las terminales del transistor
7
, las
cuales son:
gd
C
: Capacitancia entre compuerta y drenaje.
gs
C
: Capacitancia entre compuerta y fuente.
sb
C
: Capacitancia entre fuente y cuerpo.
db
C
: Capacitancia entre drenaje y cuerpo.
7 Whites, EE. Lecture 28: MOSFET as anamplifer. http://whites.sdsmt.edu/classes/ee320/
notes/320Lecture28.pdf
118
Modelo de alta frecuencia para el MOSFET con la fuente
conectada al sustrato
G
VGS
+
_
D
Cgd
Cdb
gmVGS
S
ro
Cgs
Figura 4.42 Modelo de alta frecuencia para el MOSFET con la fuente conectada al sustrato
Figura 4.43 Modelo de alta frecuencia para el MOSFET ms comn
Modelo de alta frecuencia para el MOSFET ms comn
G
VGS
+
_
D
Cgd
gmVGS
S
ro
Cgs
Modelo de MOSFET pequea seal
P
ara realizar el anlisis de un transistor MOSFET en pequea seal, vamos a
usar la polarizacin que se muestra en la Figura 4.44.
Dados los requerimientos de funcionamiento en regin de saturacin del tran-
sistor, se sabe que se debe cumplir la condicin de tensin
DS GS th
V V V . Ade-
ms se puede deducir que la tensin en el drenador es:
DS DD D D
V V I R =
(1.36)
119
VGS
+
_
+
_
Vgs
iD
RD
VDS
Figura 4.44 Polarizacin MOSFET
8
Y la corriente en el drenador cuando la seal de entrada
GS
V
es cero, por las ecuacio-
nes caractersticas del transistor MOSFET es,
( )
2
'
1
2
D n GS th
W
I k V V
L
=
Ahora si tomamos en cuenta la tensin
GS
V , sabemos que la tensin instantnea es-
tar dada por
GS GS gs
v V v = +
Y por ende, podemos calcular de nuevo la corriente de drenador como:
( ) ( )
2 2
' '
1 1
2 2
D n GS gs th n GS th gs
W W
I k V v V k V V v
L L
( = + = +

( ) ( )
2
' ' ' 2
1 2 1
2 2 2
n GS th n GS th gs n gs
W W W
k V V k V V v k v
L L L
= + +
( ) ( )
D
I DC varianteeneltiempo =
Como vemos, la ecuacin anterior tiene tres trminos, de los cuales dos dependen del ele-
mento de tensin AC, y uno de ellos, el tercero de la ecuacin, es indeseado, pues representa
un agregado de distorsin no lineal en la corriente, lo que es perjudicial para un amplifcador
lineal. Para que esta componente no afecte el resultado del comportamiento del transistor am-
plifcador de una forma signifcativa, se debe garantizar que la seal v_gs sea muy pequea
9
.
Esto es, que el tercer trmino de la ecuacin anterior sea mucho ms pequeo que el primer
trmino. Al desarrollar esta desigualdad se concluye que se debe garantizar que
( )
2 2
gs gs th ov
v V V V =
Donde
ov
V es la tensin de sobrecarga sobre la cual opera el transistor.
8 Whites, EE. Lecture 28: MOSFET as anamplifer. http://whites.sdsmt.edu/classes/ee320/
notes/320Lecture28.pdf
9 Caratteristiche dei Mosfet. Fuente: http://vlsi.die.uniroma1.it/centurelli/lez15.pdf
(1.37)
(1.38)
(1.39)
(1.40)
120
Transconductancia
Si se cumple esta condicin de pequea seal para la entrada
gs
v
, el ltimo trmino
de la ecuacin (1.39) se puede eliminar y la ecuacin quedara:
D D d
i I i +
, donde ( )
'
d n GS th gs
W
i k V V v
L
=
Como vemos en la ecuacin anterior, el parmetro que relaciona gs
v
con
d
i
es la
transconductancia del MOSFET, que est defnida como
'
( )
d
m n gs th
gs
i
W
g k V V
v L
=
Desde un punto de vista analtico, la transconductancia es la pendiente de la curva carac-
terstica
gs
v -
d
i en el punto de polarizacin donde est trabajando el transistor (Figura 4.45).
VGG
VGG
VGS (V)
VGS (V)
VGS (t)
t
Vgs
0
0
ID
ID (mA) ID (mA)
ID
0
t
Q-point
gm
1
Figura 4.45 Transconductancia
10
10 Whites, EE. Lecture 28: MOSFET as anamplifer. http://whites.sdsmt.edu/classes/ee320/
notes/320Lecture28.pdf
(1.41)
(1.42)
121
Ganancia de Tensin
Es bastante fcil deducir que, dado que la salida de nuestro amplifcador es la tensin
de drenador, la ganancia de tensin del circuito es
ds
v
gs
v
A
v
=
Donde ambas tensiones son las tensiones AC que encontramos en la salida del am-
plifcador, y en la entrada del mismo, respectivamente. Teniendo en cuenta que la tensin
total (con componentes DC y AC) de salida del amplifcador es
DS DD D d
V V R i =
Podemos deducir que la componente de seal de la tensin de drenador ser
ds D d m D gs
v R i g R v = =
Y por lo tanto,
ds
v m D
gs
v
A g R
v
= =
Modelo de circuito equivalente
El modelo en seal AC, el transistor en su salida funciona como una fuente de corrien-
te (
d
i ) controlada por tensin (
gs
v
). Esto nos permite defnir un modelo de pequea seal
para el transistor, denominado modelo hbrido (Figura 4.46).
Vgs
Vgs
gm
ID
D
ro
+
_
G
S
IG=0
lVAl
ID ID
1
=
___ ___
~
~
Figura 4.46 Modelo MOSFET pequea seal, modelo hbrido
En este modelo, cabe anotar que:

0
g
i =
y 0
gs
v garantizan que la impedancia de entrada sea infnita.

o
r modela la resistencia de salida fnita. En la prctica, esta resistencia vara entre 10
kohms y 1 M ohm.
Para este modelo se puede usar otra ecuacin de transconductancia igualmente v-
lida que la anterior, que se obtiene al reemplazar
'
n
W
k
L
| |
|
\ .
de la ecuacin (1.42) por
2
2
( )
D
gs th
I
V V
, para obtener
2
( )
D
m
gs th
I
g
V V
=

(1.43)
(1.44)
(1.45)
(1.46)
122
Otro modelo que describe el funcionamiento del transistor en pequea seal es el
modelo T, mostrado a continuacin. Este modelo se deriva del modelo hbrido mostrado
inicialmente, como lo muestra la Figura 4.47.
Vgs
Vgs
gm
id
D
+
_
G
S
ig=0
iS
Vgs
Vgs
gm
id
D
+
_
G
S
iS
Vgs
gm
X
a) b)
Vgs
Vgs
gm
id
D
+
_
G
S
iS
Vgs
gm
X
ig=0
iS
id
Vgs
gm ig=0
ig=0
G
S
Figura 4.47 Modelo T
Figura 4.48 Modelo T incluyendo
o
r
Incluyendo a
o
r , el modelo T fnalmente queda como la fgura 4.48.
G
ig=0
Vgs
gm
S
D
Vgs
+
_
1/gm
ro
123
Este modelo sigue los mismos parmetros del anterior, aunque se puede notar que
tiene como diferencia principal que en este diagrama (Figura 4.48), la compuerta est
conectada tanto al drenador, como a la fuente. Esto es estrictamente incorrecto, dado que
la corriente de compuerta es cero. Sin embargo si se establece esto en el diagrama, se
puede evitar cometer errores de clculo con este modelo.
Para funcionamiento en alta frecuencia, se deben introducir elementos capacitivos en
estos modelos.
Parmetros para modelos a distintos niveles
E
xisten cuatro niveles de modelado para un transistor MOS, niveles que se de-
nominan del 1 al 4 y que van aumentando en complejidad. El nivel 1 es muy
sencillo y da solamente una aproximacin burda; el nivel 2 introduce aspectos
como la saturacin de la movilidad de los portadores del canal, conduccin en
la regin de dbil inversin etc. A partir del nivel 3 se usan para dispositivos de canal
corto y son modelos realmente complejos. Frecuentemente se utilizan niveles 3 pero
con pocos parmetros.
En cualquiera de los niveles existen dos posibilidades de descripcin: la descripcin
tecnolgica, en la que se dan parmetros como espesor del xido, dopados, etc. bien
la descripcin elctrica en la que los parmetros son tensin umbral, transconductancia
etc. Si se le dan los parmetros tecnolgicos, PSPICE calcula los parmetros elctricos.
En caso de redundancia prevalecen los parmetros introducidos por el usuario antes que
los calculados por el programa. El modelo tiene 4 electrodos: drenaje, fuente, compuerta
y sustrato. Este ltimo electrodo puede o no polarizarse o bien unirse a la fuente. En dis-
positivos discretos lo normal es que est unido a la fuente.
El transistor MOS se modela con los siguientes parmetros geomtricos, comunes a
todos los niveles.
L = longitud del canal
W = anchura del canal
TOX = espesor del xido
LD = Xjl = longitud de la difusin lateral
Como parmetros elctricos tenemos:
RS = resistencia parsita de la fuente
RD = resistencia parsita del drenaje
124
A partir del nivel 2:
XJ = Xj= profundidad de la unin de fuente y drenaje.
En cualquiera de los cuatro niveles se permite hacer una defnicin tecnolgica del
dispositivo despus del nombre, de forma que pueden especifcarse los siguientes par-
metros (manteniendo el orden):
L = longitud del canal
W = anchura del canal
AD = rea de la difusin del drenaje
AS = rea de difusin de la fuente
PD = permetro del drenaje
PS = permetro de la fuente
NRD = resistividad relativa del drenaje en ohms por cuadrado
NRS = resistividad relativa de la fuente en ohms por cuadrado
NRG = resistividad relativa de la puerta en ohms por cuadrado
NRB = resistividad relativa del sustrato en ohms por cuadrado
M = multiplicador que se usar si existen varios dispositivos en paralelo
De los anteriores parmetros, solamente L y W pueden especifcarse en el modelo, los
dems han de especifcarse a continuacin del nombre. Si no se especifcan, toman valor 0,
excepto M que toma valor 1 y por lo tanto no afectan a los parmetros del modelo habitual.
Esta forma de descripcin es muy til si se conocen los parmetros tecnolgicos del
dispositivo, sin embargo tienen poca utilidad cuando se quiere caracterizar un dispositivo
a travs de medidas elctricas desde sus terminales.
Nivel 1
Supondremos en todo el anlisis que:
El transistor es de canal n.
Corriente de compuerta
0
g
I =
, es decir se supondr un xido con conductividad nula.
Corriente por el terminal del sustrato:
b bs bd
I I I = + , donde
bs
I es la corriente entre
el sustrato y la fuente e bd
I
entre el sustrato y el drenaje. Evidentemente estas
corrientes estn modeladas por los dos diodos de la Figura 4.49.
bs ss
I I =
= Iss (exp(Vbs/N.Vt) -1)
Ibd = Ids (exp(Vbd/N.Vt)-1)
Dnde : si JS = 0 o AS = 0 o AD = 0 =>Iss = Ids = IS
En otro caso =>Iss = AS.JS + PS.JSSW
Ids = AD.JS + PD.JSSW
125
El signifcado de los parmetros no explicados anteriormente es:
JS= densidad de corriente de saturacin de la unin p-n entre el sustrato y el drenaje o fuente
IS= corriente de saturacin de la misma unin
N = factor de idealidad de la anteriormente referida unin p-n
Corriente por el terminal de drenaje: Id = Ibd - Idrain
Corriente por el terminal de la fuente: Is = Ids + Idrain
Corriente de drenaje: la corriente de la fuente Idrain se modela por tramos, de
acuerdo con las siguientes ecuaciones:
Para
DS
V
0 (modo normal)
si
GS
V
-
TH
V < 0 (regin de corte) Ids = 0
si
DS
V <
GS
V
-
TH
V
(regin lineal)
( )
1 *
2
DS
DS P GS TH DS DS
eff
V
W
I K V V V LAMBDA V
L
| |
= +
|
|
\ .
si 0
GS
V
-
TH
V

DS
V
(regin de saturacin)
( ) ( )
2
1 *
2
P
DS GS TH DS
eff
K W
I V V LAMBDA V
L
= +
- Para
DS
V < 0 (modo invertido)
- se cambia la fuente y el drenaje en las ecuaciones anteriores
El signifcado de los parmetros y variables de las ecuaciones anteriores es el siguiente:
GS
V
: tensin puerta fuente (variable)
DS
V
: tensin drenaje fuente (variable)
TH
V : tensin umbral. Si
GS
V >
TH
V
existe corriente de drenador. En caso contrario la
corriente de drenaje es 0. La expresin de
TH
V es:
( )
'
0
'
0
0
2 2 ln
TH BS
FB
F
i
FB MS
ox
V VT GAMMA PHI V PHI
VT V PHI
kT NSUB
PHI
q n
Q
V
C

= +
= +
= =
=
Dnde VT0 es la tensin umbral sin polarizacin de sustrato, PHI es el potencial su-
perfcial de fuerte inversin,
BS
V
es el potencial aplicado al sustrato (opcional),
FB
V es el
potencial de bandas planas, NSUB es el dopado del sustrato, MS

es la diferencia de fun-
ciones de trabajo entre el metal y el semiconductor, es la carga interfacial y la capacidad
del xido. Las dos ltimas magnitudes son por unidad de rea.
(1.47)
(1.48)
(1.49)
126
El parmetro GAMMA, conocido como efecto de cuerpo solo tiene signifcado cuan-
do existe polarizacin del sustrato (adicional a las polarizaciones de compuerta, drenaje
y fuente) y su valor es:
'
2
S
ox
qNSUB
GAMMA
C

=
El parmetro KP est relacionado con la transconductancia. En saturacin, el modelo
de nivel 1 supone que la corriente de drenaje se puede expresar de forma aproximada por:
( )
2
2
DS GS TH
I V V

=
Dnde

es la transconductancia y se relaciona con KP a travs de las ecuaciones siguientes:


'
0*
ox P
eff eff
W W
U C K
L L

| | | |
= =
| |
| |
\ . \ .
2
eff
L L LD =
En la anterior ecuacin U0 es la movilidad de los portadores en el canal y
eff
L es la
longitud efectiva del canal, entendida como la longitud terica entre drenaje y fuente menos
las zonas difundidas que desde estos dos electrodos penetran debajo de la compuerta. No
tiene que ver con la longitud efectiva del canal cuando se sobrepasa la saturacin.
El parmetro LAMBDA que aparece en las ecuaciones (1.47) y (1.48) determina la
conductancia del canal en saturacin, de una forma similar al efecto Early para los tran-
sistores bipolares. La correccin de este efecto se hace empricamente. Se deduce de
las anteriores ecuaciones que tiene como dimensiones
1
V

y correspondera aproxima-
damente como la inversa del valor absoluto de la tensin drenaje fuente donde convergen
las prolongaciones de la corriente de drenaje en saturacin. El valor de LAMBDA suele
ser muy pequeo.
Un transistor MOSFET, segn PSPICE, no tiene caractersticas de entrada, puesto que
se ha supuesto que Ig = 0. Las caractersticas de salida del transistor MOS de potencia
IRF150 se presentan en la Figura 4.51. La Figura 4.52 representa la raz cuadrada de la co-
rriente de drenaje en funcin del potencial de compuerta. De acuerdo con el modelo anterior-
mente expuesto, esta caracterstica ha de ser lineal, y su pendiente es la transconductancia.
Nivel 2
En el nivel 2 se introduce, aparte de unas ecuaciones descriptivas del dispositivo ms
precisas, una serie de parmetros, alguno de los cuales (los ms importantes) se expli-
can a continuacin:
(1.50)
(1.51)
(1.52)
(1.53)
127
NSS = densidad interfacial de cargas fjas entre el semiconductor y el xido
TPG = descripcin del material de la compuerta; solamente puede tener tres valores: 0
si la compuerta es de metal (se supone Al); -1 si es de polisilicio dopado del mismo tipo
que el sustrato y +1 si el polisilicio est dopado del tipo contrario al sustrato.
Con estos dos parmetros (y el dopado del sustrato NSUB) puede calcularse la
tensin umbral.
UCRIT, UEXP y UTRA = dependencia de la movilidad de los portadores del canal con el
campo elctrico. Son necesarios para campos altos (potenciales altos en canales cortos).
VMAX = velocidad de transporte balstico (mxima que puede alcanzar un portador en el canal).
NFS = conduccin en zonas de dbil inversin (potenciales de puerta cercanos al po-
tencial umbral)
NEFF = coefciente de ajuste que modifca multiplicativamente al dopado del sustrato
para el clculo de la longitud de canal libre ms all de la saturacin y que se utiliza para
determinar desde parmetros fsicos el valor de LAMBDA.
Los parmetros explicados anteriormente, junto con las capacitancias internas, ms
los efectos del ruido y la temperatura, completan la totalidad de los parmetros que se
tienen en cuenta para modelar los MOSFET.
Nivel 3
El modelo de nivel 3 se defne mediante un ajuste semiemprico de coefcientes a travs
de aproximaciones de las caractersticas del transistor obtenidas a travs de la medida de
las mismas. Este modelo fue desarrollado principalmente para aproximar los resultados de
la simulacin a los valores experimentales en los transistores de canal ultracorto.
Adems de los anteriores, existen otros modelos SPICE de los transistores MOS: versio-
nes avanzadas de SPICE suelen incluir una docena de tales modelos. Sin embargo, en mu-
chas ocasiones, en particular en la simulacin de circuitos digitales con transistores no muy
pequeos (L 1m), basta el modelo de nivel 1 para conseguir resultados muy aceptables.
Los modelos anteriores presentan limitaciones que se acentan cuando se simula
el comportamiento de transistores de canal corto (longitud de canal inferior a 1 mi-
cra). Son utilizados para obtener una estimacin inicial del comportamiento del circui-
to. Para que una simulacin aporte resultados fables, es necesario disponer de los
parmetros tecnolgicos de los dispositivos. Los parmetros tecnolgicos son apor-
tados por el fabricante, y deben ser el resultado de numerosas medidas, as como del
anlisis estadstico de valores tomados en el proceso de fabricacin industrial. En los
procesos CMOS modernos, es el modelo BSIM (Berkeley Submicron IGFET Model) el
que proporciona simulaciones ms precisas. Es un modelo obtenido partiendo de una
extraccin automatizada de parmetros.
128
Parmetros comunes a todos los modelos
AF Exponente de ruido parpadeante 1
CBD Capacitancia entre cuerpo y drenaje p-n sin sesgo. [F] 0
CBS Capacitancia entre fuente y cuerpo p-n sin sesgo. [F] 0
CGBO Capacit. de superposicin puerta-cuerpo /long. de canal. [F/m] 0
CGDO Capacit. de superposicin puerta-drenaje /ancho de canal. [F/m] 0
CGSO Capacit. de superposicin puerta-fuente/ancho de canal. [F/m] 0
CJ Capacitancia de fondo/rea en el cuerpo p-n sin sesgo. [F/m2] 0
CJSW Capacitancia lateral/longitud en el cuerpo p-n sin sesgo. [F/m2] 0
FC Coefciente de capacitancia en el cuerpo p-n con sesgo hacia adelante 0.5
IS Corriente de saturacin del cuerpo p-n. [A] 1E-14
JS Corriente de saturacin/rea en el cuerpo p-n. [A/m2] 0
JSSW Corriente lateral de saturacin/longitud en el cuerpo p-n. [A/m2] 0
KF Coefciente de ruido parpadeante 0
L Longitud del canal. [m] DEFL
LEVEL ndice de modelo 1
MJ Coefciente de graduacin del fondo del cuerpo p-n 0.5
MJSW Coefciente de graduacin lateral del cuerpo p-n 0.33
N Coefciente de emisin del cuerpo p-n 1
PB Potencial de fondo en el cuerpo p-n. [V] 0.8
PBSW Potencial lateral en el cuerpo p-n. [V] PB
RB Resistencia hmica del cuerpo. [] 0
RD Resistencia hmica del drenaje. [] 0
RDS Resistencia en derivacin de la unin drenaje-fuente. [] infnita
RG Resistencia hmica de la puerta. [] 0
RS Resistencia hmica de la fuente. [] 0
RSH Resistencia laminar de difusin drenaje-fuente. [2] 0
TT Tiempo de trnsito en el cuerpo p-n. [s] 0
T_ABS Temperaturaabsoluta. [C]
T_MEASURED Temperaturamedida. [C]
T_REL_GLOBAL Temperatura relativa a la corriente. [C]
T_REL_LOCAL Temperatura relativa al modelo AKO. [C]
W Ancho de canal. [m] DEFW
129
Parmetros especfcos de los niveles 1, 2 y 3
DELTA Efecto del ancho en el umbral 0
ETA Realimentacin esttica. (Nivel=3) 0
GAMMA Parmetro umbral de cuerpo. [V] 1/2
calcular d
KP Coefciente de transconductancia. [A/V2] 2E-5
KAPPA Factor de saturacin de campo. (Nivel=3) 0.2
LAMBDA Modulacin de la longitud del canal. (Nivel=1 o 2) [V-1] 0
LD Difusin lateral (longitud). [m] 0
NEFF Coefciente de carga en el canal. (Nivel=2) 1.0
NFS Densidad de estado de superfcie rpida. [cm-2] 0
NSS Densidad de estado de superfcie. [cm-2] Ninguno
NSUB Densidad de dopaje del sustrato. [cm-3] Ninguno
PHI Potencial de superfcie. [V] 0.6
THETA Modulacin de movilidad. (Nivel=3) [V-1] 0
TOX Espesor del xido. [m]
TPG Tipo de material de la puerta:
+1 = opuesto al del sustrato.
-1 = la misma del sustrato.
0 = aluminio +1
UCRIT Campo crtico de degradacin de movilidad. (Nivel=2) [V/cm] 1E4
UEXP Exponente de degradacin de movilidad. (Nivel=2) 0
UTRA (no se usa) Coefciente de campo transverso de degradacin de movilidad 0
UO Movilidad de superfcie. [cm2/(Vs)] 600
VMAX Velocidad de deriva mxima. [m/s] 0
VT0 Tensin de umbral sin sesgo. [V] 0
WD Difusin lateral (ancho). [m] 0
XJ Profundidad de la juntura metlica fuente-drenaje. (Nivel=2 o 3) [m]
0
XQC Fraccin de carga en el canal atribuida al drenaje 1.0
130
Simulaciones
C
on el fn de comprobar prcticamente la informacin anteriormente suminis-
trada, se realizaron una serie de simulaciones para un transistor MOSFET
genrico que se encuentra en el software PSpice y el modelo del mismo para
pequea seal, en baja frecuencia y alta frecuencia. De esta forma se podrn
validar las ecuaciones suministradas en los apartados anteriores.
La Figura 4.49 muestra un amplifcador MOSFET utilizando una realimentacin en-
tre drenador y compuerta. Se debe analizar el circuito del amplifcador para conocer la
ganancia, tanto en el circuito del amplifcador como en su modelo de pequea seal. El
transistor tiene unatensin de threshold de 1.5V, ( )
2
/ 0.25 / 50 k n W L mA V y VA V = = .
Con el fn de analizar el modelo de pequea seal sin considerar los efectos de los
condensadores de acople sobre la frecuencia de corte para bajas frecuencias, el valor de
estos condensadores se escogieron lo sufcientemente grandes para que acten como
cortos circuitos para una frecuencia de aproximadamente 10Hz que es una muy baja
frecuencia teniendo en cuenta que las altas frecuencias se consideran alrededor de los
100kHz y superiores.
0
0
Mbreakn
15Vdc
0
VOFF = 0
VAMPL = 1m
FREQ = 10
1000u
10000k
R6
C1
+
_
+
_
R7
10k
R8
10k
1000u
C2
M1
V2
V3
V
V
Figura 4.49 Amplifcador MOSFET con realimentacin entre drenador y compuerta.
Modelo de baja frecuencia.
131
Con el objetivo de modifcar el modelo del MOSFET genrico en Pspice de acuerdo
a las caractersticas mencionadas anteriormente, se cambi el cdigo del modelo Pspice
de la siguiente forma:
Cdigo Modifcado:
+ LEVEL=3
+ L=2.0000E-6
+ W=.5
+ KP=250.00E-6
+ RS=10.000E-3
+ RD=10.000E-3
+ VTO=1.5000
+ RDS=1.0000E6
+ TOX=2.0000E-6
+ CGSO=40.000E-12
+ CGDO=10.000E-12
+ CBD=1.0000E-9
+ RG=5
+ RB=1.0000E-3
+ GAMMA=0
+ KAPPA=0
Para conocer el valor de la transconductancia, primero se debe encontrar el punto de opera-
cin en DC del circuito, en este caso la corriente de drenador puede estar defnida como sigue:
2 2
1 1
( ) (0.25)( 1.5)
2 2
D n GS t GS
I k V V V = =
Debido a que la resistencia de realimentacin es tan grande se puede afrmar que
DS GS
V V =
por ende:
2 2
1 1
(0.25)( 1.5) (0.25)(15 10 1.5)
2 2
D D
V I =
Resolviendo la ecuacin se encuentra que:
1.06 4.4
D D
I mA y V V = =
Ahora el valor de gm se puede conocer con la ecuacin (1.42) al inicio de este documento
2
( ) 0.25(4.4 1.5) 0.725 /
m n GS t
g k V V mA V = = =
132
La resistencia
0
r
tambin se puede conocer:
0
50
47
1.06
A
D
V V
r k
I mA
= = =
Ahora se puede construir el modelo de pequea seal para bajas frecuencias. (Figura 4.20)
VOFF = 0
VAMPL = 1m
FREQ = 10
V4
+
_
V
V
+
_
R9
47k
R10
10k
R12
10k
10000k
R11
G1
G
0
Figura 4.50 Modelo de pequea seal para bajas frecuencias
Figura 4.51 Modifcacin de caracterstica de
m
g
Figura 4.52 Vout-Vin para el circuito de la Figura 4.49
Claramente, para el circuito anterior, la fuente de corriente dependiente de la tensin
GS
V
tuvo que ser modifcada pues esta corriente tiene una dependencia de tensin con
una ganancia
m
g que es igual a
2
0.725 / mA V
. Por ello, esta caracterstica fue modifcada
cambiando sus propiedades como se ve en la Figura 4.51.
Ahora, para comparar las respuestas de los dos circuitos se hallla tensin de salida
con respecto alatensin de entrada y se encontraron los siguientes resultados:
4.0mV
0V
2.0mV
-4.0mV
-2.0mV
0s 100ms 200ms
300ms
400ms
500ms
Time
V(C1:1) V(R8:2)
(A) segparcialsimula (active)
133
Figura 4.53 Vout-Vin para el circuito de la Figura 4.50
4.0mV
0V
2.0mV
-4.0mV
-2.0mV
0s 100ms 200ms
300ms
400ms
500ms
Time
V(G1:1)
V(G1:3)
(A) segparcialsimula (active)
Al comparar las simulaciones se puede observar que los resultados el modelo coinci-
den perfectamente con los resultados del circuito de la Figura 4.49. Claro est que esto
aplica para modelos de baja frecuencia, ya que para alta frecuencia se deben considerar
los condensadores internos. En ambos casos la ganancia de tensin est dada por:
arg 0
( / / / / )
out m gs drenador c a
v g v R R r =
Debido a que
gs i
v v =
, como se puede ver en la Figura 4.50.
0.725(47/ /10/ /10) 3.3 /
gs
v
i
v
A V V
v
= = =
Como se puede ver en ambos casos, efectivamente la ganancia de tensin es de
aproximadamente 3.3V, adems se puede observar un desfase de 180 entre la onda de
entrada y la onda de salida para ambos casos, tanto para el modelo como para el circuito
inicial que se muestra en la Figura 4.49.
Alta Frecuencia
Para el ejemplo anterior, es posible hallar la respuesta en alta frecuencia del amplif-
cador, teniendo en cuenta que se encuentra operando en su regin lineal, es decir como
trodo, entonces para hallar las capacitancias parasitas usamos la siguiente ecuacin:
1
2
gs gd ox
C C W L C = =
Donde
ox
ox
ox
C
T

=
(1.54)
134
Con
11
3.45 10 /
ox
F m

=
Segn los parmetros del modelo del transistor utilizado en el ejemplo tenemos que:
6
2 10
ox
T

=
Entonces
11
6
6
3.45 10
17.25 10
2 10
ox
ox
ox
C F
T

= = =

De modo que:
1
2
gs gd ox
C C W L C = =
Con
6
6
0.5
2 10
17.25 10
ox
W
L
C F

=
=
=
Entonces
8.625
gs gd
C C pF = =
Entonces para las simulaciones se realiz un barrido de frecuencias con el esquem-
tico del transistor y con el circuito del modelo equivalente para observar cual es el ancho
de banda del amplifcador y observar el efecto de las capacitancias del mismo sobre el
modelo de pequea seal para altas frecuencias.
En la Figura 4.54 se observa nuevamente el esquemtico del amplifcador del ejem-
plo anterior, a diferencia de que la seal de entrada se cambio de la fuente Vsin a una
fuente Vac para poder realizar el barrido de frecuencias (AC Sweep) en el simulador.
En la Figura 4.55 se observa el esquemtico del modelo de pequea seal para
altas frecuencias del amplifcador. En la fgura se observa que se han aadido las
capacitancias parsitas.
Los resultados de la simulacin se observan en la fgura 43, como es evidente las res-
puestas son muy similares, muestra del efecto tan pronunciado que producen estas ca-
pacitancias en la respuesta de un amplifcador como el analizado en el ejemplo. Tambin
se puede observar que las respuestas diferen (la frecuencia de corte difere en un 19%
aproximadamente) un poco debido a la aproximacin de valores, por ejemplo el valor de
la constante de la permisividad del oxido de silicio, entre otros.
135
0
0
Mbreakn
15Vdc
0
1mVac
0Vdc
1000u
10000k
R6
C1
+
_
+
_
R7
10k
R8
10k
1000u
C2
M1
V2
V7
V
0
1mVac
0Vdc
V8
+
_
V
+
_
R9
47k
R10
10k
R12
10k
10000k
R11
G1
G
0
C6
8.625p
8.625p
C7
Figura 4.54 Amplifcador MOSFET con realimentacin entre drenador y compuerta.
Modelo de alta frecuencia.
Figura 4.55 Modelo de pequea seal para altas frecuencias
Figura 4.56 Resultado de la simulacin del modelo de pequea seal para altas frecuencias
4.0mV
2.0MV
3.0mV
1.0mV
1.0Hz
Frequency
V(R8:2) V(G1:3)
(A) segparcialsimula (active)
0V
100Hz
10KHz
1.0MHz
100MHz 10GHz
(8.1790M, 2.3133m)
(10.184M, 2.3133m)
C
A
P

U
L
O
5
Reglas de diseo
para transistores
139
Introduccin
L
a elaboracin de un layout por parte del diseador de circuitos integrados est
sujeta a un conjunto de reglas cuyo objeto es optimizar la cantidad de circuitos
fabricados en una misma serie que funcionan correctamente.
Un proceso de fabricacin tiene siempre limitaciones de orden tecnolgico
que hacen que existan diferencias entre la estructura que se espera obtener a partir de
un determinado layout y la que realmente resulta tras el proceso de fabricacin. Estas
limitaciones son debidas bsicamente a dos causas: a) no idealidad de las etapas de fa-
bricacin, b) posibles desajustes en el uso de las mscaras durante el proceso.
Un objetivo habitual de los diseadores de circuitos es que el tamao de stos sea
el menor posible (con ello se ocupa una menor superfcie de silicio, lo cual repercute de
forma importante en el precio y en muchas de las prestaciones elctricas del circuito), ob-
jetivo que choca frontalmente con las limitaciones tecnolgicas del proceso. La solucin
a este problema es considerar la existencia de tolerancias en el proceso de diseo del
layout. Estas tolerancias se traducen en una serie de reglas de diseo que fjan distancias
y grosores mnimos, de forma que si stas se respetan, la probabilidad de que el circuito
resultante sea correcto es alta.
Las reglas de diseo estn ligadas a la calidad del proceso tecnolgico y por tanto de-
penden del fabricante. Al mismo tiempo la evolucin constante de la tecnologa conduce a
una progresiva reduccin de las distancias que constituyen las reglas de diseo. Cuanto
ms conservadoras sean las reglas, ms probable es que el circuito funcione correctamen-
te. Sin embargo, cuanto ms agresivas sean las reglas, mayor es la probabilidad de mejo-
ras en el funcionamiento del circuito, esta mejora puede estar a expensas de la produccin.
Cabe advertir que es posible encontrar que una disposicin que viola las reglas de diseo
funcione correctamente, sin embargo siempre es recomendado hacer uso de estas.
Existen dos maneras distintas de especifcar las reglas: a) como distancias absolutas
(en m), b) como mltiplos enteros de un parmetro nico, denominado

, relacionado
con la calidad del proceso.
La Figura 5.1 muestra algunas de las reglas de diseo basadas en aplicables a
un proceso de pozo N.
140
Normas de diseo SCMOS (CMOS escalable)
E
n las normas SCMOS, las geometras del circuito se especifcan en el Mead
and Conways lambda de la metodologa basada en
1
. La unidad de medida,
lambda, puede ser fcilmente escalada a los distintos procesos de fabricacin
de avances tecnolgicos en semiconductores.
Cada diseo tiene un cdigo de la tecnologa asociada con el diseo del archivo.
Cada cdigo de la tecnologa puede tener una o ms opciones asociadas que son aadi-
das para precisar los efectos de, ya sea (a) las caractersticas especiales del objetivo del
proceso (b) la presencia de nuevos dispositivos en el diseo.
1 C. Mead and L. Conway, Introduction to VLSI Systems , Addison-Wesley, 1980
2
2
2
2
2
2
3
1
3 3
4
2
2
3 3 4
5
5
3
3
10
Reglas relativas a pozo y rea activa
(Excepto contactos de pozo i sustrato)
Area activa
Separacin
Polisilicio - difusin
Lineas de metal
primer nivel
Agujeros de
contacto- metal
Implantacin a zona activa
Lneas de polisilicio
Definicin de canal
en un transistor
Lineas de metal
segundo nivel
(si existe)
Separacin entre
contactos
Figura 5.1 Juego elemental de reglas de diseo para proceso CMOS de pozo N
141
Estndar SCMOS
E
l estndar de tecnologa CMOS es un solo polisilicio y dos metales, la mayor par-
te de los procesos CMOS presenta mejora en modo N-MOSFET y P-MOSFET.
Tipo del pozo
El CMOS escalable (SC) tiene las normas que soportan los procesos del tipo pozo-N
y pozo-P. Se reconocen tres cdigos de tecnologa que permiten al diseador especifcar
bien el tipo de proceso seleccionado.
Tres cdigos de tecnologa son usados para indicar el tipo del pozo (sustrato) utiliza-
do en la fabricacin, estos cdigos son mostrados en la Tabla 5.1.
CODIGO DE TECNOLOGIA DESCRIPCIN
SCN CMOS escalable Pozo-N
SCP CMOS escalable Pozo-P
SCE CMOS escalable Pozo-Cualquiera
Tabla 5.1 Tipos de pozo SCMOS
Los cdigos de tecnologa SCN y SCP son usados cuando el diseo que se va a fabri-
car tiene un tipo de pozo especfco. Los diseos que especifcan el cdigo de tecnologa
SCE pueden ser fabricados tanto con pozo-N como con pozo-P.
Opciones SCMOS
Las opciones SCMOS se utilizan para disear los proyectos que utilizan capas adi-
cionales ms all de la norma de un slo polisilicio y de dos metales CMOS. Cada opcin
es nombrada con una designacin que se adjunta a la base del cdigo de tecnologa.
Dichas opciones se encuentran resumidas en la Tabla 5.2.
142
DESIGNACION NOMBRE DESCRIPCIN
E Electrodo Agrega una segunda capa de
polisilicio (poly2), que puede
servir bien como la parte supe-
rior del electrodo de un conden-
sador (1,5 micrones solamente)
o como una compuerta de los
transistores
A Analgico Aade electrodo (como en la
opcin E), adems de capas
verticales de transistor NPN
pbase
3M Tres Metales Aade una segunda va (via2)
y una capa para el tercer metal
(metal3).
4M Cuatro Metales Aade 3M adems una terce-
ra va (via3) y una capa para el
cuarto metal (metal4).
5M Cinco Metales Aade 4M adems una cuarta
va (via4) y una capa para el
quinto metal (metal5).
6M Seis Metales Aade 5M adems una quinta
va (via5) y una capa para el
sexto metal (metal6).
LC Capacitor Lineal Aade una capa de condensa-
dores lineales.
PC Poli Cap Aade poly_cap, una capa de
condensadores lineales.
DEEP Profundo Mejora el ajuste a los procesos
de sub-micrn profundos.
SUBM Sub Micrn Mejora el ajuste a los procesos
de sub-micrn.
Tabla 5.2. Opciones de la tecnologa SCMOS
143
FUNDICIN PROCESO LAMBDA [m] OPCIONES
Orbit 2.0m Pozo-N 1 SCNA, SCNE, SCN,
SCNA_MEMS
Ami ABN (1.2m Pozo-N) 0.6 SCNA(1), SCNE,
SCN, Alto Voltage
HP CMOS34 / AMOSI
(1.2m Pozo-N)
0.6 SCNLC, SCN, Metal
ajustado
HP CMOS26G
(0.8m Pozo-N)
0.5 SCN3M, SCN, Metal
ajustado
AMI CWL (0.8m Pozo-N) 0.5 SCNPC, Metal ajus-
tado
HP GMOS14TB/
AMOS14TB (0.5m
Pozo-N)
0.35 SCN3M, SCN, SCN-
3MLC,
SCNLC, Metal ajus-
tado
HP GMOS14TB/
AMOS14TB (0.5m
Pozo-N)
0.25 SCN4N, Metal ajus-
tado
TSMC 0.35 m 1P4M
(4 Metales, 3.3 V/5 V)
0,25 SCN4M, SCN4M
Tabla 5.3. MOSIS SCMOS-Asignaciones Compatibles
144
FUNDICIN PROCESO LAMBDA [um] OPCIONES
AMI C3O
(0,35 micras y pozo-
N)
0.20 SCN4M_SUBM, SCN-
4ME_SUBM
AMI C5F / N
(0,5 micras-y pozo-N)
0.30 SCN3M_SUBM, SCN-
3ME_SUBM
TSMC 0,35 micras 2P4M
(4 metales, 3,3 V / 5
V)
0.20 SCN4ME_SUBM
TSMC 0,35 micras 1P4M
(4 metales, 3,3 V / 5
V)
0.20 SCN4M_SUBM
TSMC 0,25 micras 5 de
metales 1 de poli (2,5
V/3.3 V)
0.15 SCN5M_SUBM
TSMC 0,18 micras 6 metales
1 de poli (1,8 V/3.3 V)
0,10 SCN6M_SUBM
Tabla 5.4. MOSIS SCMOS_SUBM-Asignaciones Compatibles
FUNDICIN PROCESO LAMBDA [um] OPCIONES
TSMC 0,25 micras 5 metales
1 de poli (2,5 V/3.3 V)
0,12 SCN5M_DEEP
TSMC 0,18 micras 6 metales
1 de poli (1,8 V/3.3 V)
0,09 SCN6M_DEEP
Tabla 5.5. MOSIS SCMOS_DEEP-Asignaciones Compatibles
Procesos compatibles con SCMOS
MOSIS ofrece actualmente los procesos de fabricacin que se han mostrado anterior-
mente en las Tablas 5.3 a 5.5. Para cada proceso de la lista de SCMOS los cdigos de
tecnologa son mostrados.
145
Normas SCMOS_SUBM y SCMOS_DEEP
El diseo de normas SCMOS fueron procesos desarrollados de 1,0 a 3,0 micrones.
Para sacar el mximo provecho de los procesos de sub-micrones, las normas SCMOS se
revisaron para crear SCMOS_SUBM. Al aumentar el tamao de lambda en algunas normas
se desarrollaron otro tipo de normas para sub-micron, a fn de permitir el uso de un menor
valor de lambda, y mejorar el ajuste de estos procesos con tamaos muy pequeos.
Las normas SCMOS_SUBM fueron revisadas de nuevo en el rgimen de 0,25 micras
para ajustar los procesos a sub-micrn de una manera ms profunda de lo habitual y as
se dio paso a la creacin de la variante SCMOS_DEEP.
En la Tabla 5.6 se enumeran las diferencias entre SCMOS y SCMOS sub-micrn. En la
Tabla 5.7 se enlistan las diferencias entre los sub-SCMOS y SCMOS micras de profundidad.
REGLA DESCRIPCIN SCMOS SCMOS sub-micrn
1.1, 17.1 Ancho del pozo 10 12
1.2, 17.2 Espacio del pozo
(diferentes potenciales)
9 18
2,3 Superposicin del pozo
(espacio) a transistor
5 6
3,2 Poli espacio 2 3
5.3, 6.3 Espacio de contacto 2 3
5.5b Espacio para Poli 4 5
7,2 Espacio Metal 1 2 3
7,4 Espacio mnimo (cuando el
metal es ms amplio que
10 lambda)
4 6
8,5 Vas planas 2 Sin restricciones
11.1 Ancho Poly2 3 7
11.3 Superposicin Poly2 2 5
11.5 Espacio de contacto Poly2 3 6
13.2 Poly2 en contacto con el
espacio
2 3
15.1 Ancho Metal3 6 5
15.2 Espacio Metal3 (proceso de
3 metales solamente)
4 3
15.4 Espacio mnimo (cuando el
metal es ms amplio que el
10 lambda)
8 6
17.3 Espaciamiento mnimo de
activos externos
5 6
17.4 Sobre posicin mnima de
activos
5 6
Tabla 5.6. Diferencias entre SCMOS y SCMOS Sub-micrones
146
REGLA DESCRIPCIN SCMOS SCMOS
PROFUNDA
3.2 Espacio del Polisilicio 3 3
3.2.a Espacio del polisilicio
sobre el rea activa
4
3.3 Mnima extensin del
Gate
2 2.5
3.4 Extensin activa ms all
de Poli
3 4
4.3 Seleccione la
superposicin de contacto
1 1.5
4.4 Seleccione el ancho y el
espacio
(p + a + p o n a n + +)
2 4
5.3, 6.3 Contacto espaciamiento 3 4
8.1 Ancho de la va 2 3
9.2 Espacio Metal2 3 4
9.4 Espacio mnimo (cuando
el metal es ms amplio
que 10 lambda)
6 8
14.1 Ancho de la Via2 2 3
15.2 Espacio Metal3 3 4
15.4 Espacio mnimo (cuando
el metal es ms amplio
que 10 lambda)
6 8
21.1 Ancho de la Via3 2 3
22.2 Espacio Metal4 (5 + para
los procesos de metal)
3 4
Tabla 5.7. Diferencias entre SCMOS profundas y SCMOS Sub-micrones (Cont.)
Reglas de diseo SCMOS Pozo
REGLA DESCRIPCIN LAMBDA
1.1 Ancho mnimo 10 [SUBM 12]
1.2 Espacio mnimo entre pozos
de diferentes potenciales
9 [SUBM 18]
1.3 Espacio mnimo entre pozos
de iguales potenciales
0 o 6
1.4 Espacio mnimo entre pozos
de diferentes tipos
6
Tabla 5.8 Reglas de diseo SCMOS Pozo
147
Pozo - N Pozo - N Pozo - N
Pozo - P
1.2
1.4
1.1
1.3
Figura 5.2 Diagrama de las reglas de diseo SCMOS Pozo
Figura 5.3 Diagrama de las reglas de diseo SCMOS rea activa.
Reglas de diseo SCMOS rea activa
REGLA DESCRIPCIN LAMBDA
2.1 Ancho mnimo 3
2.2 Espacio mnimo 3
2.3 Source/Drain activa al borde del pozo 5
2.4 Sustrato/Pozo contacto activo al borde
del pozo
3
2.4 Espacio mnimo entre reas activas
de diferentes implantes
0 o 4
Tabla 5.9 Reglas de diseo SCMOS rea activa 1.3.7.
P Region
N Region
N- plus - select
P- plus - select
P- plus - select N- plus - select
2.1
2.1
2.2
2.2
2.3
2.3
2.4
2.4
2.5
2.5
ACTIVA ACTIVA
ACTIVA ACTIVA ACTIVA
ACTIVA
148
Reglas de diseo SCMOS Poli
REGLA DESCRIPCIN LAMBDA
3.1 Ancho mnimo 2
3.2 Espacio mnimo 2
3.3 Mnima extensin del gate 2
3.4 Mnima extensin activa del
polisilicio
3
3.5 Mnimo campo del polisilicio
activo
1
Tabla 5.10 Reglas de diseo SCMOS Poli
ACTIVA
ACTIVA
POLY
POLY
3.1
3.2
3.3
3.4
3.5
Figura 5.4 Diagrama de las reglas de diseo SCMOS Poli
Reglas de diseo SCMOS Implante (Select)
REGLA DESCRIPCIN LAMBDA
4.1 Espacio mnimo del implan-
te del canal del transistor
para asegurar el ancho ade-
cuado del souce/drain
3
4.2 Mnimo implante sobre-
puesto con el rea activa
2
4.3 Mnimo implante sobre-
puesto con el contacto
1
4.4 Mnimo ancho y espacia-
miento del implante
2
Tabla 5.11 Reglas de diseo SCMOS Implante (Select)
149
Figura 5.5 Diagrama de las reglas de diseo SCMOS Implante (Select)
Figura 5.6 Diagrama de las reglas de diseo SCMOS Contacto simple para polisilicio
POLY
Active
Implante N+
Implante N+
C
o
n
t
a
c
t
4.2
4.1
4.3 4.3
Reglas de diseo SCMOS Contacto simple para polisilicio
REGLA DESCRIPCIN LAMBDA
5.1 Tamao exacto del contacto 2x2
5.2 Mnimo solapamiento del
polisilicio
1.5
5.3 Mnimo espaciamiento del
contacto
2
5.4 Espacio mnimo del gate del
transistor
2
Tabla 5.12 Reglas de diseo SCMOS Contacto simple para polisilicio
C
o
n
t
a
c
t
Poly
Activa
5.1
5.4
5.3
5.2
150
REGLAS DESCRIPCIN LAMBDA
6.1 Tamao exacto del contacto 2x2
6.2 Mnimo solapamiento del rea activa 1.5
6.3 Espacio mnimo del contacto 2
6.4 Espacio mnimo del gate del transistor 2
Tabla 5.13 Reglas de diseo SCMOS Contacto simple para rea activa 1.3.11.
Reglas de diseo SCMOS Contacto alternativo para el polisilicio
C
o
n
t
a
c
t
Poly
ACTIVA
6.3
6.4
6.1
6.2
Figura 5.7 Diagrama de las reglas de diseo SCMOS Contacto simple para rea activa
Figura 5.8 Diagrama de las reglas de diseo SCMOS Contacto alternativo para el polisilicio
REGLA DESCRIPCIN LAMBDA
5.2 B Mnimo solapamiento del polisilicio 1
5.5 B Espacio mnimo para otro polisilicio 4
5.6 B Espacio mnimo del rea activa (un contacto) 2
5.7 B Espacio mnimo del rea activa (un contacto) 3
Tabla 5.14 Reglas de diseo SCMOS Contacto alternativo para el polisilicio
Active
5.1
5.2.b
5.5.b
= Contact
Poly
5.6.6 5.4
5.7.b
5.3
(many)
(one)
151
Figura 5.9 Diagrama de las reglas de diseo SCMOS Contacto alternativo para el rea activa
Reglas de diseo SCMOS Contacto alternativo para el rea activa
REGLA DESCRIPCIN LAMBDA
6.2 B Mnimo solapamiento del rea activa 1
6.5 B Espacio mnimo de la regin de
difusin
5
6.6 B Espacio mnimo del campo de
polisilicio (un contacto)
2
6.7 B Espacio mnimo del campo de
polisilicio (muchos contactos)
3
6.8 B Espacio mnimo del contacto polisilicio 4
Tabla 5.15 Reglas de diseo SCMOS Contacto alternativo para el rea activa
C
o
n
t
a
c
t
Poly
Active
6.8.b 6.5.b
6.6.b
6.7.b
6.2.b
6.1
6.4
6.3
Reglas de diseo SCMOS Metal 1
REGLA DESCRIPCIN LAMBDA
7.1 Ancho mnimo 3
7.2 A Espacio mnimo 3
7.2 B Espacio mnimo para el metal
ajustado
2
7.3 Mnimo solapamiento con
cualquier contacto
1
Tabla 5.16 Reglas de diseo SCMOS Metal 1
152
C
o
n
t
a
c
t
Active
Via Via Via
Active
Poly
Metal1
8.5
8.5 8.5
8.2
8.1
8.4
8.3
C
o
n
t
a
c
t
Poly
Metal 1
Metal 1
7.3
7.2
7.1
Active
Figura 5.10 Diagrama de las reglas de diseo SCMOS Metal 1
Figura 5.11 Diagrama de las reglas de diseo SCMOS Va 1
Reglas de diseo SCMOS Va 1
REGLA DESCRIPCIN LAMBDA
8.1 Tamao exacto 2x2
8.2 Espacio mnimo para la va 1 3
8.3 Solapamiento mnimo sobre el
metal 1
1
8.4 Espacio mnimo con el
contacto
2
8.5 Espacio mnimo del polisilicio
al borde del rea activa
2
Tabla 5.17 Reglas de diseo SCMOS Va 1
153
Figura 5.12 Diagrama de las reglas de diseo SCMOS Metal 2
Figura 5.13 Diagrama de las reglas de diseo SCMOS Capacitor (Opcin anloga)
REGLA DESCRIPCIN LAMBDA
9.1 Ancho mnimo 3
9.2 A Espacio mnimo 4
9.2 B Espacio mnimo para el metal
ajustado o SUBM
3
9.3 Mnimo solapamiento con la
va 1
1
Tabla 5.18 Reglas de diseo SCMOS Metal 2
Via
Metal 1
Metal 2
Metal 2
9.2.a
9.2.b
9.1
9.3
REGLA DESCRIPCIN LAMBDA
11.1 Ancho mnimo 3
11.2 Espacio mnimo 3
11.3 Solapamiento mnimo del
polisilicio
2
11.4 Espacio mnimo al rea activa
o al borde del pozo
2
11.5 Espacio mnimo del contacto
polisilicio
3
Tabla 5.19 Reglas de diseo SCMOS Capacitor (Opcin anloga)
Poly
Metal 1
Electrode Electrode
11.3
11.2
11.1
11.5
154
Reglas de diseo SCMOS Electrodo para Transistor
(Opcin anloga)
REGLA DESCRIPCIN LAMBDA
12.1 Ancho mnimo 2
12.2 Espacio mnimo 3
12.3 Mnimo electrodo del gate
sobrepuesto al rea activa
2
12.4 Espacio mnimo al rea activa 1
12.5 Espacio mnimo o
solapamiento con el polisilicio
2
12.6 Espacio mnimo del contacto
del polisilico o el rea activa
3
Tabla 5.20 Reglas de diseo SCMOS Electrodo para Transistor (Opcin anloga)
C
o
n
t
a
c
t
C
o
n
t
a
c
t
Poly
Electrode
Active
E
L
E
C
T
R
O
D
E
12.1
12.2
12.5
12.3
12.6
12.6
12.4
Figura 5.14 Diagrama de las reglas de diseo SCMOS Electrodo para Transistor (Opcin anloga)
Reglas de diseo SCMOS Contacto del Electrodo
(Opcin anloga)
REGLA DESCRIPCIN LAMBDA
13.1 Tamao exacto del contacto 2x2
13.2 Espacio mnimo del contacto 2
13.3 Solapamiento mnimo del
electrodo (sobre el capacitor)
3
13.4 Espacio mnimo del elctrodo
(sin el capacitor)
2
13.5 Espacio mnimo del polisilicio
o el rea activa
3
Tabla 5.21 Reglas de diseo SCMOS Contacto del Electrodo (Opcin anloga)
155
Figura 5.15 Diagrama de las reglas de diseo SCMOS Contacto del Electrodo (Opcin anloga)
Figura 5.16 Diagrama de las reglas de diseo SCMOS Va 2 (Opcin de tres metales)
Electrode
Electrode
Poly
Active
Metal 1
Poly
13.1
13.3
13.2
13.4
13.5 13.5
Reglas de diseo SCMOS Va 2 (Opcin de tres metales)
REGLA DESCRIPCIN LAMBDA
14.1 Tamao exacto 2x2
14.2 Espacio mnimo 3
14.3 Solapamiento mnimo de la
VIA 2
1
14.4 Espacio mnimo de la VIA 1 2
14.5 VIA 2 puede ser colocada
sobre el contacto
Tabla 5.22 Reglas de diseo SCMOS Va 2 (Opcin de tres metales)
Metal 2
Metal 3
Via2 Via
Via
14.1
14.1
14.2
14.4
14.3
156
Reglas de diseo SCMOS Metal 3 (Opcin de tres metales)
REGLA DESCRIPCIN LAMBDA
15.1 Ancho mnimo 6
15.2 Espacio mnimo para el metal
3
4
15.3 Solapamiento mnimo de la
VIA 2
2
Tabla 5.23 Reglas de diseo SCMOS Metal 3 (Opcin de tres metales)
Metal 3
Metal 3
15.3
15.1
Via2
15.2
Figura 5.17 Diagrama de las reglas de diseo SCMOS Va 2 (Opcin de tres metales)
REGLA DESCRIPCIN LAMBDA
16.1 Todo el contacto activo 2x2
16.2 Espacio mnimo 3
16.3 Implante mnimo del emisor sobrepuesto al
contacto
2
16.4 Mnimo espacio entre el implante del emisor y el
de la base
4
16.5 Mnima pbase sobrepuesta sobre el implante de la
base
2
16.6 Implante de base mnimo sobrepuesto al contacto 2
16.7 Pozo N mnimo sobrepuesto a pbase 6
16.8 Espacio mnimo entre la base y el rea del
colector
4
16.9 rea mnima del colector sobrepuesta al contacto 2
16.10 Mnimo Pozo N sobrepuesto al rea activa del
colector
3
16.11 Implante mnimo sobrepuesto al rea activa del
colector
2
Tabla 5.24 Reglas de diseo SCMOS Transistor Bipolar NPN (Opcin anloga)
157
Figura 5.18 Diagrama de las reglas de diseo SCMOS Transistor Bipolar NPN (Opcin anloga)
Figura 5.19 Diagrama de las reglas de diseo SCMOS Pozo del Capacitor (Opcin de capacitor lineal)
C
o
n
ta
c
t
C
o
n
ta
c
t
C
o
n
ta
c
t
Emitter
16.2
16.1
Emitter
16.3
16.4
16.5
16.8
16.9
16.7
16.11 16.10
Active
Collector Active
N+ _ Select
P+ _ Select
Base Contact
PBase
N+ _ Select
N _ Well
N _ Well
16.6
Reglas de diseo SCMOS Pozo del Capacitor
(Opcin de capacitor lineal)
REGLA DESCRIPCIN LAMBDA
17.1 Ancho mnimo 10
17.2 Espacio mnimo para el metal 3 9
17.3 Espacio mnimo para rea acti-
va externa
5
17.4 Solapamiento mnimo con el
rea activa
5
Tabla 5.25 Reglas de diseo SCMOS Pozo del Capacitor (Opcin de capacitor lineal)
N _ Well
P _ Well
Cap _ Well
Cap _ Well
17.1
17.3
17.4
17.2
Active Active
158
Cap _ Well
Active
Linear
Capacitor
Poly
18.2
18.5
18.3
18.1
18.4
C
o
n
t
a
c
t
Reglas de diseo SCMOS Capacitor lineal
(Opcin de capacitor lineal)
REGLA DESCRIPCIN LAMBDA
18.1 Ancho mnimo 3
18.2 Extensin mnima del
polisilicio sobre el rea activa

18.3 rea activa mnima


sobrepuesta con el polisilicio
3
18.4 Contacto mnimo del polisilicio
al rea activa
2
18.5 Contacto mnimo del rea
activa al polisilicio
4/6
Tabla 5.26 Reglas de diseo SCMOS Capacitor lineal (Opcin de capacitor lineal)
Figura 5.20 Diagrama de las reglas de diseo SCMOS Capacitor lineal (Opcin de capacitor lineal)
Reglas de diseo SCMOS Va 3 (Opcin para el cuarto metal)
REGLA DESCRIPCIN LAMBDA
15.1 Ancho mnimo del Metal 3 3
15.3 Solapamiento mnimo del
Metal 3 sobre la va 2
1
21.1 Tamao exacto 2X2
21.2 Espacio mnimo 4
21.3 Solapamiento mnimo del
metal 3
1
Tabla 5.27 Reglas de diseo SCMOS Va 3 (Opcin para el cuarto metal)
159
Figura 5.21 Diagrama de las reglas de diseo SCMOS Va 3 (Opcin para el cuarto metal)
Figura 5.22 Diagrama de las reglas de diseo SCMOS Metal 4 (Opcin para el cuarto metal, slo SUBM)
Metal 2
Metal 3
Via3
21.1
21.1
21.2
21.3
Reglas de diseo SCMOS Metal 4
(Opcin para el cuarto metal, slo SUBM)
REGLA DESCRIPCIN LAMBDA
22.1 Ancho mnimo 6
22.2 Separacin mnima del metal 4 6
22.3 Solapamiento mnimo con la va 3 2
Tabla 5.28 Reglas de diseo SCMOS Metal 4 (Opcin para el cuarto metal, slo SUBM)
Metal 4
Metal 4
22.3
22.1
Via3
22.2
160
Ejemplos diseo de un inversor
VDD
Gnd
a
a
_
VDD
Metal 1
Vss
n-type
diffusion
p-type diffusion
transistor
Poly
a
Figura 5.23 Diagrama elctrico del inversor
Figura 5.24 Diagrama de lneas con los diferentes elementos a utilizar en el layout
161
A Y
GND
Well
4
40
VDD
32
Contacto
Metal 1
Difusion p
Difusion n
Polisilicio
Figura 5.25 Layout de geometras tpicas para el inversor
Herramientas de Diseo
En el mercado existen varias herramientas que nos facilitan el diseo de circuitos
lgicos con sus correspondientes reglas de diseo, esto nos permite ahorrar tiempo y
optimizar nuestros proyectos. Algunos de los programas que nos permiten utilizar las
reglas de diseo son:
DSCH2
MICROWIND
L-EDIT
LASI
Descripcin del software
DSCH2: Esta aplicacin consta de un editor lgico, basado en captura de esquemas, y
un simulador. Est orientado a la validacin del circuito lgico antes de pasar a la fase de
sntesis microelectrnica. Proporciona un entorno sencillo para el diseo lgico jerrquico
y simulacin con anlisis de retardos, todo lo cual permite el diseo y validacin de estruc-
turas lgicas complejas. Una caracterstica muy interesante es la posibilidad de estimar el
consumo de potencia del circuito. Adems, es capaz de generar un fchero Verilog del cir-
cuito lgico que puede tomar como entrada la aplicacin Microwind 2 para crear el layout.
MICROWIND2: Permite que el estudiante disee y simule un circuito integrado en el
nivel fsico de la descripcin. El paquete contiene una biblioteca de la lgica comn y de
los circuitos integrados anlogos, para ver y para simular. MICROWIND2 incluye todos
los comandos para un redactor de la mscara, as como las herramientas originales que
nunca se recolectaron antes en un solo mdulo (2.0 y la opcin de proceso 3D, recopila-
162
dor de VERILOG). La extraccin elctrica de su circuito se realiza automticamente y el
simulador anlogo produce voltaje y curvas actuales inmediatamente.
LASI: Layout System for Individuals. LASI es un programa de diseo automatizado usa-
do para el esquema de la disposicin fsica de circuitos integrados. Se utiliza adems, para
crear y arreglar los polgonos que corresponden a las regiones (es decir, drenador, interco-
nexin del metal, etc.) que componen cada dispositivo en un IC. LASI es bsicamente un
programa de dibujo de dos dimensiones. El dibujo creado recibe el nombre de disposicin.
L-EDIT: Es una herramienta para el layout que utiliza los elementos dibujados en capas
para representar las mscaras que se emplean en la fabricacin de un circuito integrado.
Las capas son representadas por diversos colores y patrones. L-Edit describe un diseo
del layout en trminos de archivos, celdas, casos, y objetos dibujados. Un archivo se puede
componer de cualquier nmero de celdas, las cuales pueden ser relacionadas por jerarqua,
como en un diseo tpico, o pueden ser independientes, como en un archivo de la biblioteca.
Ejemplos
Diseo de una compuerta NAND con la ayuda de DSCH y Microwind
El esquema de la Figura 5.26 representa una compuerta NAND con tecnologa CMOS
A
B
W=1.0u
L=0.12u
W=1.0u
L=0.12u
W=1.0u
L=0.12u
W=1.0u
L=0.12u
OUT
Figura 5.26 Esquema Elctrico de una Compuerta NAND (CMOS)
Segn lo calculado para obtener resistencias iguales en la red de tipo P y en la
red de tipo N, todos los transistores deben tener las mismas dimensiones. En nuestro
caso hemos elegido
3
W
L
=
,
1 W =
y
0.12 L =

163
Figura 5.27 Layout del diseo
Figura 5.28 Tiempos de Subida y Bajada de la compuerta NAND
Clock3
Clock2
Vss-
0.01 pF
Vdd+
Como se puede apreciar, se ha colocado un condensador de 0.01pF a la salida de la
compuerta para caracterizar la misma.
164
Diseo de un Inversor
W=2.0u
L=0.12u
W=1.0u
L=0.12u
OUT A
Figura 5.29 Diagrama elctrico del Inversor
Figura 5.30 Layout del Inversor
Clock1
S1
Vss-
0.01 pF
Vdd+
165
Figura 5.31 Tiempos de bajada y subida del inversor
C
A
P

U
L
O
6
El inversor CMOS
169
Introduccin
L
os circuitos lgicos MOS o CMOS se han fabricado como paquetes estndar
para su uso en sistemas digitales desde los aos 70s. Estos paquetes contie-
nen compuertas lgicas y otros elementos digitales que forman sistemas con
un nmero de compuertas por paquete que va desde unos pocos (circuitos
SSI small-scale integrate) hasta algunas decenas (circuitos MSI medium-scale in-
tegrated). A fnales de los 70s surgi la integracin a muy gran escala lo que permiti
la incorporacin de cientos y miles de compuertas por chip (circuitos VLSI very large-
scale integrated) y el NMOS se convirti en la ms selecta tecnologa de fabricacin
1
.
Los primeros circuitos VLSI, que utilizaron esta tecnologa, empleaban el transistor de
enriquecimiento, y despus el transistor de agotamiento, como confguracin bsica de
un inversor. En esa poca, aunque el CMOS ofreca mayor fexibilidad de diseo y otras
ventajas, el NMOS se impuso por su costo y simplicidad. Sin embargo en la actualidad,
la tecnologa CMOS ha sustituido a la NMOS en todos los niveles de integracin, tanto
en aplicaciones anlogas como digitales
2
. Hoy en da la gran mayora de los circuitos in-
tegrados de aplicacin especfca, utilizan tecnologa CMOS, la cual se nutre a su vez de
los transistores MOS (Metal xido Semiconductor).
El circuito del inversor CMOS puede considerarse como el origen de toda la tecnolo-
ga CMOS y muchas de sus propiedades como bajo consumo de potencia y efciencia en
cuanto a bajos tiempos de retardo son a su vez propiedades generales de toda la circui-
tera CMOS, de ah su importancia y su inters.
Para cualquier tecnologa de circuitos integrados, el elemento bsico es el inversor
lgico. De ah que se hace necesario entender su funcionamiento y sus curvas caracte-
rsticas para ampliar el conocimiento al diseo de otros circuitos lgicos ms complejos.
En este documento se realiza una exhaustiva descripcin y caracterizacin del inver-
sor CMOS. Las caractersticas entrada- salida de un inversor CMOS son la expresin
de una tecnologa digital robusta, en el sentido de que maneja con mucha fabilidad la
informacin digital que recibe (unos y ceros) de forma que no exista ambigedad en la
interpretacin de un valor de tensin respecto a su valor lgico.
1 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
2 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
170
El Inversor
E
l inversor es el elemento ms importante dentro de la microelectrnica actual,
est compuesto de transistores MOSFET tipo P y tipo N conectados en serie
entre la alimentacin positiva y masa.
La Figura 6.1 muestra un inversor bsico, el cual utiliza dos MOSFET de en-
riquecimiento, uno de tipo N y otro de tipo P. El cuerpo de cada dispositivo est conectado
a su fuente, por lo tanto no surge el efecto del cuerpo.
Vt
QP
QN
iDN
(a)
iDP
Vo
Vt
QP
QN
iDN
(b)
iDP
Vo
Figura 6.1 (a) Modelo del inversor CMOS y (b) Circuito esquemtico simplifcado para el inversor
3
Revisin acerca de los transistores MOSFET
El transistor de efecto campo es en realidad una familia de transistores que se basan
en el campo elctrico para controlar la conductividad de un canal en un material semi-
conductor. Segn la construccin del electrodo de la compuerta, se conocen principal-
mente dos clases de FET:
Los de juntura (JFET), bastante sensibles a los cambios de temperatura, pero muy
buenos para el manejo de altas frecuencias y seales muy dbiles.
Los de compuerta aislada (MOSFET) tienen un electrodo de control metlico, aislado
del canal mediante una delgada capa de dixido de silicio, de la que se deriva la raz MOS
(Metal-Oxido-semiconductor). Dependiendo del canal del transistor se pueden encontrar
dos clases de MOSFET: Canal N y Canal P.
3 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
171
Tipo P
El transistor tipo P se compone de las siguientes capas caractersticas: Se tiene un
pozo tipo N; una difusin tipo P y en su canal un metal y oxido de silicio. Adems su
funcionamiento se basa en la movilidad de huecos.
S
G
D
P
N
N
S
G
D
CANAL P
Figura 6.2 Transistor P
Figura 6.3 Transistor N
Tipo N
El transistor tipo N se compone de las siguientes capas caractersticas: Se tiene un pozo
tipo P; una difusin tipo N y en su canal un metal y oxido de silicio. Adems su funciona-
miento se basa en la movilidad de electrones; por eso es tres veces ms rpido que el tipo P.
S
G
D
N
P
P
S
G
D
CANAL N
F
u
e
n
t
e
s
Puerta
D
r
e
n
a
j
e
Esta tecnologa es robusta porque:
El valor de la tensin de salida es siempre uno de los dos valores extremos del
rango dinmico: VDD 0 (se suele denominar a este comportamiento: rail to rail logic).
La transicin del nivel de salida alto a bajo (o viceversa) puede hacerse en un va-
lor centrado en el medio del rango dinmico, es decir, equidistantemente de los valores
correspondientes a los dos rales de la alimentacin.
Los niveles se regeneran automticamente en caso de deterioro, sin ms que ha-
cer pasar la seal por una cadena corta de inversores.
172
Operacin del Circuito
La topologa bsica de un inversor con transistores MOS es la mostrada en la Figura 1.
El transistor
P
Q se podra comportar como una carga activa. En el circuito de la fgura 1 te-
nemos una entrada
i
v
y una salida
0
v
, la cual depender de manera directa de
i
v . Es decir:
si en
i
v
hay un nivel lgico alto (1) >
10
dd
V mV
, en la salida se presentar un nivel lgico
bajo (0) < 10mV, esto ocurre porque los transistores utilizados se comportan como interrup-
tores y en este caso especfcamente, el transistor PMOS ubicado en la parte de arriba se
comporta como un interruptor abierto, grfcamente se tiene el circuito de la Figura 6.4.
Vo=0
VDD
VDSN
Figura 6.4 Circuito equivalente cuando v_i=V_DD, por tanto la salida es v_0=V_OL=0V
4
Lo que nos permite observar que efectivamente el voltaje de salida es cero. La curva
caracterstica de
D
i
vs
DS
v
para

N
Q
y la curva de carga de
P
Q
cuando
0
SGP
v V =
, se
ilustran en la Figura 6.5, donde tambin se observa que para SGP t
v V <
la curva de carga
es horizontal con
D
i
cercana a cero. El punto de operacin del circuito est en la inter-
seccin de las dos curvas, donde la salida de voltaje y la corriente son cercanas a cero.
Esto implica que la disipacin de corriente en el circuito es muy baja. Es interesante notar
que a pesar de que el transistor tipo NMOS est operando con una corriente y voltaje de
drenador a fuente casi cero, sta se encuentra ubicada en un punto muy pendiente de la
recta
D
i
vs
DS
v
, por lo tanto este transistor proporciona una trayectoria de baja resistencia
entre la salida y tierra. Esta resistencia se puede calcular como:
( )
'
1
DSN
n DD tn
n
r
W
k V V
L
=
| |

|
\ .
4 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
(1.1)
173
VGSN =VOH =VDD
Curva de Carga
VGSP = 0
Punto de
Operacin
VDD VOL 0
0
V0
i
Figura 6.5 Curva caracterstica de
D
i
vs DS
v
para

N
Q
con GSN DD
v V =
(
D
i i =
y
DSN 0
v v =
) curva de carga
de
P
Q
para el caso de
SGP
v 0V =
5
Por otro lado, si en i
v
hay un nivel lgico bajo (0) < 10 mV, en la salida se presentar un
nivel lgico alto (1) > 10
dd
V mV , en este caso, el transistor NMOS ubicado en la parte de
abajo se comporta como un interruptor abierto, como se muestra en el circuito de la Figura 6.6.
Figura 6.6 Circuito equivalente cuando
i
v 0V = , por tanto la salida es
0 DD
v V =

6
El voltaje de salida es diferente de cero. Como se observa en la Figura 6.7, la curva
de carga (correspondiente al dispositivo tipo p) en este caso tiene un valor lejano al cero,
ms exactamente un voltaje
SGP DD
v V =
. Si se ve el punto de operacin en este caso, el
voltaje de salida es cercano a
DD
V
y la corriente de salida es cercana a cero. Por tanto se
tiene tambin una disipacin de potencia baja, lo cual sugiere una resistencia baja entre
la salida y la fuente
DD
V
que se calcula de la siguiente manera:
( )
'
1
DSP
p DD tp
p
r
W
k V V
L
=
| |

|
\ .
5 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
6 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
Vo=VDD
VDD
VDSP
(1.2)
174
VGSN =VOL = 0
Curva de Carga
(VGSP = VDD)
Punto de Operacin
VDD
VOH VDD
0
Vo
i
Sin embargo, la capacidad de excitacin de carga del inversor es alta. Cuando la
entrada est a nivel alto (1), el transistor Q_N puede disipar una corriente de carga rela-
tivamente alta, corriente que puede descargar con rapidez la capacitancia de carga. Por
su accin de disipar la corriente de carga y reducir el voltaje de salida, el transistor
N
Q se
conoce como dispositivo reductor.
Figura 6.7 Curva caracterstica de D
i
vs DS
v
para

N
Q
con GSN
v 0V =
(
D
i i =
y
DSN 0
v v =
) y curva de
carga de
P
Q
para el caso de
SGP DD
v V = 7
Por otro lado, como el transistor
P
Q
puede generar una corriente de carga relativamen-
te grande, esta puede cargar con rapidez una capacitancia de carga, llevando el voltaje de
salida hacia
DD
V , razn por la cual el transistor
P
Q
es llamado dispositivo elevador.
En la Figura 6.8 se observa el esquema elctrico empleado en la simulacin del in-
versor en PSpice para verifcar su funcionamiento, siendo la entrada al inversor una seal
cuadrada de 0 a 5V. En la Figura 6.9.a se observa la seal de entrada y en la Figura 6.9.b
la seal obtenida a la salida del inversor.
7 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
V1 = 0.001
V2 = 5
TD = 10n
TR = 1p
TF = 1p
PW = 0.5u
PER = 1u
0
+
_
V2
V
+
_
0
0
0
5
Tipo P
Tipo N
M4
M3
V1
V
50p
Figura 6.8 Esquema elctrico del inversor CMOS en PSpice
175
Figura 6.9 (a) Seal de entrada y (b) seal de salida del inversor CMOS simulado en PSpice
Figura 6.10 Curva entrada- salida del inversor y regiones de cada transistor
(a)
(b)
Curva Caracterstica de Transferencia de Voltaje (VTC)
En la caracterizacin de la entrada salida; se pueden diferenciar las tres zonas de
trabajo que dependen de las regiones de cada transistor (Figura 6.10).
ZONA 1: NMOS apagado y PMOS activo
El voltaje en la compuerta de los dos transistores tiende a cero, el transistor NMOS se en-
cuentra en corte y el transistor PMOS est activo, por tanto a la salida se deja pasar
DD
V
.
ZONA 2: NMOS en saturacin y PMOS en saturacin
El voltaje en la compuerta de los dos transistores se encuentra en la zona de decisin,
por tanto el estado de la salida es transitorio.
ZONA 3: NMOS activo y PMOS apagado
El voltaje en la compuerta de los dos transistores tiende a
DD
V
, el transistor NMOS se
encuentra encendido y el transistor PMOS est en corte. La salida est en cero.
5.0
1.5
4.0
4.5
3.5
3.0
2.5
2.0
1.0
0.5
0.0
5.0 1.5 4.0 4.5 3.5 3.0 2.5 2.0 1.0 0.5 0.0
v sveep
VTN = 0.7V
VDD = lVTPl = 3.9V
lVTPl = 1.1V
PMOS SAT
PMOS OHM
PMOS OFF PMOS SAT
NMOS
OFF
NMOS SAT
NMOS SAT
NMOS OHM
v v(2)
176
Para obtener la curva caracterstica de transferencia de voltaje (VTC, por sus siglas
en ingles), se procede a calcular los puntos crticos de la curva, para lo cual se necesita-
rn las relaciones
i
vs v de
N
Q
y P
Q
.
Para el transistor
N
Q
:
( )
' 2
0 0 0
1
2
DN n t tn i tn
n
W
i k V V v v parav v V
L
| | (
=
| (
\ .
( )
2
'
0
1
2
DN n i tn i tn
n
W
i k V V parav v V
L
| |
=
|
\ .
Y para el transistor
P
Q
:
( )( ) ( )
2
'
0 0 0
1
2
DP p DD i tp DD DD i tp
p
W
i k V v V V v V v parav v V
L
| | (
= +
| (
\ .
( )
2
'
0
1

2
DP p DD i tp i tp
p
W
i k V v V parav v V
L
| |
= +
|
\ .
El inversor CMOS comnmente se disea para tener:
' '
tn tp n p
n p
W W
V V yk k
L L
| | | |
= =
| |
\ . \ .
Como
p

es 0.3 a 0.5 veces el valor de n

, el ancho del canal p debe hacerse dos o


tres veces el del dispositivo del canal n as:
p
n
n p
W
W

=
Entonces el inversor tendr una curva caracterstica simtrica de transferencia e igual
capacidad de excitacin de corriente en ambas direcciones (elevacin y reduccin).
Con
N
Q
y
P
Q
acoplados, el inversor tiene una curva caracterstica de transferencia
de voltaje como la mostrada en la Figura 6.11. Esta curva tiene 5 segmentos diferentes
correspondientes a diferentes combinaciones de modos de operacin de
N
Q
y
P
Q
. El
segmento vertical BC corresponde a cuando
N
Q
y
P
Q
estn en saturacin, sin tener en
cuenta la resistencia fnita de cada transistor. Este segmento vertical ocurre en
2
DD
i
V
V =
y
est limitado por
( )
0
2
DD
t
V
v B V = + y
( )
0
2
DD
t
V
v C V = .
Los puntos
OL
V
y
OH
V
son el mximo permitido de nivel bajo (0) y mnimo de nivel alto
(1) respectivamente, sin que se presenten problemas de ruido en el inversor. Son defni-
dos formalmente como los puntos en la curva de transferencia en que la ganancia incre-
mental es unitaria ( 1 / pendiente V V = ).
(1.7)
(1.6)
(1.5)
(1.4)
(1.3)
177
QN en saturacin
Qp en regin triodo
QN y Qp
En saturacin
QN en saturacin
Qp en regin triodo
Qp off
QN off
A
Pendiente = -1
Pendiente = -1
D
B
C
VOH = VDD
VDD/2 + Vt
VDD/2 - Vt
VOL = 0
0
Vt
Vth = VDD/2
VIL VIH VDD - Vt VDD
Vt
V0
Figura 6.11 Curva de entrada salida (VTC) de un inversor CMOS8
Para determinar
IH
V ,
N
Q
est en la regin triodo y por lo tanto su corriente est dada
por la ecuacin (1.3), en cambio
P
Q
est en saturacin y su corriente est dada por (1.6).
Igualando DN
i
con DP
i
y suponiendo que estn acoplados, tenemos:
( ) ( )
2
2
0 0
1 1
2 2
i t DD i t
v V v v V v V =
Derivando a ambos lados respecto a
i
v
, se obtiene
( ) ( )
0 0
0 0 i t DD i t
i i
dv dv
v V v v V v V
dv dv
=
Sustituimos
i IH
v V =
y
0
i
dv
dv
=-1 para obtener:
0
2
DD
IH
V
v V =
Al sustituir en (1.8)
i IH
v V =
y
0
v por la ecuacin anterior (1.9), tenemos:
( )
1
5 2
8
IH DD t
V V V =
8 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
(1.11)
(1.10)
(1.9)
(1.8)
178

IL
V
se puede calcular de manera semejante a la empleada para hallar
IH
V
. Utilizando
la siguiente simetra:
2 2
DD DD
IH IL
V V
V V =
Reemplazando
IH
V en la ecuacin (1.11) tenemos:
( )
1
3 2
8
IL DD t
V V V = +
Se puede obtener la funcin de transferencia mediante simulacin PSpice: las Figu-
ras 6.12.a y 6.12.b muestran, respectivamente, la funcin de transferencia
0 i
v v y el
consumo de intensidad de un inversor CMOS de la tecnologa .
Especifcaciones: 1 , 1,5 , 1V, , 40 A/ V2 L mW m VTO p NMOS = = = =
y , 15 / 2. p PMOS A V =
(a) (b)
Figura 6.12 (a) Curva de transferencia
0 i
v v
simulada de un inversor CMOS y
(b) Consumo de potencia del inversor.
Mrgenes de Ruido
Los mrgenes de ruido alto
H
NM y bajo
L
NM estn dados respectivamente por:
( )
1
H IH OH IH
NM V V V V = =
( ) ( )
1 1
5 2 3 2
8 8
H DD DD t DD t
NM V V V V V = = +
( )
0
L IL IL OL
NM V V V V = =
( ) ( )
1 1
3 2 0 3 2
8 8
L DD DD t DD t
NM V V V V V = + = +
(1.12)
(1.13)
(1.14)
(1.15)
179
Figura 6.13 Mrgenes de ruido; (a) Defniciones sobre los niveles de entrada y
salida (b) Aplicacin a inversores en cadena.
Como se esperaba, la simetra de la curva caracterstica de transferencia de voltaje
resulta en iguales mrgenes de ruido. Pero si
N
Q
y
P
Q no estn acoplados la curva de
transferencia de voltaje ya no ser simtrica y sus mrgenes de ruido no sern iguales.
Estos mrgenes de ruido representan mrgenes de seguridad para el funciona-
miento correcto de puertas lgicas en presencia de fuentes de ruido (ej. acoplamiento de
seales, variacin de parmetros fsicos entre distintas puertas). Tal y como se ilustra en
la Figura 6.13, el nivel lgico alto V(1) proporcionado a la salida por el inversor #1 podr
descender dentro del margen de seguridad proporcionado por
H
NM y seguir siendo in-
terpretado como un nivel lgico alto a la entrada del inversor #2, sin que ello suponga una
decisin lgica errnea en el ltimo. Anlogamente ocurre para V(0) y
L
NM .
VIL
VIH
VDD
VSS
V(0)
V(1)
NML
NMH
Vo
1
0
(a)
1
0
Vl
(b)
#1 #2
VIL
VIH
V(0)
V(1)
Operacin Dinmica
La velocidad de propagacin de un sistema digital est determinada por el tiempo
de propagacin de las compuertas lgicas usadas en dicho sistema. Como el inversor
es la compuerta lgica bsica de cualquier tecnologa digital, el tiempo de propagacin
de esta es muy importante en la caracterizacin de la tecnologa. El circuito de la Figura
6.14 muestra un inversor con un condensador entre su salida y tierra; este condensador
representa la suma de las capacitancias internas de los transistores y las capacitancias
de los alambres de conexin hacia otros dispositivos.
El inversor CMOS tiene tiempos de subida y bajada diferentes de cero. El tiempo de subi-
da del inversor es el tiempo que tarda la seal de salida del circuito en pasar del 10% al 90%
de su valor en estado alto; y el tiempo de bajada es el que tarda en pasar del 90% al 10%.
180
Figura 6.14 Medicin de tiempo de propagacin
9

Suponiendo que en la entrada
i
v
tenemos un pulso como el de la Figura 6.14.b (seal
superior) y que los MOSFET estn acoplados, lo que implica que tiempos de subida y
bajada son iguales.
En la Figura 6.15 se presenta la trayectoria del punto de operacin cuando pasa de
un nivel lgico bajo (0) a un nivel lgico alto (1).
Figura 6.15 Caracterstica de carga
10
9 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
10 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
VDD
VDD/2
VDD
0
0
V0
Vt
t
t
tPHL
tPLH
a)
b)
VDD
Vt
Vo
QN
Qp
IDP
IDN
VDD/2
VDD
VDD - Vt
V0
D A
M
F
E
VGSN =VDD
IDN
Punto de
operacin a
t=0+
Punto de operacin
despus de terminado
el switcheo
Punto de
operacin a
t=0-
Descarga del
condensador
a travs de QN
181
Inmediatamente antes del borde delantero del pulso de entrada (t=0-) el voltaje de
salida es igual a
DD
V y el condensador se carga a ese voltaje. En t=0,
P
Q
no conduce. En
este momento nos encontramos en el punto E de la grfca, donde
N
Q est conducien-
do y de esta manera descargando el condensador. A medida que este se descarga, la
corriente permanece constante hasta el punto F donde
0 DD t
v V V = , si denotamos este
intervalo de descarga como
1 PHL
t tenemos:
( ) ( )
( ) ( )
1
2 2
' '
1 1
2 2
DD DD t
t
PHL
n DD t n DD t
n n
C V V V
CV
t
W W
k V V k V V
L L

= =
( (

( (

Luego del punto F el transistor
N
Q
pasa a la regin triodo, y su corriente est dada por
(1.3). Esta porcin del intervalo de descarga puede ser descrita por:
0 DN
i dt Cdv =
Al sustituir esta
DN
i
en la ecuacin (1.3) y reacomodarla tenemos:
( )
( )
'
0
2
0 0
1
1 2 2
2
n
n
DD t
DD t
W
k
L dv
dt
C V V
v v
V V
(
(

=

Para hallar la componente del tiempo 2 PHL


t
en que 0
v
decrece de ( )
DD t
V V
a
2
DD
V
,
integramos a ambos lados y tenemos:
( )
2
'
3 4
lnln
DD t
PHL
DD
n DD t
n
V V
C
t
V W
k V V
L
| |
=
|
|
(
\ .

(

Estas dos ecuaciones (1.16) y (1.19) se pueden sumar para obtener:
( )
'
3 4
2 1
ln
2
t DD t
PHL
DD t DD
n DD t
n
V V V
C
t
V V V W
k V V
L
| | | |
= + | |
| |
(
\ . \ .

(

Para el caso usual en el que
0.2
t DD
V V
, la ecuacin se reduce a:
'
1.6
PHL
n DD
n
C
t
W
k V
L
=
(
(

Haciendo un anlisis semejante para el caso contrario en el que

N
Q
no conduce tenemos
un tiempo PLH
t
idntico al anterior (1.21) excepto por los subndices que cambian de n a p.
(1.16)
(1.17)
(1.18)
(1.19)
(1.20)
(1.21)
182
El tiempo de propagacin
P
t
es el promedio de PLH
t
y
PHL
t
, observando las ecuacio-
nes vemos que para tener una operacin mas rpida el valor del condensador debe dis-
minuir, o aumentar k, el ancho y/o el largo del canal o el voltaje de alimentacin.
A medida que se aumenta la frecuencia en la seal de entrada, la seal de salida se
va degradando; esto se debe a que a frecuencias muy altas los tiempos de respuesta de la
seal de salida del inversor se van haciendo muy lentos para la entrada, el circuito no res-
ponde de manera ideal y los estados se pierden. En las Figuras 6.16 a la 6.18 se muestra
como se pierden los estados a medida que se aumenta la frecuencia (f1 < f2 < f3).
(a)
(b)
(a)
(b)
Figura 6.16 Seales de entrada (a) y de salida (b) del inversor a una frecuencia f1.
Figura 6.17 Seales de entrada (a) y de salida (b) del inversor a una frecuencia f2.
183
(a)
(b)
Figura 6.18 Seales de entrada (a) y de salida (b) del inversor a una frecuencia f3
Figura 6.19 Ejemplo
Mejora de los tiempos de propagacin
En ocasiones las capacitancias de carga son altas; por ejemplo, en los adaptadores de
las salidas de los circuitos integrados (que han de ser capaces de soportar su conexin a
cargas equivalentes de decenas de picofaradios) o, tambin en compuertas que deban so-
portar a su salida una alta divergencia (tambin conocida como fan-out, es el nmero mximo
de compuertas similares que una compuerta puede excitar mientras permanezca dentro de
especifcaciones garantizadas), (por ejemplo, las que transmiten a los diversos biestables la
seal de reloj) o largas longitudes de polisilicio. En tales casos, los tiempos de conmutacin
se elevan en demasa y es preciso reducirlos mediante adaptadores de intensidad.
Para disminuir los tiempos de propagacin causados por altas capacitancias de car-
ga o, lo que es lo mismo, por la necesidad de intensidades de salida altas, se utilizan
esquemas de amplifcacin en cascada con inversores cuya anchura de transistor es
progresivamente creciente.
EJEMPLO
Supngase una carga de 2pF que resulta ser unas 1.000 veces mayor que
i
C
(capa-
cidad de carga que corresponde a fan-out 1):
t = 5C / I(P) 10 pF / 0,2 mA 50 ns
t = 5C / I(N) 10 pF / 0,5 mA 20 ns
Aadiendo un par de inversores cuya anchura de transistores sea, en cada uno de
ellos, 10 veces la del anterior:
Inversor
minimo
Isat = I
Ci = 2fF
Inversor
con transistores
10 veces
ms anchos
Isat = 10I
Ci = 20fF
Inversor
con transistores
100 veces
ms anchos
Isat = 100I
Ci = 200fF
2pF
CL = 2000fF
184
Como puede apreciarse en la Figura 6.19, en cada inversor se produce un salto en-
tre su capacidad de carga y su capacidad de entrada de 10; en total, un salto de 1000 que
es la relacin existente entre los 2pF y
i
C
(capacidad de entrada del inversor mnima).
t1 = 5 x 20 / 0,2 0,5 ns t2 = 5 x 200 / 2 0,5 ns t3 = 5 x 2000 / 200 0,5 ns
t1 5 x 20 / 0,5 0,2 ns t2 5 x 200 / 5 0,2 ns t3 5 x 2000 / 500 0,2 ns
t - t1 + t2 + t3 1,2 ns
t - t1 + t2 + t3 0,9 ns
Ambos tiempos son muy inferiores a los que presenta el primer inversor en solitario:
50ns y 20ns, respectivamente.
Resistencia de salida
La resistencia de salida es un parmetro indicativo del comportamiento de las com-
puertas lgicas (una referencia de calidad de las mismas), en cuanto a intensidad dis-
ponible en la salida, inmunidad frente al ruido y tiempos de propagacin, pues afecta
fuertemente a estos tres aspectos: en principio, cuanto menor sea la resistencia de salida
mayores sern la intensidad suministrable por la misma, el margen frente al ruido y la
velocidad de trabajo. Tambin interesa una resistencia de salida baja en relacin con el
acoplamiento en tensin, pero dicho acoplamiento ya viene garantizado por el altsimo
valor de la resistencia de entrada (que es cuasi-infnita).
Las situaciones booleanas corresponden a un transistor en zona lineal: para salida 0
el transistor NMOS se encontrar conduciendo en su zona lineal, mientras que para sali-
da 1 ser el transistor PMOS el que se encuentre en zona hmica; de forma que
0
(0) R
y
0
(1) R
corresponden, respectivamente, a las resistencias que presentan los transistores
NMOS y PMOS en zona lineal.
Circulacin de corriente y disipacin de potencia
En la Figura 6.20 se observa la grfca de la circulacin de corriente en funcin del vol-
taje de entrada, para un inversor CMOS. El pico de corriente est en el umbral de conmu-
tacin, esta corriente da lugar a disipacin de potencia dinmica en el inversor, sin embargo
una componente ms importante de disipacin de potencia dinmica resulta de la corriente
que circula por
N
Q
y
P
Q
cuando el inversor es cargado por un condensador
C
.
La disipacin de potencia dinmica, si el inversor conmuta a una razn de f ciclos por
segundo, ser:
2
D DD
P fCV =
na cifra del mrito o medida de calidad en la tecnologa del circuito en particular es el
producto de potencia y tiempo denotado como DP y es igual a:
D P
DP P t =
Obviamente un bajo valor de DP indica una mejor calidad en la tecnologa.
(1.22)
(1.23)
185
Figura 6.20 Circulacin de corriente en el inversor CMOS vs la entrada de voltaje
11
Hay dos clases de potencia disipada en un inversor CMOS: la potencia esttica de-
bida a las corrientes de fuga y otras salidas de corriente permanentes de la fuente (ver
Figura 6.21), y la dinmica debida a la conmutacin y las cargas y descargas en los
condensadores parsitos (ver Figura 6.22). El clculo de estas potencias se realiza de
manera similar a los clculos en transistores sencillos.
1
*
n
S
P Corrientes de fuga Voltaje alimentacin =

Figura 6.21 Diagrama de corrientes de fuga en un transistor MOSFET


12
En la Figura 6.23 se muestran algunos circuitos de PSpice y los resultados en el consumo
de corrientes dinmicas para diferentes cargas capacitivas. Puede verse que el consumo de
corriente aumenta con la capacitancia, as como disminuye la corriente de corto circuito.
11 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
12 R.C. Jaeger: Microelectronic Circuit Design. McGraw-Hill, 1997.
G
D
B
S
I de Fuga
(1.24)
VDD/2 VDD
VDD - lVtpl
Vt
Vtn
Ipico
0
i
186
Figura 6.22 Diagrama de las capacitancias parsitas de un transistor MOSFET
13
13 R.C. Jaeger: Microelectronic Circuit Design. McGraw-Hill, 1997.
+
_
+
_
+
_
5V
8/1
Vidsn 00
Vidsp 00
4/1
A
+
_
+
_
+
_
5V
8/1
Vidsn 05
Vidsp 05
4/1
B
0.05pf
+
_
+
_
+
_
5V
8/1
Vidsn 20
Vidsp20
4/1
C
0.2pf
Vin
Vin
A
B
C
Idsn 00
Idsp 00
Corriente de corto circuito
Corriente de corto circuito
Corriente de capacitor
Corriente de capacitor
Idsp 05
Idsn 05
Idsp 20
Idsn 20
Corriente de capacitor
Corriente de capacitor
Corriente de corto circuito
Corriente de corto circuito
D
G
S
B
CDS
CGB
CSB
CGS
CGD
Figura 6.23 Consumo de corrientes dinmicas para diferentes cargas capacitivas, simuladas con PSpice.
187
La potencia disipada por un inversor CMOS en situacin esttica es prcticamente
nula, pues no existe ninguna lnea de conduccin directa entre alimentaciones (siempre
uno de los dos transistores correspondientes a cada entrada se encuentra en corte).
Ahora bien, en cada transistor existen uniones PN polarizadas inversamente (uniones
difusin-substrato) que conducen una minscula intensidad inversa, cuyo orden de mag-
nitud es de picoamperios.
Al conmutar el inversor se cargan o descargan las capacitancias propias de los tran-
sistores, en particular, la capacitancia de compuerta, lo cual determina un consumo din-
mico proporcional a la frecuencia de conmutacin:
Energa necesaria para cargar o descargar un condensador:
2
1
2
DD
CV
Potencia disipada al cargarlo y descargarlo con una onda de frecuencia f (en
cada perodo hay dos conmutaciones, habr que contabilizar una carga y una
descarga):
( )
2 2
1
2
2
DD DD
CV f fCV =
Esta potencia (energa por unidad de tiempo) representa un consumo de intensidad
desde la alimentacin y una disipacin de calor en el propio circuito. Son dos aspectos
complementarios, relativos al consumo de intensidad, que requieren la correspondiente
atencin en el diseo y utilizacin del circuito integrado: una fuente de alimentacin con
sufciente capacidad de suministro de corriente y una disipacin de calor adecuada.
Teniendo en cuenta, adems, que los tiempos de propagacin aumentan con la tem-
peratura y, en consecuencia, disminuye la velocidad de trabajo, la potencia consumida y
disipada depende de:
La tecnologa, cuyas dimensiones determinan la capacitancia C ; dicha capaci-
tancia equivalente de una compuerta a efectos de consumo de intensidad tiene
varios componentes, entre los cuales predomina la capacitancia de entrada (las
otras capacitancia internas de los transistores son de valores muy inferiores) que
es proporcional a la superfcie de las zonas de compuerta, es decir, al producto
LW y disminuye cuadrticamente al disminuir
L
( )
1,5 W L =
.
La tensin de alimentacin, que tambin afecta cuadrticamente
2
DD
V
; existe, por
ello, una evolucin continuada de la microelectrnica hacia tensiones de alimenta-
cin ms bajas (el paso de 5V a 3V reduce el consumo a la tercera parte), siendo
cada vez ms frecuentes dispositivos de 2,5V y de 1,8V.
La frecuencia de trabajo f, aumentando linealmente con ella (lo cual aconseja no
trabajar a frecuencia ms alta de la estrictamente necesaria para el sistema digi-
tal). Al evaluar el consumo de un circuito integrado, debe tenerse en cuenta que no
todas las compuertas del mismo conmutan cada vez, sino que solamente lo hace
una pequea parte de ellas; por ejemplo, la escritura de un dato sobre una memo-
ria de 1 Mega solamente afecta a uno de sus 1048576 registros (y al decodifcador
de direcciones y control de escritura).
188
Operacin Esttica
Con
0
i
v =
,
0 OH DD
v V V = =
y el nodo de salida conectado a
DD
V
mediante la resistencia
DSP
r
del transistor de conexin
P
Q
. Asimismo, con 0
i
v = ,
0
0
OL
v V = = y el nodo de salida
conectado a tierra mediante la resistencia
DSN
r
del transistor de conexin
N
Q
. Por lo
tanto, en estado estable no existe una trayectoria directa entre
DD
V
y tierra, asimismo la
corriente y la disipacin de potencia son cero (los efectos de fuga general son mnimos
en dispositivos grandes).
En la Figura 6.24 se muestra la curva caracterstica de transferencia de voltaje del
inversor, que confrma los niveles lgicos de voltaje a la salida que son 0 y
DD
V
, dando
la oscilacin mxima de voltaje posible en este nodo. El hecho de que el
OH
V
y
OL
V
sean
independientes de las dimensiones del dispositivo hace que el CMOS sea muy diferente
a otras formas de lgica MOS.
Se puede hacer que el inversor CMOS conmute en el punto medio de la oscilacin
lgica, 0 a DD
V
, es decir en
2
DD
V
, puesto que este valor depende de las dimensiones de
los transistores, entonces el voltaje de umbral de conmutacin
( )
umbral M
V V
est dado por:
1
n
DD tp tn
p
umbral
n
p
k
V V V
k
V
k
k
+
=
+
Donde
'
( )
n n n
W
k k
L
=
y
'
( )
p p p
W
k k
L
=
, a partir de lo cual se ve que para el caso
tpico en el que
tn tp
V V = ,
2
DD
umbral
V
V = para
n p
k k = , es decir:
' '
( ) ( )
n n p p
W W
k k
L L
=
A travs del anterior argumento se obtiene una caracterstica de transferencia simtri-
ca cuando los dispositivos se disean para que tengan parmetros de transconductancia
iguales, esta condicin es llamada igualacin. Como
n

es dos a cuatro veces mas gran-


de que p

, la igualacin se logra haciendo ( )


p
W
L
dos a cuatro veces (es decir
n
p


veces) el valor de ( )
n
W
L
.
n
p p n
W W
L L

| | | |
=
| |
\ . \ .
Analisis de Diseo y operacin
del inversor CMOS
(1.25)
(1.26)
(1.27)
189
Figura 6.24 Curva caracterstica de transferencia de voltaje del inversor CMOS,
cuando
N
Q
y
P
Q
estn igualados
14
Asimismo normalmente los dispositivos tiene la misma longitud de canal, L , y se
le da el valor mnimo para la tecnologa de proceso efectuada. El ancho mnimo del
transistor NMOS es de a dos veces L y el ancho de transistor PMOS de dos a tres
veces
L
. Por ejemplo, para un proceso de 0.25m para el cual
3
n
p

=
, L=0.25m,
( ) 0.375 /0.25
n
W
m m
L
=
y
( ) 1.275 /0.25
p
W
m m
L
=
. Tambin se debe tener en
cuenta que si el transistor va a ser utilizado para impulsar una carga capacitiva relati-
vamente grande, los transistores se hacen ms anchos. Sin embargo, el tamao del
transistor depende de un mnimo dado por el tamao del chip. Para propsitos futuros
el cociente (W/L) del transistor NMOS de este inversor mnimo se denotar n y el co-
ciente (W/L) del transistor PMOS p. como el rea del inversor puede representarse por
( ) ( )
n n p p n p
+ = +
, el rea del inversor de mnimo tamao es
2
( ) n p L + y se pue-
de utilizar el factor
( ) n p +
para representar el rea. Para el ejemplo antes citado, 1.5 n =
,
4.5 p =
y el factor de rea 6 n p + = .
Adems de colocar el umbral en el centro de la oscilacin lgica, la igualacin de los
parmetros de transconductancia de
n
Q
y
p
Q
proporcionan al inversor una capacidad
de excitacin de corriente igual en ambas direcciones (polarizacin a nivel lgico alto y
polarizacin a nivel bajo). Tambin, y obviamente relacionado, hace
DSN DSP
r r =
. Por tanto,
un inversor con transistores igualados tendr retardos de propagacin iguales,
PLH
t
y
PHL
t
. Lo mismo sucede con respecto a los mrgenes de ruido
H
NM y
L
NM que se igualan y
sus valores se incrementan a los valores mximos, de modo que:
14 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
Pendiente = -1
Pendiente = +1
Pendiente = -1
NMH NML
VOH = VDD
VOL = 0
0
VIL VIH VDD Vt
Vt
Vth = VDD / 2
V0
(1.28)
190
3 2
8 3
H L DD t
NM NM V V
| |
= = +
|
\ .
Con un
t
V
entre el 10 y 20% de
DD
V
, que son valores tpicos, los mrgenes de ruido son
de aproximadamente el 40% de
DD
V
. Este valor por su proximidad a la mitad del voltaje de
suministro de potencia, hace que el inversor CMOS sea casi ideal desde el punto de vista
de inmunidad al ruido. Adems como la corriente DC de entrada al inversor es prcticamen-
te cero, los mrgenes de ruido no dependen de la divergencia (fan-out) de la compuerta.
Aunque se ha hecho hincapi en las ventajas de igualar
n
Q
y
p
Q
, existen ocasiones
en las que no se opta por esto. Se podra por ejemplo renunciar a las ventajas de la co-
incidencia a cambio de reducir el rea del chip y simplemente hacer
( ) ( )
p n
W W
L L
=
.
Tambin existen casos en los que se utiliza una desigualdad deliberada para situar V en
un valor especfco diferente de
DD
V
. Observe que haciendo
n p
k k >
, el
umbral
V
se aproxima
a cero, mientras que
p n
k k >
hace que
umbral
V
se aproxime a
DD
V
.
Como comentario fnal sobre la curva caracterstica de transferencia de voltaje del
inversor, se observa que la pendiente en la regin de transicin, aun cuando es grande,
es fnita y est dada por
( )( || )
mN mP oN oP
g g r r +
.
Operacin Dinmica
El retardo de propagacin del inversor se determina por lo general bajo la condicin
de que se est excitando un inversor idntico. Esta situacin se ilustra en la Figura 6.25.
Se desea analizar este circuito para determinar el retardo de propagacin que comprende
1
Q
y
2
Q
, el cual es excitado por una fuente de baja impedancia y la carga es el inversor
comprendido por
3
Q
y
4
Q
. En la Figura 6.25 se indican las diversas capacitancias internas
del transistor que estn conectadas al nodo de salida del inversor (
1
Q
,
2
Q
). Especfca-
mente se desea remplazar todas estas capacitancias por una comn C conectada entre
el nodo de salida y tierra. Con esta fnalidad se observa que durante PLH
t
o
PHL
t
, la salida
del primer inversor cambia de 0 a
2
DD
V
o de
DD
V
a
2
DD
V
respectivamente, se deduce que
el segundo inversor permanece en el mismo estado durante cada uno de los intervalos
de anlisis. Esta observacin infuir de manera importante en la estimacin de la capa-
citancia de entrada equivalente del segundo inversor.
Contribucin de las capacitancias de la Figura 6.25 a C :
1. La capacitancia de traslape compuerta-drenaje de 1
Q
, 1 gd
C
, puede remplazarse
por una capacitancia equivalente entre el nodo de salida y tierra de
1
2
gd
C
. La
proporcin de 2 surge a causa del efecto Miller. Especfcamente, observe que
i
v
pasa a un nivel lgico alto y 0
v
a uno bajo en la misma cantidad, el cambio
de voltaje a travs de
1 gd
C
es dos veces esa cantidad. Lo mismo se aplica para el
transistor
2
Q
que ser de 2
2
gd
C
ubicada entre el nodo de salida y tierra.
2. Cada una de las capacitancias drenaje-cuerpo
1 db
C
y
2 db
C
tienen una terminal a
un voltaje constante. Entonces para el propsito del anlisis en este caso
1 db
C
y
2 db
C
pueden sustituirse con capacitancias iguales entre el nodo de salida y tierra.
191
Figura 6.25 Circuito para analizar el tiempo de propagacin del inversor. Medicin de
P
t
conside-
rando otro inversor como carga
15
3. Como el segundo inversor no cambia de estados, se supondr que las capacitan-
cias de entrada de
3
Q
y
4
Q
permanecen aproximadamente constantes e iguales a
la capacitancia de compuerta total ( )
ox gsov gdov
WLC C C + +
. Es decir, la capacitancia
de entrada del inversor de carga ser:

( ) ( )
3 4 3 3 4 4
3 4
g g ox ox gsov gdov gsov gdov
C C WL C WL C C C C C + = + + + + +
4. El ltimo componente de C es la capacitancia de alambrado
w
C
, que simplemen
te se suma al valor de C . El valor de C esta dado por:
1 2 1 2 3 4
2 2
gd gd db db g g w
C C C C C C C C = + + + + + +
Una vez que se determina un valor aproximado de la capacitancia equivalente entre
el nodo de salida y tierra se pueden utilizar los circuitos de la Figura 6.26 para determinar
el PHL
t
y
PLH
t
. Como los dos circuitos son similares solo hay que considerar uno y aplicar
el resultado en el otro.
Un mtodo aproximado de analizar el circuito de la Figura 6.26.a, se basa en calcular
un valor promedio para la corriente de descarga
DN
i
durante el intervalo 0 t = a PHL
t t =
.
Especfcamente, en el instante 0 t = , N
Q
se satura e ( )
0
DN
i
est dada por:
( )
' 2
1
0 ( )
2
DN n DD t
n
W
i k V V
L
| |
=
|
\ .
15 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
VDD
0
t
Vi
Cgd 2 Cgd 2
Cgd 1
Cdb 1
Cdb 2
Cg 4
Cg 3
V0
Q2
Q1
Q3
Q4
VDD VDD
CW
+
_
(1.29)
(1.30)
(1.31)
192
Cuando
PHL
t t =
,
N
Q
estar en la regin de trodo e ( )
DN PHL
i t
ser:
( ) ( )
2
'
1
2 2 2
DD DD
DN PHL n DD t
n
V V W
i t k V V
L
(
| | | | | |
(
=
| | |
(
\ . \ . \ .

La corriente de descarga promedio se puede encontrar entonces como
( )
_____
1
0 ( )
2
DN DN DN PHL
i i i t
(
= +

(1.32)
(1.33)
0
0 tPHL
VDD
VDD
2
t
0 tPHL
VDD
VDD
2
t
VDD
Vi
Q2
C
Vo
b)
Vi
Q1
C
Vo
a)
iDN
0
t
VDD
0
t
VDD
Figura 6.26 Circuitos equivalentes para determinar los tiempos de propagacin
(a) PHL
t
y (b) PLH
t
del inversor
16
Y el intervalo de descarga
PLH
t
se calcula con:
______ ______
2
DD
PHL
DN DN
V
C
C V
t
i i

= =
Si se utilizan las ecuaciones (1.31) a (1.33) y se sustituye
0.2
t DD
V V
, se obtiene
'
1.7
PHL
n DD
n
C
t
W
k V
L

| |
|
\ .
16 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
(1.34)
193
Esta frmula aproximada nos dice el efecto de tener en cuenta la inclusin de los di-
versos elementos al determinar el retardo del transistor, puesto que tal conocimiento es
el que el diseador del circuito espera obtener con un anlisis manual. La expresin por
analoga para
PLH
t
es:
'
1.7
PLH
p DD
p
C
t
W
k V
L

| |
|
\ .
Finalmente el retardo de propagacin P
t
se encuentra como el promedio de PHL
t
y PLH
t
,
( )
1
2

t t t = +
Observaciones tiles de las ecuaciones anteriores:
1. Como se esperaba, los dos componentes de P
t
se pueden igualar al seleccionar
las relaciones (W/L) para igualar n
k
y p
k
, es decir, haciendo coincidentes
n
Q
y p
Q
.
2. Como
P
t
es proporcional a
C
, el diseador deber esforzarse por reducir C . Esto
se logra utilizando la longitud de canal ms pequea posible y reduciendo al mnimo
la capacitancia de alambrado y otras capacitancias parasitas. Una cuidadosa dispo-
sicin del chip puede reducir signifcativamente tales capacitancias y el valor de
db
C
.
3. Si se utiliza una tecnologa de proceso con parmetro de transconductancia
'
k

ms grande se producen retardos de propagacin mas cortos. Sin embargo, se
debe tener en cuenta que para tales procesos
ox
C
se incrementa, y por tanto el
valor de C se incrementa al mismo tiempo.
4. Si se utilizan relaciones (W/L) ms grandes se puede producir una reduccin en
P
t
. Sin embargo, en este caso tambin se deber tener cuidado, puesto que al incre-
mentarse el tamao de los dispositivos se incrementa el valor de C y por tanto la
reduccin esperada de
P
t
podra no materializarse. Sin embargo reducir P
t
y au-
mentar (W/L) es una estrategia efectiva cuando C est dominado por componentes
que no estn directamente relacionadas con el tamao del dispositivo de excitacin.
5. Un voltaje de suministro
DD
V
ms grande produce un
P
t ms bajo. Sin embargo,
DD
V
est determinado por la tecnologa de proceso y por tanto con frecuencia el
diseador no puede controlarlo. Adems, las tecnologas de proceso modernas en
las que los tamaos de dispositivos se reducen requieren un
DD
V
ms bajo. Un fac-
tor que motiva la reduccin de
DD
V
es la necesidad de mantener la disipacin de po-
tencia dinmica en niveles aceptables, en especial en chips de muy alta densidad.
En las anteriores observaciones se ilustran los requerimientos confictivos y las so-
luciones disponibles en el diseo de un circuito integrado digital CMOS (y de hecho de
cualquier problema de diseo de ingeniera).
(1.35)
(1.36)
(1.37)
194
Disipacin De Potencia Dinmica
La baja disipacin de potencia de los circuitos CMOS lo da como dominador a la hora
de seleccionar una tecnologa para implementar circuitos VLSI. Sin embargo conforme
aumenta el nmero de compuertas del chip se incrementa de manera constante la disipa-
cin de potencia dinmica. La disipacin de potencia en el inversor CMOS est dada por:
( )
2
D DD
P fC V =
Donde
f
es la frecuencia a la cual la compuerta conmuta. Se deduce que la reduc-
cin de C al mnimo es un medio efectivo de disminuir la disipacin de potencia dinmica.
Una estrategia aun ms efectiva es el uso de voltaje de suministro ms bajo. Como ya se
mencion, las nuevas tecnologas de proceso CMOS utilizan valores
DD
V
tan bajos como
1V. Estos nuevos chips, sin embargo empacan mas circuitos (hasta 100 millones de tran-
sistores) y operan a frecuencias ms altas (en la actualidad estn disponibles frecuencias
de reloj de procesador de ms de 1GHz). La disipacin de potencia de semejantes chips
de alta densidad puede ser de 100W.
(1.38)
Resumen diseo inversor CMOS
El diseo de las compuertas CMOS se basa en la siguiente metodologa:
El nmero de transistores N debe ser igual al nmero de transistores P.
Los transistores N se referencian a tierra y los transistores P a la fuente.
Se implementa con NMOS la funcin negada y las variables sin negar.
Se implementa con PMOS la funcin sin negar y las variables negadas.
En la Figura 6.27 se hace el diseo del inversor CMOS y se muestra el diagrama, don-
de se puede observar que el inversor CMOS se compone de dos transistores MOSFET,
uno Tipo P a V_DD y otro Tipo N a tierra; los cuales tienen las compuertas conectadas y
la salida se encuentra entre la conexin de la fuente del P al drenador del N.
VDD
Vo VT
Figura 6.27 Inversor CMOS
195
Circuito inversor pseudo-NMOS
Ventajas e inconvenientes del inversor
CMOS y su tecnologa
Ventajas
En general las ventajas del inversor vienen dadas por la tecnologa de la familia MOS,
su bajo consumo y alta densidad de integracin, es por esto que un inversor que consta
de dos transistores de esta familia posee estas caractersticas. Una ventaja muy impor-
tante es la alta divergencia (fan-out).
Consumo = 0mW
Retardo de propagacin = 0
Tiempo de subida y bajada controlable
Inmunidad al ruido del 50%

0.5
2
alta baja
V V
=
Inconvenientes
La tecnologa CMOS se aproxima a algunos de los aspectos ideales citados, ya que
ofrece un bajo consumo y una alta inmunidad al ruido, aunque el retardo y los tiempos no
son muy ptimos. Adems del hecho de que no admiten cableados lgicos. Baja veloci-
dad PMOS y alta impedancia de salida.
Caractersticas de la familia
lgica ideal

Caractersticas Estticas
Debido a las desventajas de los CMOS los diseadores de circuitos lgicos integrados
han estado buscando nuevas formas de circuitos lgicos CMOS que permitan sumarse en
la utilizacin de circuitos de tipo complementario. Estas formas no sustituyen a las forma
CMOS complementario, sirven para usarse en casos especiales para fnes especiales.
En la Figura 6.28.a se ilustra una forma modifcada del inversor CMOS. Aqu, solo
N
Q

esta excitado por el voltaje de entrada mientras que la compuerta de
P
Q
est conectada
a tierra y
P
Q
acta como carga activa para
N
Q
. Los circuitos de lgica NMOS se com-
ponen de un transistor excitador (
N
Q
) y un transistor de carga (en este caso P
Q
); de ah
196
el nombre pseudo-NMOS.Como propsito de comparacin se mencionaran dos caos, el
primitivo o popular de a mediados de los aos setenta, utilizaba un MOSFET de mejora-
miento o enriquecimiento como elemento de carga, en una topologa cuyo inversor bsico
se muestra en la Figura 6.28.b. Estos tipos de dispositivos sufren de una oscilacin lgica
relativamente pequea, pequeos mrgenes de ruido y alta disipacin de potencia est-
tica. Esta tecnologa fue remplazada en 1980 por circuitos NMOS de agotamiento-carga,
en los cuales se utiliza un transistor NMOS de agotamiento con su compuerta conectada
a su fuente como elemento de carga. Topologa el inversor de agotamiento-carga bsico
se muestra en Figura 6.28.c.
Vo
QN
QP
VDD
VI
(a)
iDP
iDN
VDD
VI
Q1
Q2
iD2 = iD1
Vo
+
_
+
_
(b) (c)
Vo
+
_
VI
+
_
VI
+
_
VDD
Q1
Q2
iD
Figura 6.28 Modelos de inversor pseudo-NMOS
Al principio se esperaba que el NMOS de agotamiento con
0
GS
V =
operara como
fuente de corriente y que por tanto proporcionara un excelente elemento de carga. Sin
embargo rpidamente quedo demostrado que el efecto de cuerpo en el transistor de
agotamiento hace que su caracterstica
i v
se desvi considerablemente de la de una
fuente de corriente constante.
Obtencin de la Caracterstica De Transferencia De Voltaje (VTC)
Las caractersticas del inversor NMOS se obtienen de la misma forma que se utiliza para
CMOS complementarios. Entonces la corriente de drenaje de
N
Q
y P
Q
estn dadas por:
2
0
1
( ) , ( )
2
DN n i t i t
i k v V parav v V saturacin =
( )
2
0 0 0
1
, ( )
2
DN n i t i t
i k v V v v parav v V trodo
(
=
(

2
0
1
( ) , ( )
2
DP p DD t t
i k V V parav V saturacin =
( )( ) ( )
2
0 0 0
1
, ( )
2
DP p DD t DD DD t
i k V V V v V v parav V trodo
(
=
(

(1.39)
(1.40)
(1.41)
(1.42)
197
En las que se supuso que

tn tp t
V V V = =
y se utilizo
( )
'
n n
n
W
k k
L
= y
( )
'
p p
p
W
k k
L
=
para
simplifcar el anlisis.
Para obtener la VTC del inversor, se superpone la curva de carga representada por
las ecuaciones (1.41) y (1.42) sobre las caractersticas D DS
i V
de N
Q
, las cuales pue-
den ser reetiquetadas como
0 DN
i v
y trazadas para varios valores de GS i
V v =
Semejante
construccin grafca se muestra en la Figura 6.29 en la que, para mantener simple el
diagrama, se muestran solo las curvas
N
Q
de los dos extremos de i
v
, o sea 0 y DD
V
. Ense-
guida se presentan dos observaciones:
1. La curva de carga representa una corriente de saturacin mucho ms baja (1.41)
que est representada por la curva correspondiente de
N
Q
, es decir con
i DD
v V =
.
Este es el resultado del hecho de que el inversor pseudo-NMOS suele disearse
de modo que
n
k
sea mayor que
p
k
por un factor de 4 a 10. Este inversor es del
tipo proporcionado y el cociente
n
p
k
r
k
=
determina todos los puntos de infexin
de la VTC, es decir,
OL
V
,
IL
V ,
IH
V
y asi sucesivamente, por tanto determina los
mrgenes de ruido. La seleccin de un valor relativamente alto para r reduce a
OL
V

y amplia los mrgenes de ruido.
2. Aunque se tiende a pensar que
p
Q
acta como una fuente de corriente constante,
en realidad ste opera en saturacin durante solo un pequeo intervalo de
0
v o sea
0 t
v V
. Durante el resto del intervalo de 0
v
, p
Q
opera en la regin de trodo.
Vi = VDD
iDN
Vi = 0
V0
VOL Vt VDD - Vt VDD
A
E
I esttica
Curva de carga
iDP
Figura 6.29 Curva Caracterstica De Transferencia De Voltaje (VTC) para el inversor de la Figura 6.28.a
17
Consideramos primero los dos casos extremos de
i
v
: cuando
0
i
v =
, N
Q
se desactiva
y
P
Q
opera en la regin trodo, incluso con corriente cero y fuente de voltaje de drenaje-
fuente cero. Por tanto el punto de operacin es el designado como A en la Figura 6.29,
donde
0 OH DD
v V V = = , la corriente esttica y la disipacin de potencia esttica son cero.
Cuando
i DD
v V = , el inversor opera en el punto E de la Figura 6.29 y se observa que a
diferencia de los circuitos CMOS complementarios, en este caso
OL
V no es cero, una
desventaja obvia. Otra desventaja es que la compuerta conduce corriente esttica en el
estado de baja salida y por tanto habr disipacin de potencia esttica
( )
D esttica DD
P I V =
.
17 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
198
Deduccin de la VTC
La Figura 6.30 muestra la VTC del inversor pseudo-NMOS y sus cuatro regiones dis-
tintas de operacin, correspondientes a las combinaciones posibles de operacin de
N
Q

y
p
Q
. Las regiones se observan en la Tabla 6.1.
Regin Segmento de
VTC
N
Q
P
Q
Condicin
I AB Corte Triodo
i t
v V <
II BC Saturacin Triodo
0 i t
v v V
III CD Triodo Triodo
0 t i t
V v v V
IV DE Triodo Saturacin
i t
v V
Tabla 6.1 Regiones de operacin del inversor pseudo-NMOS.
E
D
C
B
A
VOH
VOL
VOL VIL Vt VIH VM VOH = VDD
Vi
V0
Regin l
Regin ll
Regin lll
Regin lV
Pendiente = -1
Pendiente = +1
(Vo = Vi)
Pendiente = -1
Figura 6.30 VTC del inversor pseudo-NMOS
18
Regin I (segmento AB):
0 0H DD
v V V = =
18 A.S. Sedra, K.C. Smith. Circuitos Microelectrnicos. Oxford University Press, Mc Graw Hill, 1998.
(1.43)
199
Regin II (segmento BC):
Se iguala DN
i
de la ecuacin (1.39) con
DP
i
de la ecuacin (1.42), junto con la sustitu-
cin de n p
k rk =
y algunas manipulaciones matemticas se obtiene:
( ) ( )
2 2
0 t DD t i t
v V V V r v V = +
El valor de
IL
V
se obtiene al diferenciar esta ecuacin y sustituir
0
1
i
V
V

y
t IL
V V =
( )
1
DD t
IL t
V V
V V
r r

= +
+
El voltaje de umbral
M
V
(o
umbral
V
) es por defnicin el valor de
i
v
con el cual
0 i
v v =
( )
1
DD t
M t
V V
V V
r

= +
+
Por ltimo, el extremo de segmento de la regin II (punto C) se encuentra sustituyen-
do 0 i t
v v V =
en la ecuacin (1.44), la condicin para que N
Q
abandone la saturacin y
pase a regin trodo.
Regin III (segmento CD):
Este es un segmento corto que no es de gran inters. El punto D est caracterizado
por
0 t
v V =
Regin IV (segmento DE):
Si se iguala
DN
i
de la ecuacin (1.40) con DP
i
de la ecuacin (1.41) y se sustituye
n p
k rk =
se obtiene
( ) ( ) ( )
2 2
0
1
i t i t DD t
v v V V V V V
r
=
El valor de
IH
V
se puede determinar al diferenciar esta ecuacin y establecer
0
1
i
V
V

( )
2
3
IH t DD t
V V V V
r
= +
El valor de
OL
V
se halla sustituyendo i DD
v V =
en la ecuacin (1.47),
( )
1
1 1
OL DD t
V V V
r
(
= (
(

La corriente esttica que conduce el inversor en el estado de salida baja se encuentra
con la ecuacin (1.41)
( )
2
1
2
esttica n DD t
I k V V =
(1.44)
(1.45)
(1.46)
(1.47)
(1.48)
(1.49)
(1.50)
200
Por ltimo, se utilizan las ecuaciones (1.45) y (1.49) para determinar
ML
N
y las ecua-
ciones (1.43) y (1.48) para determinar
MH
N
,
( )
( )
1 1
1 1
1
ML t DD t
N V V V
r
r r
(
(
=
(
+
(

( )
2
1
3
MH DD t
N V V
r
| |
=
|
\ .
Finalmente se observa que puesto que la tecnologa de proceso determina
DD
V
y
t
V
, el
nico parmetro para controlar los valores de
OL
V
y los mrgenes de ruido es la relacin r.
Operacin Dinmica
El anlisis de la respuesta transitoria del inversor para determinar
PLH
t
con el inversor
cargado por una capacitancia
C
es idntico al del inversor CMOS complementario. La
capacitancia ser cargada por la corriente
DP
i
; se puede estimar PLH
t
utilizando el valor
promedio de DP
i
en el intervalo de 0
0 v =
a
0
2
DD
V
v =
. El resultado es la expresin aproxi-
mada siguiente donde se tuvo en cuenta 0.2
t DD
V V :
1.7
PLH
p DD
C
t
k V
=
Y en la descarga del capacitor el caso es diferente porque la corriente
DP
i
tiene que restar-
se de
DN
i
para determinar la corriente de descarga. El resultado es la expresin aproximada,
1.7
0.46
1
PHL
n DD
C
t
k V
r
=
| |

|
\ .
La cual, para un valor grande de
r
se reduce a
1.7
PHL
n DD
C
t
k V
=
Aunque las formulas son idnticas a las del inversor CMOS complementario, el inver-
sor pseudo-NMOS tiene un problema especial: como p
k
es
r
veces ms pequeo que
n
k ,
PLH
t
ser
r
veces ms grande que
PHL
t
. En consecuencia el circuito exhibe un des-
empeo con retraso asimtrico. Sin embargo, se debe recordar que, para compuertas con
convergencia de entrada grande, el pseudo-NMOS necesita pocos transistores y por tanto
C puede ser mas pequea que en la compuerta CMOS complementaria correspondiente.
(1.51)
(1.52)
(1.53)
(1.54)
201
Diseo Del Inversor Pseudo-NMOS
El diseo implica la escogencia de las relaciones r y (W/L) para uno de los transistores.
El valor de (W/L) para otro dispositivo se obtiene entonces mediante r. los parmetros de
diseo de inters son OL
V
, L
NM
, H
NM
, esttica
I
, D
P
, PLH
t
, PHL
t
. Algunas consideraciones impor-
tantes del diseo son las siguientes:
1. La relacin r determina todos los puntos de infexin de la curva VTC; cuanto mas
grande sea el valor de r , menor es
OL
V
, (ecuacin (1.49), y ms amplios son los
mrgenes de ruido (ecuaciones (1.51) y (1.52)), pero una r ms grande aumenta
la asimetra de la respuesta dinmica y, para una (W/L)
n
dada, hace ms grande
la compuerta. Entonces, seleccionar un valor para r representa un trmino medio
entre mrgenes de ruido por un lado y area de silicio y
P
t
por el otro. Por lo gene-
ral,
r
se selecciona entre 4 y 10.
2. Una vez determinada r , se puede seleccionar un valor para (W/L)
n
o (W/L)
p

y determinar la otra. Aqu, seleccionaramos una pequea(W/L)n para conser-
var pequea el rea de compuerta y as obtener un valor pequeo para C . Del
mismo modo, una (W/L)p pequea conserva bajas
esttica
I
y D
P
. Por otra parte, se
desea seleccionar (W/L) ms grandes para obtener baja P
t
y por lo tanto rpida
respuesta. Para aplicaciones usuales (de alta velocidad), (W/L)
p
se selecciona de
modo que Iestatica se encuentre entre 50 y 100A, que para
5
DD
V V =
resulta en
D
P
entre 0.25 y 0.5mW.
Realizacin de un inversor CMOS en
Microwind y L-edit
O
bjetivo: Este ejercicio tiene como objetivo ensear el proceso de diseo que
se sigue en la fabricacin de circuitos integrados en herramientas CAD para
diseo MicroWind y L-Edit y de simulacin ORCAD.
Proceso de Diseo
La metodologa a seguir para la elaboracin de esta compuerta es la TOP BOTTON,
es decir se comienza con una descripcin a alto nivel y se llega hasta una descripcin a
nivel de layout (diagrama que indica la construccin fsica del dispositivo).
En esta seccin se realizar la implementacin a nivel de layout del circuito inversor. Las
herramientas a utilizar sern, en primer lugar Microwind de Ensa Tolouse y L-Edit de Tanner
Tools. Lo primero que hay que hacer es correr el programa, pero lo haremos cargando inicial-
mente un archivo dado por los fabricantes en el cual se defnen todos las caractersticas del
proceso de fabricacin, en nuestro caso trabajaremos con la tecnologa CNM25 de 2.5m.
202
Al ejecutar el programa nos aparecer la siguiente ventana:
Para cargar la tecnologa, vamos a File Select Foundry (Ctrl + F). Aqu buscamos el
archivo CNM25.rul y lo seleccionamos.
Ya seleccionada la tecnologa, se podr dar cuenta que la barra de capas (derecha de
la ventana) habr cambiado ostensiblemente, al igual que el indicador de lambda.
203
Ahora se proseguir a empezar a disear el inversor, primero hacemos el transistor P,
y para eso se har lo siguiente:
1. Sabiendo que el fondo negro es pozo P, vamos a realizar una zona de pozo N para
poder crear el transistor P. Por lo tanto seleccionamos en la barra de capas el icono de
pozo N , y procedemos a dibujar la zona.
2. Ahora sobre la zona de pozo N, se dibujar una zona de Difusin P. Por lo tanto ahora
seleccionamos Difusin P en la barra de capas y ahora la ventana se ver as.
204
3. Para completar el transistor es necesario introducir una capa de polisilicio y los
contactos para fuente y drenaje. Por lo tanto de la barra de herramientas damos clic en
polisilicio y luego dibujamos para obtener
4. Luego seleccionamos la opcin de metal 1 en la barra de he-
rramientas y obtenemos dibujando
205
5. Por ltimo sobre las zonas de metal hacemos la zona de contacto. Seleccionamos
contacto en la barra y obtenemos
Luego vamos a dibujar el transistor N. A diferencia del anterior, la zona de difusin es de
tipo N y no hay necesidad de hacer zona de pozo, ya que el fondo es
pozo P como habamos mencionado anteriormente. Por lo tanto al hacer el transistor tenemos:
206
Para fnalizar el inversor seleccionamos metal uno y unimos los contactos pertinentes
e introducimos los estmulos y la alimentacin .
Debemos tener en cuenta que al ser un inversor CMOS, el nivel de alimentacin no
puede ser menor a 3.3V. Para determinar esto se le da doble clic sobre el estimulo y se mo-
difcan sus caractersticas. Para revisar errores en el diseo se presiona en el botn
Para la simulacin tenemos que en el icono podemos ver una simulacin en el
dominio del tiempo. Para este circuito obtenemos:
207
Ahora para mirar cmo funciona una determinada zona del elemento (cruce entre polisili-
cio y alguna difusin), tomamos la opcin , seleccionamos la zona y obtenemos:
d
I
vs
d
V
d
I
vs
d
V

208
A continuacin vamos a explicar el procedimiento en L-Edit. Luego de correr el pro-
grama obtenemos una ventana de este estilo
En esta ventana podemos identifcar: el men principal (parte superior), la barra de
herramientas (izquierda y parte superior), el rea de edicin (parte central) y el rea de
comandos (parte inferior).
El primer paso es introducir la tecnologa que al igual que en el caso anterior es la
CNM25. Para esta herramienta el archivo es de extensin .ext.
Para esto en la barra de herramientas tenemos el siguiente icono que es design
rules setup a donde buscaremos el archivo. Luego de introducir las reglas nos aparecer
la ventana principal de la siguiente forma:
209
El segundo paso para la realizacin del transistor es crear los cortes de contacto, en
todas las tecnologas las dimensiones mnimas de los cortes de contacto son las que
identifcan a la tecnologa, en nuestro caso 1.25m. Para dibujar estos cortes de contacto
se debe seleccionar el icono de la barra de herramientas y seleccionar el cuadro
negro del cuadro de capas disponibles, y con el mouse dibujar un cuadro de 2.5m x
2.5m. Para saber de las dimensiones de los objetos que se estn dibujando, en la par-
te inferior de la ventana se observa un mensaje que nos indica la capa sobre la que se
est trabajando y las dimensiones (en micras) del objeto seleccionado. Obsrvese que
cuando se selecciono el icono de la barra de herramientas los mensajes en la ventana
Mouse Buttons (parte izquierda) cambiaron, estos mensajes nos indican las acciones del
mouse, al hacer clic con el botn derecho y con el botn izquierdo, el caso mostrado en la
fgura indica que con el botn izquierdo se dibuja, con el de la mitad se mueven y con el
derecho se seleccionan objetos. A diferencia de MicroWind este programa trabaja sobre
zonas activas por lo tanto se debe construir el inversor de la siguiente forma:
210
Hasta este momento lo nico que hemos dibujado es la estructura bsica de un tran-
sistor, pero nos falta defnir el tipo de transistor ya sea de canal N o canal P. Debido a que
esta es una tecnologa con Sustrato P, se pueden crear transistores de canal N directa-
mente sobre el sustrato, pero las regiones de drenaje y fuente deben estar dopadas N,
para lo cual se debe agregar una capa adicional a la estructura del transistor, esta capa
tiene como nombre Implantacin n+ y es la que diferencia el tipo de transistor. A
continuacin dibujamos el transistor de canal P, tal y como se muestra en la siguiente
fgura. Como puede observarse no se dibuja ningn implante sobre el rea activa, Esto
porque se ha dibujado el pozo , al dibujar el pozo, el programa ya sabe que hay un
transistor de canal P.
211
Una herramienta muy til de L-Edit es el extractor, esta herramienta permite generar
un archivo tipo PSpice de nuestro diagrama. Para utilizar esta herramienta selecciona-
mos Extract del men Tools, entonces aparecer la siguiente pantalla: En la casilla Ex-
tract Defnition File se debe colocar el PATH completo de la ubicacin del archivo CNM25.
ext (suministrado por el fabricante), y en la casilla SPICE Extract Output File el nombre
del archivo de salida.
El archivo CNM25.ext contiene informacin necesaria para realizar la extraccin, es
un archivo de texto plano y contiene lo siguiente:
# File: CNM25.ext
# For: Extractor defnition fle
# CNM (IMB-CSIC) June 1996
#
connect(Polisilicio 1,Metal,Contacto)
connect(Polisilicio 0,Metal,Contacto)
connect(EXT-Difusion n+,Metal,Contacto)
connect(EXT-Difusion p+,Metal,Contacto)
# Contacto de substrato
connect(EXT-Substrato,Metal,EXT-Contacto de subs.)
# Contacto de pozo
connect(Pozo n,Metal,EXT-Contacto de pozo)
# Transistor NMOS
device = MOSFET(
RLAYER = EXT-Transistor n;
Drain = EXT-Difusion n+,WIDTH;
Gate = Polisilicio 1;
212
Source = EXT-Difusion n+,WIDTH;
Bulk = EXT-Substrato;
MODEL = NMOS;
)
# Transistor PMOS
device = MOSFET(
RLAYER = EXT-Transistor p;
Drain = EXT-Difusion p+, WIDTH;
Gate = Polisilicio 1;
Source = EXT-Difusion p+, WIDTH;
BULK = Pozo n;
MODEL = PMOS;
)
# Capacidad
device = CAP(
RLAYER = EXT-Capacidad poly;
Positive = Polisilicio 1;
Negative = Polisilicio 0;
MODEL =;
)
Como se puede observar en este archivo se defnen las capas que deben estar pre-
sentes para formar los diferentes dispositivos.
El archivo Inversor.spc se encuentra localizado en el sitio desde donde se invoco le-
dit.exe por primera vez y contiene la siguiente informacin (el formato es texto plano, por
lo que se puede observar con cualquier notepad.exe o con write):
* Circuit Extracted by Tanner Researchs L-Edit V5.13 / Extract V2.06 ;
* TDB File cnm25\cnm25, Cell Cell0, Extract Defnition File D:\cain\CNM25.ext ;
M1 10 3 11 4 PMOS L=2.5U W=5U
* M1 Drain Gate Source BULK (34 77 44 97) A = 12.5, W = 5
.MODEL NMOS
.MODEL PMOS
M2 8 3 9 7 NMOS L=2.5U W=5U
* M2 Drain Gate Source Bulk (34 21 44 41) A = 12.5, W = 5
* Total Nodes: 7 ;
* Total Elements: 2 ;
* Extract Elapsed Time: 1 seconds ;
.END
213
En este archivo podemos identifcar varias secciones, la primera es el encabezado, Spice
siempre tomar la primera lnea del archivo como comentario y lo utiliza para desplegar el
nombre del archivo que est simulando, por esta razn la primera lnea de un archivo tipo Spi-
ce debe ser un comentario. La siguiente seccin contiene la informacin del circuito. La lnea:
M1 10 3 11 4 PMOS L=2.5U W=5U
Nos indica que existe un transistor PMOS (nn Spice los nombres de los transistores
MOS deben empezar por M) conectado entre los nodos 10, 3, 11 y 4 que corresponden al
drenaje (10), compuerta (3), fuente (11) y sustrato o cuerpo (4). La siguiente lnea donde
aparece un transistor es:
M2 8 3 9 7 NMOS L=2.5U W=5U
Lo cual nos indica que es un transistor NMOS, observe que la compuerta est conec-
tada al nodo 3 al igual que el transistor PMOS. Las lneas que comienzan con un aste-
risco (*) son comentarios y pueden eliminarse. Hasta el momento el circuito que hemos
extrado no es un inversor ya que faltan las conexiones de drenaje y fuente de los transis-
tores, por tanto, procedemos a terminar nuestro circuito de la siguiente forma:
A continuacin debemos colocar nombres a los nodos para poder ubicarlos fcilmen-
te a la hora de realizar la simulacin del circuito. Para lograr esto hacemos clic en ,
seleccionar la capa en la que queremos poner el nombre, en nuestro caso metal y dibuja-
mos un cuadrado (pequeo) sobre el nodo que queremos nombrar, enseguida aparecer
la siguiente ventana:
214
En la casilla Name colocamos el nombre, la casilla Text Size nos indica el tamao de la
letra. Al hacer click en OK en la parte inferior de la pantalla debe aparecer un mensaje como:
Indicando que existe en nodo llamado VCC sobre la capa de Metal. Debemos realizar esta
operacin hasta tener nuestro circuito tal y como aparece en la siguiente fgura:
215
En este punto debemos realizar nuevamente la extraccin de nuestro circuito, pero
esta vez debemos seleccionar la casilla Write Node Names para permitir la escritura de
los nombres de los nodos. El archivo Inversor.spc debe contener la siguiente informacin:
* Circuit Extracted by Tanner Researchs L-Edit V5.13 / Extract V2.06 ;
* TDB File cnm25\cnm25, Cell Cell0, Extract Defnition File D:\cain\CNM25.ext ;
M1 11 3 9 11 PMOS L=2.5U W=5U
* M1 Drain Gate Source BULK (34 77 44 97) A = 12.5, W = 5
* Node 11 = Cell0\VCC VCC
* Node 12 = Cell0\GND GND
* Node 9 = Cell0\OUT OUT
* Node 3 = Cell0\IN IN
.MODEL NMOS
.MODEL PMOS
M2 12 3 9 12 NMOS L=2.5U W=5U
* M2 Drain Gate Source Bulk (34 21 44 41) A = 12.5, W = 5
* Total Nodes: 4 ;
* Total Elements: 2 ;
* Extract Elapsed Time: 2 seconds ;
.END
Como podemos observar en este archivo aparecen los nombres de los nodos. Este
archivo contiene dos lneas que nos indican el tipo de modelo que vamos a utilizar, Spice
utiliza modelos elctricos para realizar la simulacin, si no se indica un modelo, Spice
asignar uno, pero los fabricantes siempre incluyen modelos de simulacin tipo Spice los
cuales contienen los parmetros para la tecnologa. CNM provee tres modelos de simula-
cin llamados slow, typ y fast la diferencia entre los tres est en la velocidad del transistor,
en nuestro caso utilizaremos los que presentan tiempos de respuesta promedio (typ.md).
Adicionalmente, CNM provee dos archivos de modelos tipicos: typ2.md y tip3.md, la dife-
rencia entre los dos es el nivel de simulacin, Spice permite tres modelos de simulacin
y se diferencian en el mtodo utilizado para obtener la respuesta, el nivel 3 es el ms
preciso de los tres y es el que utilizaremos en nuestros ejercicios.
Para incluir los modelos del fabricante en nuestro archivo inversor.spc debemos abrir
el archivo typ3.md:
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
216
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
y copiar los modelos correspondientes a los transistores NMOS y PMOS, que deben
incluirse en el archivo inversor.spc antes de cualquier declaracin de transistores, es de-
cir antes de cualquier lnea que comience con M. El archivo inversor.spc debe quedar de
la siguiente forma:
* Circuit Extracted by Tanner Researchs L-Edit V5.13 / Extract V2.06 ;
* TDB File cnm25\cnm25, Cell Cell0, Extract Defnition File D:\cain\CNM25.ext ;
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
M1 11 3 9 11 PMOS L=2.5U W=5U
* M1 Drain Gate Source BULK (34 77 44 97) A = 12.5, W = 5
* Node 11 = Cell0\VCC VCC
* Node 12 = Cell0\GND GND
* Node 9 = Cell0\OUT OUT
* Node 3 = Cell0\IN IN
M2 12 3 9 12 NMOS L=2.5U W=5U
* M2 Drain Gate Source Bulk (34 21 44 41) A = 12.5, W = 5
* Total Nodes: 4 ;
* Total Elements: 2 ;
* Extract Elapsed Time: 2 seconds ;
.END
Note que fueron eliminadas las lneas:
.MODEL NMOS
.MODEL PMOS
217
Hasta el momento solo hemos incluido en nuestro archivo tipo Spice los elementos
pasivos del circuito, falta incluir las fuentes de alimentacin. Spice permite la declaracin
de fuentes independientes y dependientes de voltaje y de corriente, en VLSI slo utiliza-
remos dos tipos de fuentes independientes de voltaje:
Vnombre n+ n- Valor DC
Esta fuente produce un valor DC constante, especial para utilizar como fuente de
alimentacin.
Vnombre n+ n- PULSE(V1 V2 td tr tf PW T)
V1
V2
td
tr
tf
T
PW
Esta fuente genera pulsos de voltaje, ideal para utilizarse en la generacin de las
seales de entrada. Por lo tanto debemos incluir las siguientes lneas a nuestro archivo
inversor.spc
*Fuente de Alimentacin de 10 V entre el nodo VCC y el nodo 0
VCC 11 0 10
*Fuente de Alimentacin de 0V entre el nodo GND y el nodo 0
VGND 12 0 0
*Fuente que genera una seal cuadrada de periodo 200ns.
VIN 3 0 PULSE(0 5 0 10ns 10ns 80ns 200ns)
Debido a que Spice siempre realiza las simulaciones con respecto al nodo de referen-
cia 0, se debe conectar la tierra de nuestro circuito (nodo 12) al nodo de referencia, esto
se logra colocando una fuente de 0V entre los nodos 12 y 0.
En este punto el circuito est completo, solo falta incluir el tipo de anlisis y el tiempo
de simulacin. Para lograr esto debemos abrir el programa Pspice AD Demo.
218
A continuacin debemos abrir nuestro archivo Inversor.spc
A continuacin debemos crear un perfl de simulacin para nuestro circuito, seleccio-
namos New Simulation Profle del Men File:
A continuacin nos aparecer la siguiente ventana:
219
En la casilla Profle name debemos colocar el nombre con el que identifcamos nues-
tra simulacin y en la casilla Inherit from an existing profle: debemos seleccionar el ar-
chivo de simulacin del circuito a nivel de transistores y hacemos click en Create.
C
A
P

U
L
O
7
Lgica Combinatoria en
CMOS
223
Introduccin
L
a tecnologa que actualmente domina el mundo de los sistemas digitales es la
CMOS, debido a sus caractersticas de bajo consumo de potencia, alta impedan-
cia de entrada y por los niveles de integracin a los que se ha llegado con esta.
Dentro de la familia CMOS se pueden encontrar cuatro confguraciones diferen-
tes para implementar una funcin lgica, a saber: complementaria CMOS, pseudo-NMOS,
lgica de transistor de paso, y lgica dinmica. La confguracin complementaria CMOS
presenta un mejor desempeo en casi cualquier aplicacin ya que tiene alta inmunidad al
ruido, no tiene consumo de potencia esttica, y puede disearse para que tenga retardos
de propagacin iguales de subida y de bajada. Su desventaja principal es la cantidad de
transistores requeridos, dos por cada entrada, que en el caso de compuertas de alto fan-in
consume mucha rea en la oblea de silicio y aumenta la capacitancia total, y por ende, el
retardo de propagacin y la disipacin de potencia dinmica. Los pseudo-NMOS reducen la
cantidad de transistores necesarios a cambio de un mayor consumo de potencia esttica.
La lgica de transistor de paso genera circuitos simples que ocupan una pequea rea,
pero slo son tiles en aplicaciones especiales y requieren de un inversor complementario
para restablecer los niveles lgicos, en especial cuando se usan transistores NMOS sim-
ples. Finalmente, la lgica dinmica requiere de un transistor adicional en comparacin con
las pseudo-NMOS, si embargo, reduce la disipacin de potencia esttica a cero, y permite
un funcionamiento de la compuerta lgica en alta impedancia.
Cuando se conectan compuertas lgicas entre s con el fn de generar una determinada
salida especfca para determinadas combinaciones de las variables de entrada, sin que haya
implicado almacenamiento de informacin, el circuito resultante se califca como lgica com-
binatoria. En la lgica combinatoriael nivel de salida depende siempre de la combinacin de
niveles de entrada instantneos. En el presente documento se exponen cuatro tipos de conf-
guraciones mediante las cuales se pueden implementar circuitos combinatoriosde toda clase.
224
Lgica combinatoria en CMOS
Historia
La lgica CMOS fue creada en 1963 por Frank Wanlass, quin trabajaba para la
empresa Fairchild Semiconductor; posteriormente se fabricaron los primeros circuitos
CMOS en el ao de 1968, en un grupo de la empresa RCA dirigido por Albert Medwin.
Originalmente apareci como una alternativa lenta y de bajo consumo de potencia para
la tecnologa TTL, pero encontr aplicaciones en la industria de los relojes y en otro tipo
de utilizaciones donde la duracin de las bateras era ms importante que la velocidad.
Ms de treinta aos despus, CMOS se ha convertido en la tecnologa predominante para
la fabricacin de circuitos integrados dado que factores tales como el rea que ocupa el chip,
la velocidad de operacin, la efciencia en el consumo de energa y los costos de manufactura
mejoran cada da ms debido a la disminucin de las dimensiones de los transistores que
viene asociada con cada nueva generacin de procesos de fabricacin de semiconductores.
Adicionalmente, la simplicidad de los circuitos CMOS ha permitido densidades de
integracin imposibles de alcanzar con las tecnologas basadas en los transistores bi-
polares; inicialmente, los circuitos CMOS eran muy susceptibles al dao por descarga
electrosttica (ESD), por tanto, las siguientes generaciones de circuitos fueron equipadas
con circuitos sofsticados de proteccin que ayudan a absorber las cargas elctricas y
evitan daos en los frgiles xidos de compuerta y en las junturas PN. Sin embargo, se
siguen teniendo precauciones en el manejo de estos circuitos para prevenir la aparicin
de excesivas cantidades de energa.
Lgica combinatoria
La mayora de compuertas lgicas en circuitos integrados digitales usan la lgica
complementaria CMOS o la lgica esttica CMOS, ya que estos dos estilos tienen bue-
nos mrgenes de diseo, son rpidos, de baja potencia, insensibles a variaciones en los
transistores, fciles de disear, ampliamente soportados por herramientas CAD comer-
ciales y estn disponibles en libreras de celdas estndar. En realidad muchas metodolo-
gas ASIC permiten solo circuitos complementarios CMOS e incluso los diseos custom
usan lgica CMOS esttica para implementar el 95% de su parte lgica.
Otra ventaja de la lgica esttica CMOS es su robustez frente a los cambios de las
dimensiones de los transistores, lo que asegura una operacin confable a bajos volta-
jes y garantiza el uso de transistores con dimensiones arbitrarias; adicionalmente, las
seales de entrada solo se conectan a las compuertas de los transistores, con lo que se
facilita la caracterizacin de las celdas lgicas. El layout de los circuitos CMOS es sencillo
y efciente debido a los pares de transistores complementarios, y cuando las entradas son
correctas el circuito combinatorio producir la salida correcta, mientras no hallan errores
en el diseo lgico o en el proceso de manufactura.
Uno de los aspectos ms importantes de la tecnologa CMOS es la capacidad que
provee al diseador para crear circuitos lgicos que puedan implementar funciones for-
225
Compuertas lgicas estticas
madas por varias operaciones lgicas bsicas; esto hace que el diseo CMOS sea bas-
tante diferente a las tcnicas clsicas de diseo digital, ya que las expresiones lgicas y
sus correspondientes circuitos estn estrechamente relacionados.
U
na compuerta lgica esttica es aquella que tiene salidas bien defnidas una
vez las entradas se han estabilizado y los estados transitorios producidos por
la conmutacin han desaparecido; en este tipo de circuitos lgicos cada nodo
tiene un camino de baja resistencia hacia la fuente de voltaje o hacia tierra en
cualquier instante de tiempo, del mismo modo, el voltaje de cada nodo est bien def-
nido para todo instante de tiempo y ningn nodo se deja fotando. Los circuitos lgicos
estticos no necesitan seales de reloj para su operacin, aunque se pueden presentar
este tipo de seales para otros propsitos.
Crear estructuras AND y OR usando transistores MOSFET es un proceso sencillo que
se puede llevar a cabo ubicando transistores nmos y pmos en serie (Figura 7.1, AND) o
en paralelo (Figura 7.2, OR).
a b
Figura 7.1 Estructura AND implementada con: a. nmos y b. pmos.
Figura 7.2 Estructura OR implementada con: a. nmos b. pmos.
a
b
226
En la Figura 7.3 se observa una estructura AND implementada con transistores nmos,
en la cual la fuente de uno de los transistores est conectada tierra; teniendo en cuenta
que un transistor nmos se enciende cuando un uno lgico se aplica a su terminal de com-
puerta, la expresin lgica implementada es
___
F AB =
, lo que implica que la salida ser un
cero lgico cuando las dos entradas estn en uno lgico. Esto se conoce comnmente
como la estructura anloga; si las entradas a las compuertas son un uno lgico, entonces
el nodo de salida de la estructura AND quedar conectado a tierra, pero si cualquiera de
las dos entradas est en cero lgico entonces no habr un camino entre la salida y tierra,
dado que los dos transistores no estarn encendidos al mismo tiempo. En la tecnologa
CMOS, se necesita una estructura de transistores complementaria para conectar el nodo
de salida con la fuente de voltaje. La expresin y la confguracin de los transistores de
esta red complementaria se obtienen por medio del teorema de DeMorgan.
A
B
F
Figura 7.3 Estructura de transistores nmos que implementa la expresin
___
F AB =
Figura 7.4 Inversor CMOS
Crear un inversor CMOS slo requiere un transistor nmos y un pmos; el transistor
nmos provee el interruptor que conecta la salida a tierra cuando la entrada es un uno l-
gico, mientras que el transistor pmos provee la conexin a la fuente de voltaje cuando la
entrada al circuito del inversor es un cero lgico.
Los circuitos lgicos combinatorios se construyen tomando como base el inversor de
la Figura 7.4, en el cual los transistores pmos y nmos actan como simples interruptores;
en este caso, el voltaje de entrada controla los modos de conduccin de los dos transis-
tores: cuando el voltaje de entrada tiene un nivel lgico bajo, el transistor pmos conduce
y la salida queda conectada al voltaje de fuente VDD, mientras que un nivel lgico alto en
la entrada hace que el transistor nmos conduzca, conectando la salida a tierra.
IN OUT
Vdd
227
Figura 7.5 Estructura general de un circuito lgico combinatorio CMOS con tres entradas
El comportamiento del inversor provee la base para la construccin de circuitos l-
gicos usando arreglos de MOSFETs, los cuales van conectados de tal manera que las
entradas controlen la conexin de la salida a tierra o al voltaje de la fuente
DD
V
; al igual
que en el inversor, solo puede existir una trayectoria de conduccin en un tiempo dado,
con lo que se elimina la posibilidad de que el voltaje de la fuente y tierra sean conectados
a la salida de manera simultnea. El caso opuesto se genera cuando la salida queda
desconectada, lo cual no es deseable en un circuito lgico pero es til cuando se necesita
aislar el circuito, dando como resultado la lgica tri-estado.
Para construir un circuito lgico se reemplaza el transistor n del inversor por una red
de transistores nmos conectados de tal forma que operen simulando un gran interruptor,
de igual forma, una red de transistores pmos reemplaza al transistor p del inversor, ge-
nerando otro gran interruptor para conectar la salida al voltaje de fuente. Sin embargo,
es necesario tener cuidado a la hora de conectar los transistores para poder asegurar un
correcto funcionamiento elctrico, dado que la forma en que opera la red p debe com-
plementar el funcionamiento de la red n, consiguiendo que cuando una red se comporte
como un interruptor cerrado, la otra red este abierta.
La estructura general de un circuito lgico puede ser generada con los siguientes pasos:
1. Se asigna un par complementario (un transistor nmos y un transistor pmos con las
compuertas conectadas entre s) para cada entrada.
2. Se genera una red de transistores nmos que conecte la salida a tierra de acuerdo
a la funcin lgica a implementar.
3. Se genera una red de transistores pmos que conecte la salida a
DD
V
de acuerdo a
la funcin lgica a implementar.
4. Se disean las redes nmos y pmos, tambin conocidas como PDN y PUN, res-
pectivamente, de tal forma que solo una se comporte como un interruptor cerrado
para todas las posibles combinaciones de las entradas.
De esta manera obtenemos un esquema general como el que se muestra en la fgura
5 para un circuito combinatorio de tres entradas. CMOS nos brinda un poderoso mtodo
para la construccin de complicadas redes digitales de una manera muy efciente, permi-
tiendo la existencia de una gran variedad de estilos en el diseo de circuitos lgicos, lo
que a su vez proporciona una considerable cantidad de opciones al diseador.
VDD
In1
In2
In3
In1
In2
In3
VSS
PMOS Only
NMOS Only
PDN
PUN
228
Diseo
Para el proceso de diseo iniciamos con una compuerta NOR de dos entradas, cuya
funcin lgica es:
F A B = +
De la expresin anterior podemos ver que la salida estar en cero lgico cuando A
est en uno lgico o cuando B est en uno lgico, por tanto, la PDN estar formada por
dos transistores nmos en paralelo con entradas A y B. Para la red PUN, usamos el teore-
ma de DeMorgan y expresamos la funcin lgica de esta manera:
___ ___
F AB =
Concluimos que la salida estar en uno lgico cuando tanto A como B estn en cero
lgico; esto indica que la PUN estar formada por dos transistores pmos conectados en
serie con A y B como entradas.
A
B
F
Figura 7.6 Esquemtico de la compuerta NOR
Figura 7.7 Layout de capas de la compuerta NOR
229
Figura 7.8 Simulacin de la compuerta NOR usando tecnologa de 0.25 m. Las seales aparecen de arriba
hacia abajo en el siguiente orden : A, B, F.
Figura 7.9 Caracterstica de transferencia de voltaje de la compuerta NOR
4.0V
2.0V
0V
V(6)
4.0V
2.0V
0V
V(7)
4.0V
0V
V(3)
-4.0V
SEL
0s 0.5Ds
1.0Ds 1.5Ds 2.0Ds 2.5Ds 3.0Ds 3.5Ds 4.0Ds
Tiempo
Tiempos obtenidos en la simulacin de la compuerta:
74.12
ph
T ps =
84.12
pl
T ps =
68.20
r
T ps =
56.79
f
T ps =
1.00 0.80 0.20 0.40 0.60
0.00
0.20
0.40
0.60
1.00
0.80
0.90
0.50
0.30
0.10
0.70
1.10
1.20
nmos_S
B
230
Ahora consideramos una compuerta NAND de dos entradas, cuya funcin lgica es
F A B = +
Para construir un circuito CMOS que genera esta funcin empleamos dos pares com-
plementarios, uno por cada una de las entradas A y B, y creamos las redes PUN y PDN
de acuerdo a las salidas que requiere la compuerta; primero es necesario notar que hay
un solo caso en el que la salida del circuito estar en cero lgico, esto sucede cuando las
dos entradas estn en uno lgico. Como la red PDN es la que conecta el nodo de salida
con tierra, esta red estar formada por dos transistores nmos conectados en serie, por
otra parte, si cualquiera de las dos entradas est en cero lgico, el voltaje de salida ser
un uno lgico, indicando en este caso que el nodo de salida debe estar conectado a la
fuente de voltaje, lo que corresponde a la siguiente expresin:
__
F A B =
A
B
F
Figura 7.10 Esquemtico de la compuerta NAND
Figura 7.11 Layout de capas de la compuerta NAND
231
Figura 7.12 Simulacin de la compuerta NAND usando tecnologa de 0.25 m. Las seales aparecen de
arriba hacia abajo en el siguiente orden : A, B, F
Figura 7.13 Caracterstica de transferencia de voltaje de la compuerta NAND.
4.0V
2.0V
0V
V(6)
4.0V
2.0V
0V
V(7)
4.0V
0V
V(3)
-4.0V
SEL
0s 0.5Ds
1.0Ds
1.5Ds
2.0Ds 2.5Ds
3.0Ds
3.5Ds 4.0Ds
Tiempo
Tiempos obtenidos en la simulacin de la compuerta:
63.42
ph
T ps =
45.69
pl
T ps =
39.80
r
T ps =
62.50
f
T ps =
1.00
pmos_F
A
1.00
1.50 2.00 2.50 3.00 0.50
0.00
3.50 4.00 4.50
2.00
3.00
4.00
5.00
232
En el siguiente ejemplo, considerando funciones lgicas ms complejas, vamos a
disear una red que implemente la expresin:
F C A B = +
En este caso, si AB=1 o C=1, el nodo de salida estar conectado a tierra a travs de
un camino de conduccin formado por transistores nmos, por otra parte, si C=0 y A=0
B=0, entonces los transistores pmos generarn un camino de conduccin entre la fuente
de voltaje y el nodo de salida, proporcionando un nivel lgico alto a la salida del circuito
combinatorio. La red PDN estar dada por la expresin:
__
F A B C = +
La red PUN estar dada por la expresin:
F C A B = +
F C A B =
( + )C F A B =
En este ejemplo podemos observar que los transistores nmos con variables de entra-
da A y B estn en serie, por lo que los transistores pmos con entradas A y B deben estar
en paralelo. Siguiendo con el mismo anlisis, vemos que el transistor nmos con entrada
C est en paralelo con el grupo de transistores nmos con entradas A y B, por lo que el
transistor pmos con entrada C debe estar en serie con el grupo de transistores pmos que
tienen como entradas A y B (Figura 7.14).
Por tanto, podemos observar que la forma en que conectamos los transistores es
muy til durante el proceso de diseo ya que una compuerta lgica puede ser diseada
construyendo primero la red PDN de tal forma que cumpla con la funcin lgica y, una
vez hemos conectado los transistores nmos de esta red, los transistores pmos de la red
PUN pueden ser conectados aplicando las conexiones equivalentes serie-paralelo de la
red PDN. En general, el proceso de diseo serie-paralelo debe iniciarse en el bloque ms
pequeo de transistores, y luego extenderse hasta que cubramos la red completa.
A
B
F
C
Figura 7.14 Esquemtico del circuito que implementa la funcin
F C A B = +
233
Figura 7.15 Layout de capas del circuito que implementa la funcin
F C A B = +
Figura 7.16 Simulacin de la funcin
F C A B = +
usando tecnologa de 0.25 m. Las seales aparecen
de arriba hacia abajo en el siguiente orden : A; B; C; D, F.
Los tiempos obtenidos en la simulacin de la compuerta (Figura 7.16) son:
159.1
r
T ps =
145.5
f
T ps =
4.0V
2.0V
0V
V(9)
4.0V
2.0V
0V
V(8)
4.0V
2.0V
0V
V(7)
4.0V
0V
-4.0V
V(5)
SEL
0s
2Ds
4Ds 6Ds
8Ds 10Ds
12Ds
Tiempo
20Ds
18Ds 16Ds
14Ds
234
Continuando con el mismo proceso podemos construir una compuerta EXOR partien-
do de su funcin lgica:
__ __
F AB AB = +
Con esta expresin debemos obtener directamente la red PUN ya que la funcin no
se puede simplifcar ms usando la ley de DeMorgan, pero como esta expresin no est
dada solo en trminos de las variables complementadas, necesitamos inversores para
las variables no complementadas; de manera equivalente, necesitamos usar inversores
para las variables complementadas que aparezcan en la expresin de la red PDN. Para
la red PDN podemos usar la siguiente expresin:
_ __ _ _ _
F A B AB = +
Esta ecuacin se obtiene aplicando la ley de DeMorgan, pero si usamos la metodolo-
ga de obtener la red PDN de manera dual, cambiando las conexiones serie paralelo de
la red PUN obtenemos conexiones distintas, sin embargo, cualquiera de los dos circuitos
implementar correctamente la funcin lgica. En el esquemtico de esta compuerta ve-
mos que necesitamos 12 transistores (Figura 7.17), 8 de los cuales se emplean para las
redes PDN y PUN, mientras que los restantes 4 se utilizan en la implementacin de los
inversores que se necesitan para satisfacer los requerimientos de la red de transistores
formada por la unin de las redes PDN y PUN.
A
B
F
Figura 7.17 Esquemtico de la compuerta EXOR.
235
Figura 7.18 Layout de capas de la compuerta XOR
Figura 7.19 Simulacin de la compuerta EXOR usando tecnologa de 0.25 m. Las seales aparecen de
arriba hacia abajo en el siguiente orden : A, B, F
Los tiempos obtenidos en la simulacin de la compuerta (Figura 7.19) son:
150.67
ph
T ps =
178.43
pl
T ps =
145.4
r
T ps =
104.6
f
T ps =
4.0V
2.0V
0V
V(11)
4.0V
2.0V
0V
V(12)
4.0V
0V
V(5)
-4.0V
SEL
0s 0.5Ds
1.0Ds 1.5Ds 2.0Ds 2.5Ds 3.0Ds 3.5Ds 4.0Ds
Tiempo
236
1.00 0.80 0.20 0.40 0.60
0.00
0.20
0.40
0.60
1.00
0.80
0.90
0.50
0.30
0.10
0.70
1.10
1.20
nmos_S
B
Figura 7.20 Caracterstica de transferencia de voltaje de la compuerta EXOR
Por ltimo consideremos una compuerta lgica con cinco entradas, cuya funcin lgica es:
( ) F A B C DE = + +
De esta expresin lgica podemos ver que F tendr un nivel lgico bajo si simultnea-
mente D y E estn en uno lgico, o si A est en uno lgico y B o C tienen un nivel lgico
alto, por tanto podemos extraer la red PDN de la siguiente expresin:
( )
__
F A B C D E = + +
Para obtener la PUN necesitamos expresar F en trminos de las variables comple-
mentadas mediante la aplicacin de la ley de DeMorgan las veces que sean necesarias:
( )
F A B C D E = + +
( )
( ) F A B C D E = +
( )( ) F A B C D E = + + +
( )( ) F A BC D E = + +
De la ltima expresin concluimos que F es un uno lgico si A o B y C estn en cero
lgico y D o E estn en cero lgico. De esta manera la funcin lgica aparece implemen-
tada con transistores MOSFET en la Figura 7.21.
237
Figura 7.21Esquemtico del circuito que implementa la funcin ( ) F A B C DE = + +
Figura 7.22 Layout de capas del circuito que implementa la funcin ( ) F A B C DE = + +
B
E
D
C
A
238
4.0V
2.0V
0V
V(10)
4.0V
2.0V
0V
V(11)
V(9)
SEL
0s
4Ds 8Ds
12Ds
16Ds 20Ds 24Ds 28Ds 32Ds
Tiempo
4.0V
2.0V
0V
4.0V
2.0V
0V
V(13)
4.0V
2.0V
0V
V(12)
4.0V
0V
V(6)
-4.0V
SEL
0s
Tiempo
4Ds 8Ds
12Ds
16Ds 20Ds 24Ds 28Ds 32Ds
Figura 7.23 imulacin de la funcin ( ) F A B C DE = + + usando tecnologa de 0.25 m. Las seales apa-
recen de arriba hacia abajo en el siguiente orden: A; B; C.
Figura 7.24 imulacin de la funcin ( ) F A B C DE = + + usando tecnologa de 0.25 m. Las seales apa-
recen de arriba hacia abajo en el siguiente orden: D, E, F.
Los tiempos obtenidos en la simulacin de la compuerta son:
135.2
r
T ps =
116.1
f
T ps =
239
Dimensiones de los transistores
Los circuitos lgicos combinatorios tienen la caracterstica de que la funcin de salida
est determinada nicamente por la topologa del circuito. Interconectar los transistores
de una manera correcta es una condicin sufciente para fjar las caractersticas DC de
0
OL
V V =
y OH DD
V V =
.
Las dimensiones de los transistores lo que determinan es el valor de los voltajes de
conmutacin para varias combinaciones de entrada, sin embargo, la mayor parte de los
problemas de diseo y de dimensiones se centran en los tiempos de conmutacin, dado
que el uso de transistores MOSFET conectados en serie introduce retardos que son
intrnsecos al estilo de diseo empleado. Cuando se analizan los transitorios de salida,
podemos notar que:
La red PUN de transistores pmos fja el valor de LH
t
.
La red PDN de transistores nmos fja el valor de HL
t
.
En general, solo estamos interesados en estimar los valores que se produciran en el
peor caso, lo que implica que debemos concentrarnos en la cadena ms larga de transis-
tores MOSFET conectados en serie para cado caso, pues estas cadenas producirn las
constantes de tiempo ms largas.
Una vez hemos generado un circuito combinatorio CMOS, el nico paso importante
de diseo que queda por hacer es decidir la relacin W/L de todos los transistores; estas
relaciones usualmente se seleccionan de tal forma que proporcionen a la compuerta la
capacidad de manejo de corriente en ambas direcciones, siendo esta capacidad igual a
la del circuito inversor bsico. Para el diseo bsico del inversor, se tiene en cuenta que
la relacin del transistor nmos es:
W
n
L
=
Donde
1.5 2 n
, mientras que la relacin del transistor pmos, para tener un diseo
equilibrado (matcheddesign), se escoge como:
n
p
W
p n
L

| |
= = |
|
\ .
De esta manera se tiene que p>n as,deseamos seleccionar relaciones W/L individua-
les para todos los transistores de una compuerta lgica de tal forma que la red PDN sea
capaz de proveer una corriente de descarga del capacitor, que sea al menos igual a la del
transistor nmos con W/L= n, y que la red PUN sea capaz de proveer una corriente de car-
ga al menos igual a la del transistor pmos con W/L=p.Lo anterior garantizar un retardo
de compuerta igual al del inversor bsico en el peor caso, asumiendo que la capacitancia
total efectiva C de la compuerta lgica es la misma que la del inversor. En la prctica,
el valor de C ser ms grande para una compuerta que para el inversor, especialmente
cuando el fan-in aumenta.
La idea del peor caso signifca que cuando decidimos las dimensiones del transistor,
debemos encontrar las combinaciones de las entradas que generen la corriente de salida
(1.1)
(1.2)
240
ms baja y luego debemos escoger las dimensiones que harn que esta corriente sea
igual a la del inversor bsico. Para determinar la capacidad de manejo de corriente de
un circuito combinatorio compuesto por varios transistores MOSFET, necesitamos en-
contrar la relacin equivalente W/Lde esta red de transistores y para ello consideramos
las conexiones serie y paralelo de los transistores; luego nos basamos en el hecho de
que la resistencia de encendido de un MOSFET ( ds
r
, resistencia de drenador a fuente) es
inversamente proporcional a la relacin W/L. Por tanto, si se conectan en serie n transis-
tores, la resistencia serie equivalente se obtiene sumando las resistencias de encendido
de cada transistor, lo que genera el siguiente resultado:
( ) ( ) ( )
1 2
1 2
1 2
1 1 1
S ds ds dsn
n
n
k k k
R r r r k
W W W W W W
L L L
L L L
(
(
= + + + = + + + = + + +
(
(


S
EQ
k
R
W
L
=
| |
|
\ .
De manera similar, podemos generar la expresin de la resistencia de los transistores
conectados en paralelo; en base a estas expresiones obtenemos las siguientes relaciones:
Transistores en serie:
1 2
1
EQ
n
W
L L L L
W W W
| |
=
|
\ .
+ + +
Transistores en paralelo:
1 2 n EQparalelo
W W W W
L L L L
| |
= + + +
|
\ .

Como ejemplo, dos transistores MOS idnticos, con relaciones W/L=4 resultan en una
W/L equivalente de 2 cuando se conectan en serie o de 8 cuando se conectan en paralelo.
Por ejemplo, para la NOR de 4 entradas (Figura 7.25) el peor de los casos (la corrien-
te ms baja) para la PDN se obtiene slo cuando uno de los transistores N est condu-
ciendo, as la relacin W/L para cada NMOS debe ser igual a la del transistor NMOS del
inversor bsico, es decir n. Para la PUN, sin embargo, la situacin del peor caso (y de
hecho el nico caso) es cuando todas las entradas son bajas y los cuatro transistores
PMOS en serie estn conduciendo. Como la W/L equivalente ser un cuarto de la de
cada dispositivo PMOS, debemos seleccionar la relacin W/L de cada transistor PMOS
para que sea cuatro veces la del transistor PMOS del inversor bsico, es decir 4p.
(1.3)
(1.4)
(1.5)
(1.6)
241
A
4p
F
D
C
B
4p
4p
4p
A D C B n
n
n n
Figura 7.25 Compuerta NOR de cuatro entradas.
Disipacin de potencia de los circuitos
Los circuitos digitales CMOS en general disipan energa solo cuando hay una tran-
sicin en un nodo del circuito; el problema de determinar que tan frecuentes son las
transiciones en un nodo de un circuito digital no es sencillo, dado que las transiciones
dependen de los vectores de entrada aplicados y de los instantes de tiempo en los que
se aplican estos vectores, los cuales varan mucho durante el tiempo en el que el circuito
opera normalmente. Existen dos tipos de tcnicas empleadas para la estimacin de las
conmutaciones en un circuito CMOS, un grupo emplea tcnicas estadsticas, tambin
llamadas tcnicas dinmicas, mientras que el otro grupo usa tcnicas probabilsticas,
tambin conocidas como tcnicas estticas.
Las tcnicas estadsticas simulan el circuito repetidamente hasta que los valores de
potencia convergen a un valor promedio, todo basado en mediciones estadsticas; por
otra parte, las tcnicas probabilsticas propagan las entradas a travs del circuito para
obtener la probabilidad de conmutacin para cada compuerta en el circuito. Aunque se
emplean los dos tipos de tcnicas, las tcnicas estticas permiten estimar de manera
rpida el consumo de potencia de un circuito digital integrado a nivel lgico, sin la nece-
sidad de un extensivo uso de simuladores.
En general, la disipacin de potencia promedio en un circuito combinatorio CMOS
puede ser expresada como la suma de tres componentes principales:
1. Potencia de corto circuito (short circuit): potencia disipada por transistores pmos y
nmos conectados en serie, que estn encendidos simultneamente en una com-
puerta lgica. La disipacin ocurre en un breve lapso de tiempo durante la con-
mutacin y puede ser controlada al minimizar los tiempos de transicin en las
redes. Usualmente este tipo de potencia aporta del 15% al 20% de la disipacin
de potencia total.
2. Potencia de fuga (leakage): es la disipacin de energa producto de las corrientes
espurias que se presentan cuando el transistor se encuentra en su estado de apa-
242
gado. Esta potencia se vuelve un problema considerable a medida que las geome-
tras de los transistores reducen su tamao y las tensiones de umbral disminuyen.
Las corrientes de fuga dependen de la tensin de la fuente, la tensin de umbral,
la relacin W/L de los transistores y la temperatura. Este tipo de potencia aumenta
considerablemente a medida que las tecnologas de fabricacin disminuyenla tensin
de alimentacin y el rea del chip crece.
3. Potencia dinmica: tambin se conoce como potencia de conmutacin. Es la fuen-
te dominante de consumo de potencia en los circuitos CMOS, aportando casi el
75% del total. Esta potencia es proporcional a la frecuencia, al cuadrado de la ten-
sin de la fuente y a la capacitancia total de salida que debe ser cargada y descar-
gada; las nuevas tecnologas de fabricacin han logrado la construccin de tran-
sistores ms pequeos, cuyas capacitancias son menores, pero las capacitancias
de interconexin no han disminuido mucho y se han convertido en el componente
dominante de la capacitancia total de carga. Aunque la disminucin del voltaje de
la fuente tiene el impacto ms importante en la disipacin de potencia, esto gene-
ralmente viene acompaado de un aumento en los tiempos de propagacin. La
Frecuencia en el caso de los circuitos lgicos combinatorios est relacionada con
la velocidad a la que llegan los datos de entrada.
Efectos del FAN-IN y FAN-OUT en el retardo de propagacin
n
1
FAN - IN = n
m
.
.
.
3
2
.
.
.
1
2
FAN - OUT = m
Figura 7.26 Diagrama del fan-in y fan-out de una compuerta lgica.
243
Cada entrada que se le agregue a una compuerta CMOS requiere dos transistores
MOSFET de ms, un transistor pmos y un transistor nmos, lo cual marca una notable
diferencia con otras formas de lgica MOS, en las cuales una entrada adicional solo im-
plicar un transistor de ms. El transistor adicional que debe ser agregado en CMOS no
solo aumenta el rea del chip sino que tambin aumenta la capacitancia efectiva total por
compuerta y a su vez, incrementa el retardo de propagacin.
Al variar el tamao de los transistores se puede compensar parte del aumento del
tiempo de propagacin, especfcamente, si incrementamos el tamao del transistor po-
demos preservar la capacidad de manejo de corriente, sin embargo, la capacitancia C
crece debido al aumento del nmero de entradas y al incremento de las dimensiones del
transistor. Por lo tanto, el tiempo de propagacin aumenta a medida que el fan-in crece, lo
que impone un lmite de entradas para los circuitos lgicos CMOS; si un diseo requiere
un nmero de entradas mayor a este lmite, es necesario emplear una metodologa de
diseo lgico que nos permita implementar la funcin booleana con compuertas cuyo
nmero de entradas no supere el lmite especifcado.
Esto fnalmente generar un aumento en el nmero de etapas conectadas en serie,
lo que a su vez ocasionar un aumento en el retardo de propagacin; sin embargo, este
aumento en el retardo de propagacin puede ser menor al aumento que causa un fan-in
grande. Por otra parte, un aumento del fan-out de las compuertas lgicas aumenta su
capacitancia de carga, lo que a su vez genera un aumento en el tiempo de propagacin.
Aunque CMOS presenta muchas ventajas, tambin se ve afectado por el aumento
de la complejidad de los circuitos cuando el fan-in y el fan-out aumentan, al igual que
por los correspondientes efectos que origina est complejidad en el rea del chip y en
el retardo de propagacin.
Circuitos lgicos PSEUDO-NMOS
( PSEUDO-CMOS)
A
pesar de las muchas ventajas de la lgica CMOS, esta es afectada por una
mayor rea y por capacitancias y tiempos de propagacin que aumentan segn
se incremente la complejidad de las compuertas lgicas a disear.
Por esta razn los diseadores de circuitos lgicos integrados, han estado
en la bsqueda de formas de circuitos CMOS que se puedan usar para sumarse a los
circuitos de tipo complementario.
Con estas formas no se pretende desplazar las tcnicas utilizadas hasta el momento
sino ms bien, usarlas para fnes especiales. Una de estas tcnicas es la de lgica Pseu-
do Nmosque estudiaremos a continuacin.
244
Inversor PSEUDO NMOS
Vi
Vo
Vdd
Figura 7.27 Inversor Pseudo Nmos
Figura 7.28 Caractersticas de tensin
out
V
Vs
IN
V
, para el inversor Pseudo Nmos
A diferencia de CMOS complementaria, en este caso la compuerta del transistor de
canal P esta directamente conectada a
DD
V
, con esta topologa se tienen caractersticas
mejores, tambin tiene la ventaja de ser directamente compatible con circuitos CMOS
complementarios.
Otra caracterstica importante es que a la hora de disearlo suele hacerse
n
k
mayor
a P
k
en un factor de 4 a 10, dicha razn se denomina r.
Caractersticas de tensin out
V
VS
IN
V
Vin - VT0p
LIN
SAT
- VT0p
VDD + VT0p
Vin - VT0n
LIN
SAT
VT0n
Vout
Vout
VDD / 2
VDD
VDD / 2
VDD
Vin
l
ll lll lV
245
Figura 7.29 Ejemplos de funciones lgicas implementadas con la tcnica de sntesis de compuertas.
En la Figura 7.28 se observa la curva caracterstica del inversor Pseudos Nmos, la cual
tiene cuatro regiones distintas y una tensin de salida
0
v
diferente para cada una de estas.
Regin I: N
Q
en corte, P
Q
lineal y i t
v V =
.
0 0H DD
v V V = =
Regin II:
N
Q
en saturacin,
P
Q
lineal.
( ) ( )
2 2
0 t DD t i t
v V V V r v V = +
Regin III: N
Q
lineal, P
Q
lineal.
Es un segmento corto que no tiene mayor importancia.
Regin IV: N
Q
lineal, P
Q
en saturacin.
( ) ( ) ( )
2 2
0
1
i t i t DD t
v v V v V V V
r
=
Como observacin, el nico parmetro de diseo para controlar los valores de
OL
V
y
los mrgenes de ruido es la razn r .
Sntesis de compuertas
La caracterstica de esta tcnica es que reemplaza el rbol de Pull-up por un transis-
tor pmos que siempre est en conduccin (Figura 7.29).
(1.7)
(1.8)
(1.9)
a a
a
Vdd
Vdd
Vdd
bb
b
f =
f = (a+b)
f = (a b)
246
En Pseudo Nmos solo N
Q
esta excitado por la tensin de entrada mientras que la com-
puerta de
P
Q
esta en tierra, haciendo que est, quede como carga activa para los transistores
N. Se ve claramente que una de las ventajas de esta tcnica es que se reduce considerable-
mente el nmero de transistores a implementar, ya que solo se necesitan los transistores N
para implementar la funcin y un transistor P que siempre estar en conduccin.
As las desventajas en rea y tiempo de propagacin que aparecen en CMOS com-
plementaria se reducirn.
Para el diseo de una funcin lgica, procedemos de la misma manera de cmo lo ha-
camos con CMOS complementaria, pero en este caso solo procedemos a colocar la lgica
solo con los transistores canal N, dependiendo de si estn en una OR los transistores van
en paralelo, o si por el contrario estn en una AND estos van en serie (Figura 7.29).
Aplicaciones de la lgica PSEUDO-NMOS
El pseudos Nmos es particularmente apropiado para las aplicaciones en donde la sa-
lida permanece alta la mayor parte del tiempo, puesto que para estas aplicaciones la po-
tencia esttica puede ser razonablemente baja. Una aplicacin de este tipo en particular
son los decodifcadores de direccin para chips de memoria y en memorias solo de lectura.
Circuitos lgicos de transistor de paso (PTL)
L
a lgica de transistor de paso (PTL) consiste en un mtodo sencillo para imple-
mentar funciones lgicas utilizando combinaciones en serie y paralelo de inte-
rruptores controlados por variables lgicas. El principio de funcionamiento de la
lgica PTL se ilustra en la Figura 7.30.
A
A
B
C
B
C
Y = ABC
Y = A(B+C)
Figura 7.30 Principio de funcionamiento de la lgica PTL.
247
Figura 7.31 Operacin de un transistor NMOS como interruptor
Como se observa en la fgura 30, los interruptores en serie representan el AND
lgico de las variables que los controlan, mientras que en paralelo representan el OR
lgico de dichas variables.
Los interruptores utilizados en PTL se pueden poner en prctica ya sea con un transistor
NMOS o con una compuerta de transmisin (por esta razn la lgica PTL tambin es cono-
cida como lgica de transmisin de compuerta). Ambos casos se analizarn ms adelante.
Requisitos de Diseo
Para el diseo de circuitos PTL debe tenerse en cuenta un requisito fundamental:
todo nodo susceptible de quedar en alta impedancia debe tener en todo momento una
trayectoria de baja resistencia a
DD
V
o a tierra.
Este requisito debe tenerse presente porque al desconectar un interruptor de un deter-
minado nodo de salida Y, dicho nodo queda en alta impedancia. Si antes de la desconexin
y
v
era cero, as se mantendr, pero si
y
v
estaba a un nivel alto (
DD
V
), este valor ser man-
tenido por el nodo en la capacitancia parsita conectada entre l y tierra, pero slo durante
un tiempo porque las corrientes de fuga descargarn la capacitancia lentamente y y
v
ir
reducindose de forma correspondiente. Por lo tanto, el circuito ya no podra ser considera-
do un circuito lgico esttico. La solucin a este efecto no deseado se logra estableciendo
para el nodo Y una trayectoria de baja resistencia ya sea a
DD
V
o a tierra.
Operacin con transistores NMOS como interruptores
Las ventajas de implementar los interruptores con transistores NMOS radican en la
obtencin de circuitos sencillos con pequea rea y pequeas capacitancias de nodo.
Sin embargo, tambin surgen desventajas en las curvas caractersticas estticas y en la
operacin dinmica de dichos circuitos.
En la Figura 7.31 se observa la operacin de un transistor nmos como interruptor. El
transistor se utiliza para conectar (cuando G DD
v V =
) o desconectar (cuando
0
G
v =
) un
nodo de entrada con voltaje
i
v
y un nodo de salida (
0
v
). La capacitancia total entre el
nodo de salida y tierra est representada por el condensador C.
VG
S D
C
V
V0
248
Transmisin de un 1 lgico (
i DD
v V =
y
G DD
v V =
)
Vamos a analizar la operacin del circuito cuando v_i presenta una transicin de 0V
(0 lgico) a DD
V
(1 lgico) en el instante
0 t =
. Las condiciones de operacin del circuito
se muestran en la Figura 7.32.
VG = VDD
S D
C
V = VDD
V0
iD
Figura 7.32 Transmisin de un 1 lgico, con transistor nmos como interruptor
Durante la transicin de i
v
,el transistor opera en la regin de saturacin (porque
0
0 v V =

inicialmente) y por lo tanto entrega una corriente para cargar el condensador
D
i
dada por:
( )
2
1
2
D n GS t
i k V V =
Es decir:
( )
2
0
1
2
D n DD t
i k V v V =
Donde:
n n ox
W
k C
L
=
0
2 2
t t SB f f
V V V
(
= + +

Teniendo en cuenta que el bulk se encuentra a 0V, se tiene:
0 0
2 2
t t f f
V V v
(
= + +

En t=0+,
0 t t
V V =
y por ende, la corriente
D
i
es relativamente grande.
Sin embargo, a medida que C se carga y 0
v
aumenta,

t
V
tambin aumenta e
D
i

disminuye, como se puede ver en sus dos ecuaciones respectivas. Por lo tanto, el
proceso de carga del condensador ser relativamente lento.
El proceso de carga de C se detiene cuando la corriente
D
i
se hace cero, lo cual
ocurre cuando
0 DD t
v V V =
. Esto hace que el 1 transmitido sea un 1 degradado,
en vista de que no se cumple 0 DD
v V =
sino
0 DD t
v V V =
, y
t
V
puede ser de hasta
0
1.5
t
V

0
2
t
V
.
(1.10)
(1.11)
(1.12)
(1.13)
(1.14)
249
Al comienzo de la transicin de
i
v
(en t=0+), el voltaje de salida es
0 DD
v V =
y como
el voltaje del drenador es siempre ms alto que el de fuente en un transistor NMOS, las
terminales D y S del circuito anterior se intercambian con respecto al circuito correspon-
diente a la transmisin de un 1 lgico.
Al comienzo de la transicin de i
v
, el transistor opera en la regin de saturacin. Por
lo tanto, la corriente
D
i
est dada por la ecuacin (1.10), que se puede reescribir como:
( )
2
1
2
D n DD t
i k V V =
Adems, como ahora source (fuente) se encuentra a 0V, al igual que el bulk, tene-
mos
0
SB
V V =
y por lo tanto:
0
2 2
t t SB f f
V V V
(
= + +

0
0 2 2
t t f f
V V
(
= + +

0 t t
V V =
Esta ltima igualdad se da para todo momento.
A medida que C se descarga,
0
v
se reduce y el transistor entra en la regin de triodo,
cuando
0 DS
v V =
llega a
0 GS t
v V V =
, es decir: 0 DD t
v V V =
. Sin embargo, sto no impide que
el condensador se siga descargando. De hecho, la descarga contina hasta completarse,
es decir, hasta que
0
0 v V = . sto nos indica que el transistor NMOS transmite un 0 bueno.
Figura 7.33 Transmisin de un 0 lgico, con transistor nmos como interruptor. Notese el intercambio de las
terminales D y S con respecto al circuito de la Figura 7.32
(1.15)
(1.16)
(1.17)
(1.18)
Transmisin de un 0 lgico(
0
i
v =
y
G DD
v V =
)
Vamos a analizar la operacin del circuito cuando i
v
presenta una transicin de
DD
V
a 0V
en el instante 0 t = . Las condiciones de operacin del circuito se muestran en la Figura 7.33.
VG = VDD
S D
C
V = 0
V0
D
250
Operacin con compuertas de transmisin como interruptores
Con el fn de solucionar el problema de la degradacin del 1 lgico por parte de un tran-
sistor NMOS operando como interruptor y la degradacin del 0 lgico por parte de un tran-
sistor PMOS, se plantea la utilizacin de compuertas de transmisin como interruptores.
Adems de evitar la degradacin de los niveles lgicos, la utilizacin de una compuerta
de transmisin trae ventajas tanto en la operacin esttica como dinmica de un interrup-
tor implementado a travs de ella. Una compuerta de transmisin es un excelente interrup-
tor analgico que produce circulacin bidireccional de corriente y exhibe una resistencia
de operacin que es casi constante para una amplia escala de voltajes de entrada
i
v
.
Las desventajas que presentan las compuertas de transmisin dentro de la lgica
PTL son: mayor complejidad del circuito, mayor rea y mayor capacitancia.
La operacin de una compuerta de transmisin como interruptor se ilustra en la Figura 7.34.
S D
C
V0
S D
V
VC VC
VC
VC
V0 V
QN
QP
Figura 7.34 Operacin de una compuerta de transmisin como interruptor.
Figura 7.35 Transmisin de un 1 lgico con compuerta de transmisin como interruptor
Al igual que el transistor NMOS, la compuerta de transmisin se usa para conectar
(cuando
c DD
v V =
) o desconectar (cuando
0
c
v =
) un nodo de entrada con voltaje
i
v
y un
nodo de salida (
0
v
). La capacitancia total entre el nodo de salida y tierra est represen-
tada por el condensador C.
Transmisin de un 1 lgico(
i DD
v V =
y
c DD
v V =
):
Suponemos nuevamente una transicin de
i
v
entre 0V (0 lgico) y
DD
V
(1 lgico) en
el instante 0 t = .Las condiciones de operacin del circuito se muestran en la Figura 7.35.
S D
C
V0
S D
V = VDD
VC
VC = VDD
QN
QP
251
En t=0+, 0
0 v V =
y por lo tanto, el transistor N se encuentra en regin de saturacin,
suministrando una corriente
DN
i
para cargar el condensador C.
( )
2
1
2

i k V V =
Es decir:
( )
2
0
1
2

i k V v V =
Donde
tn
V
es:
0
2 2
tn t SB f f
V V V
(
= + +

Es decir:
0 0
2 2
tn t f f
V V v
(
= + +

Debido a que el bulk del transistor N se encuentra a 0V.
Por su parte, el transistor PMOS conduce una vez que
i DD
v V =
(en t=0+) ya que de
este momento en adelante se va a cumplir GS DD tp
V V V = >
. Inicialmente, este transistor se
encuentra en regin de saturacin, suministrando una corriente
DP
i
para cargar el con-
densador C (la cual se va a sumar con
DN
i
):
( )
2
1
2

i k V V =
Es decir:
( )
2
1
2

i k V V =
Donde 0 tp t
V V =
en todo momento, debido a que el bulk del transistor P est conec-
tado a
DD
V
, lo cual signifca que
0
SB
V V =
y por lo tanto:
0
2 2
tp t SB f f
V V V
(
= + +

0
0 2 2
tp t f f
V V
(
= + +

0 tp t
V V =
(1.19)
(1.20)
(1.21)
(1.22)
(1.23)
(1.24)
(1.25)
(1.26)
(1.27)
252
Se supone que
0 t
V
es el mismo para el transistor N y P.
La corriente
( )
2
0
1
2

i k V v V =
, deducida anteriormente, ir decreciendo has-
ta que fnalmente se hace igual a cero cuando
0 DD tn
v V V =
. Sin embargo, cuando esto
ocurra, suponiendo que
0 t
V
es el mismo para el transistor N y P,
P
Q
ya habr entrado en
regin de triodo, desde el momento en que se haya cumplido:
SD P GS P tp
V V V

=
( )
0
0
DD DD tp
V v V V =
0 tp
v V =
Transmisin de un 0 lgico(
0
i
v =
y
c DD
v V =
)
Ocurre una transicin de i
v
entre DD
V
y 0V en el instante
0 t =
.Las condiciones de
operacin del circuito se muestran en la Figura 7.36.
(1.28)
(1.29)
(1.30)
S D
C
V0
S
D
V = 0
VC
VC = VDD
QN
QP
Figura 7.36 Transmisin de un 1 lgico con compuerta de transmisin como interruptor. Ntese el inter-
cambio de las terminales D y S (en ambos transistores) respecto al circuito de la Figura 7.35
El comportamiento del circuito en este caso es completamente anlogo al que ya se
describi para la transmisin de un 1 lgico, slo que ahora los transistores intercambian
los turnos de conduccin, as:
El transistor PMOS deja de conducir cuando 0 tp
v V =
, con
tp
V
dado por:
0
2 2
tp t SB f f
V V V
(
= + +
(

Dado que el bulk del transistor P se encuentra polarizado a
DD
V , se tiene:
0 0
2 2
tp t DD f f
V V v V
(
= + +
(

Cuando el transistor PMOS deja de conducir, el NMOS contina conduciendo has-
ta que el condensador C se descargue por completo, es decir, hasta que
0
0 v V =
, lo cual
representa una transmisin de un 0 bueno por parte de la compuerta de transmisin.
253
Figura 7.37 Funcin lgica
__
Y CA C B = + . a. Circuito conceptual y b. Circuito PTL
Figura 7.38 Funcin lgica
___ ___
Y AB AB A B = + = a. Circuito conceptual y b. Circuito PTL
Ejemplos de circuitos lgicos PTL
Multiplexor 2 a 1
Con base en el valor lgico de C, ya sea A o B se conectan a la salida Y. Se requie-
ren 6 transistores para la implementacin (4 para las 2 compuertas de transmisin y 2
para el inversor necesario para obtener
__
C
). La funcin lgica realizada por el circuito es
__
Y CA C B = + , y la implementacin del circuito PTL se observa en la Figura 7.37.
C
C
C
C
C
A
A
B
B
Y = CA + CB
Y = CA + CB
a. b.
Funcin XOR
La realizacin de la funcin XOR en un circuito PTL es efciente, ya que slo requiere
de 8 transistores (4 para las 2 compuertas de transmisin y otros 4 para los 2 inversores
necesarios), a comparacin de los 12 transistores que se requieren para implementar
esta funcin en CMOS complementario. La funcin lgica realizada por el circuito es
___ ___
Y AB AB A B = + = , y la implementacin del circuito PTL se observa en la Figura 7.38.
A
A
B
Y = AB+ AB
a. b.
B
A
B
A
B
B
Y = AB+ AB
254
Funciones AND y NAND mediante PTL complementaria (CPL)
La lgica PTL complementaria consiste en 2 redes PTL idnticas, con las mismas
variables de control de los interruptores, pero con sus entradas complementadas. As
mismo, el circuito genera una determinada funcin lgica y su respectivo complemento.
En este caso se utilizan transistores NMOS como interruptores, para lo cual deben
escogerse con bajo
t
V
. La funcin lgica realizada por el circuito es Y AB = y su respec-
tivo complemento
___ _____
Y AB = , y la implementacin del circuito se observa en la Figura 7.39.
a.
b.
A
B
B
Y = AB
B
A
B
B
Y = AB
B
Y = AB
Y = AB
A
B
B
A
B
B
Figura 7.39 Funcin lgica Y AB = a. Circuito conceptual y b. Circuito CPL.
Las funciones lgicas a la salida de este circuito pueden obtenerse luego de aplicar
un poco de lgebra de Bool, as:
__
; 0; Y AB B B Y AB Y AB = + = + =
__ __ __ __ __
; Y AB B B Y AB B = + = +
Ahora demostraremos que:
__ __ __ __
AB B A B + = +
Despus de multiplicar a ambos lados por B:
__ __ __ __
ABB B B AB B B + = +
Como BB B = y
__
0 B B = , se tiene:
__ __
AB AB =
Esta ltima igualdad nos indica que, en efecto, se cumple:
__ __ __ __
AB B A B + = +
Pero, aplicando Leyes de DeMorgan obtenemos:
__ __ __
A B AB + =
Por lo tanto, tenemos
__ __ __ __ __ _____
Y AB B A B AB = + = + =
, con lo cual queda demostrado que la
salida de la red con entradas complementadas es
__ _____
Y AB = .
255
Figura 7.40 Circuito de simulacin
Figura 7.41 Resultados de simulacin. Salida en azul, entrada en verde y control de la compuerta en rojo.
Simulacin
En las Figuras 7.40 a 7.43 se presenta la simulacin de una compuerta de transmi-
sin con CNM25 y los resultados obtenidos.
Los resultados fueron unos tiempos de propagacin de
106
PHL
T ns =
y
104
PLH
T ns =
con niveles de voltaje 5
OH
V V = y 0.09
OL
V V = . Con unos tiempos de subida y bajada:
292
r
T ns =
y
334
f
T ns =
.
V1 = 0
V2 = 5
TD = 0
TR = 10n
TF = 10n
PW = 2m
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10n
TF = 10n
PW = 0.5m
PER = 1m
A
B B
A
A
0 0
0
VCC
VCC
Mbreakp
Mbreakn
Neg_A
Neg_A
Mbreakn
Mbreakp
VCC
Out
0
0
0
V5 V6
V4
5
+
_
+
_
+
_
M16
M17
M14
M15
C2
10p
V
V
0s 1.0ms 2.0ms 3.0ms 4.0ms 5.0ms
6.0ms
-10V
-5V
0V
5V
10V
1 2
10V
20V
15V
5V
0V
(A) TG (active)
COMPUERTA DE TRANSMISION O T-GATE
1 2 (V)(Out) V(B) V(A)

256
1
10V
20V
15V
5V
0V -10V
-5V
0V
5V
10V
2

2.0010ms 2.0000ms 1.9999ms


(2.0001m , 2.5789)
(2.0000m , 2.7778)
TPLH = 104ns
Tr = 292ns
Tiempo
(A) TG (active)
1 2 V(Out) V(B)
Figura 7.42 Resultados de simulacin. Salida en azul, entrada en verde y control de la compuerta en rojo.
Figura 7.43 Resultados de simulacin. Salida en azul, entrada en verde
1
10V
20V
15V
5V
0V -10V
-5V
0V
5V
10V
2

2.49999ms 2.50100ms
Tiempo
(2.5000m , 2.5247)
(2.5001m , 2.4968)
VOH=5 VOL=0.09
TPHL= 106ns Tf=334ns
(A) TG (active)
1 V(Out) V(B) 2
257
Figura 7.44 Resultados de la implementacin de funciones lgicas con compuertas de transmisin
Implementacin de circuitos digitales con
compuertas de transmisin
L
as compuertas de transmisin (T-gate) son muy usadas para realizar compuer-
tas complejas, como la XOR; ya que en muchos casos disminuye la cantidad de
transistores usados en la implementacin.En el caso de la compuerta XOR se
logra disminuir el nmero de transistores de 12 en CMOS a 8 con esta metodo-
loga de diseo. Por otro lado en otros casos, las compuertas de transmisin proveen
mejores parmetros de diseo.
Diseo de circuitos lgicos con compuertas de transmisin
El diseo de circuitos lgicos mediante compuertas de transmisin se hace mediante
la implementacin de la expansin de Shannon, que es un mtodo por el cual una funcin
booleana puede ser representada por la suma de dos funciones de la original.
Para la implementacin de la siguiente funcin: ' ' ' ' ' ' ' f xyz xy z x y z x yz x y z = + + + +
, es necesario escribir la funcin en trminos de dos variables complementarias de la forma:
'
'
x x
f x g xg = +
. Por ltimo, se reemplaza en la funcin original con 0 x = y con 1 x = , para
hallar las funciones ' x
g
, x
g
. La expresin fnal es: '( ' ' ') ( ' ) f x y z yz y z x yz y z = + + + + .
Este proceso para dos variables se puede resumir con la expresin:
( ) ( )
___
F A B AF B AF B = +
Los resultados de la implementacin de algunas funciones lgicas con compuertas de
transmisin se presentan en la Figura 7.44.
F (A,B) NAME F (0,B) F (1,B)
AB AND 0 B
A+B OR B 1
A+B NOR B 0
AB NAND 1 B
AB +AB EXOR B B
AB + AB NEXOR B B
Para la implementacin del diseo se conecta una compuerta de transmisin a la
salida del circuito que controla, es decir el de la funcin F(0,B) o F(1,B). En los siguientes
literales se mostrara la construccin de las anteriores compuertas.
258
Compuerta de transmisin como buffer Tri-Estado
La compuerta de transmisin se puede analizar como un buffer tri-estado, ya que en su
funcionamiento est contemplado el estado de alta impedancia de las compuertas tri-estado.
En la Figura 7.45, se muestra el smbolo y la tabla lgica de la compuerta de transmisin.
B
X
A
X
B X A
1
1
0
1
0
1
0
1
0
0
?
?
b.
a.
Figura 7.45 a. Compuerta de transmisin. b. tabla lgica
Figura 7.46 Buffer tri-estado inversor: a.con compuerta de transmisin y b. CMOS
Ahora bien, si lo que se desea es un buffer tri-estado inversor, se agrega un inversor
en el punto de entrada de la compuerta de transmisin como se observa en la Figura 7.46.
Vcc
Vcc
TC
OUT
TB
C
TD
X
TA
IN
TC
TB
TD
TA
OUT
IN
C
C
a. b.
C
C
El buffer inversor tri-estado de la tecnologa CMOS y el buffer con T-Gate en apariencia
son iguales, ya que tienen los mismos 6 transistores. Aun as, en el buffer T-Gate es mucho
ms sencillo detectar una falla en el circuito que en el CMOS y por otro lado si llega a fallar
el T-Gate se ve afectada la salida en el tiempo de propagacin y la degeneracin de los
niveles, mientras que la de CMOS no funciona en el caso que no funcione algn transistor.
259
Figura 7.47 Circuito de Simulacin
Figura 7.48 Resultados de simulacin. Variable de control X en verde, variable de entrada A en
rojo, salida en azul.
Simulacin
En las Figuras 7.47 y 7.48 se presenta la simulacin de un buffer tri-estadoy los re-
sultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
0
VCC
V1
5
+
_
X
0
V3
+
_
0
V2
+
_ M15
M2
M1
M14
C1
10p
M3
M5
Mbreakn
X
Mbreakp
Neg_X
VCC
VCC
Out
0
0
MbreakpD
MbreaknD
0
A
MbreakPD
MbreakND
Neg_X
X
V
V
V
0s 1.0ms 2.0ms 3.0ms 4.0ms 5.0ms
-10V
-5V
0V
5V
10V
1 2
10V
20V
15V
5V
0V
(E) Simul (active)
Buffer Tres estados Inversor
1 2 (V)(Out) V(X) V(A)

Buffer Tres estados Inversor


ALTA IMPEDANCIA
ALTA IMPEDANCIA
260
Compuerta NOR
La funcin de la compuerta NOR es implementada como se muestra en la Figura
7.49, mediante compuertas de transmisin.
Figura 7.49 Compuerta NOR con T-Gate
Figura 7.50 Compuerta NOR con T-Gate mejorado.
La funcin implementada es
( )
__ __
, 0 F A B A B A = + . La variable de entrada A y su com-
plemento es usada para el control de las compuertas de transmisin, la funcin con valor
de cero es implementada con la T-Gate que se controla con la variable A y la funcin B
negada se implementa con la T-Gate que se controla por A negada. Con este circuito se
logra la Funcin:
( )
, F A B B A = +
A diferencia del circuito CMOS que usa 4 transistores, la compuerta NOR con T-Gate
usa 8 transistores incluyendo los dos inversores. Por lo cual en esta clase de compuerta
se eleva ampliamente el rea de silicio utilizada en el diseo y la complejidad de ste.
Una posible mejora del anterior circuito se hace mediante la implementacin de un tran-
sistor de paso de tipo N, lo que reduce el nmero de transistores a 7, el circuito es mos-
trado en la Figura 7.50.
TG
3
1
Neg B
2
4
A
Out
Neg A
M7
TG
TG
A
3
1
2
4
Neg B
Neg A
Out
0
A
261
Figura 7.51 Compuerta NOR con dos compuertas de transmisin
Figura 7.52 Circuito de Simulacin
Existe otra clase de implementacin de estas compuertas, mediante dos compuer-
tas de transmisin, esta ser tratada en el apartado de las AND y NAND. Esta topologa
tiene 8 transistores para su implementacin por lo que la anterior resulta ser ms efcaz,
en tamao del integrado.
F = A + B
A
A
A
A
B
Simulacin
En las Figuras 7.52 y 7.53 se presenta la simulacin de una compuerta NOR hecha
con compuertas de transmisin y los resultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
B
A
0
0
0
VCC
V5
V6
V4
5
+
_
+
_
+
_
0
V
A
MbreakpD
MbreaknD
Neg_A
VCC
M11
0
V
B
MbreakpD
MbreaknD
Neg_B
VCC
M12
M17
VCC
0
0
0
Neg_B
Neg_A
Mbreakn
Mbreakp
Mbreakn
A
Out
A
M14
M15
M16
C2
10p
V
262
-10V
-5V
0V
5V
10V
1 2
10V
20V
15V
5V
0V

0s 1.0ms 2.0ms 3.0ms 4.0ms


1 2 (V)(Out) V(A) V(B) Tiempo
(B) simuNOR (active)
Compuerta NOR
Figura 7.53 Resultados de simulacin. Variable de entrada A en verde, variable de entrada B en rojo y
salida en azul.
Figura 7.54 Compuerta OR con T-Gate
Compuerta OR
La funcin de la compuerta OR es implementada como se muestra en la Figura 7.54,
mediante compuertas de transmisin.
A.B
A.A
A
B
A
f=A+B
A
La variable de entrada A es usada junto con su complemento para controlar el tran-
sistor de paso PMOS y la compuerta de transmisin. Cuando 1 A = el transistor de paso
conduce y la salida es igual a 1, mientras que la T-Gate se encuentra en alta impedancia.
Cuando 0 A = el transistor de paso se encuentra abierto y la compuerta de transmisin
conduce, dando como salida el valor de B. En conclusin, el funcionamiento del anterior
263
Figura 7.55 Compuerta OR con dos compuertas de transmisin
Figura 7.56 Circuito de simulacin
circuito esta dado por la expresin booleana ( )
___
, F A B AB A A B = + = + . El anterior circuito
tiene 5 transistores, a diferencia de su implementacin en CMOS de 6 transistores.
La implementacin de esta compuerta con dos T-Gate deja como resultado el uso de
6 transistores al igual que los CMOS. Este diseo se muestra en la Figura 7.55.
A
B
F=A+B
A
A
A
Simulacin
En las Figuras 7.56 y 7.57 se presenta la simulacin de una compuerta OR hecha con
compuertas de transmisin y los resultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
B
A
0
0
0
VCC
V2
V3
5
+
_
+
_
+
_
V1
0
V
A
MbreakpD
MbreaknD
Neg_A
VCC
M10
M13
VCC
0
Mbreakn
Mbreakp
Out
A
M14
M16 C1
10p
V
V
0
Neg_A
Neg_A
MbreakP
VCC
B
M15
264
0s 1.0ms 2.0ms 3.0ms 4.0ms
1
10V
20V
15V
5V
0V
-10V
-5V
0V
5V
10V
2

Tiempo
Compuerta OR
(A) OR (active)
1 2 (V)(Out) V(A) V(B)
Figura 7.57 Resultados de simulacin. Variable de entrada A en verde, variable de entrada B en rojo
y salida en azul.
Figura 7.58 Compuerta AND con T-Gate
Compuerta AND
La funcin de la compuerta AND es implementada como se muestra en la Figura 7.58,
mediante compuertas de transmisin.
A
B
F=AB
A
A
A
Se tienen como entradas las variables A y B, cada una en su respectiva compuerta
de transmisin, que estn siendo controladas por la variable A y su complemento
___
A
. Asu-
miendo que la compuerta de transmisin con variable de entrada A va a ser la nmero 1
y la compuerta con entrada B va a ser la nmero 2, se tiene que cuando sea la variable
0 A =
, se activa la primera compuerta de transmisin, dejando pasar a la salida el valor
0. Cuando sea la variable
1 A =
, se activa la segunda compuerta de transmisin, dejando
265
Figura 7.59 Circuito de simulacin
Figura 7.60 Resultados de simulacin. Variable de entrada B en verde, variable de entrada A (control)
en rojo y salida en azul
pasar a la salida el valor de B ya sea 0 1. De esta manera, la nica forma de que la sa-
lida sea
1 F =
es que las dos variables A y B sean iguales a 1, para el resto de los casos
0 F = . En conclusin, el funcionamiento del anterior circuito esta dado por la expresin
booleana ( )
___
, 0 F A B A A B AB = + =
. Este circuito tiene 6 transistores, al igual que su im-
plementacin en CMOS.
Simulacin
En las Figuras 7.59 y 7.60 se presenta la simulacin de una compuerta AND hecha
con compuertas de transmisin y los resultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
B
A
0
0
0
VCC
V2
V3
V1
5
+
_
+
_
+
_
0
V
A
MbreakpD
MbreaknD
Neg_A
VCC
M11
M18
0
Mbreakn
Mbreakp
Out
A
M14
M16
C1
10p
V
V
0
Neg_A
VCC
B
Mbreakn
Mbreakp
M15
VCC
M17
0
A
0s 1.0ms 2.0ms 3.0ms 4.0ms
1
10V
20V
15V
5V
0V
-10V
-5V
0V
5V
10V
2

Tiempo
Compuerta AND
(A) ANDsim (active)
1 2 (V)(Out) V(A) V(B)
266
Compuerta NAND
La funcin de la compuerta NAND es implementada como se muestra en la Figura
7.61, mediante compuertas de transmisin.
A
B
F=AB
A
A
A
Figura 7.61 Compuerta NAND con T-Gate
Este circuito funciona de manera similar al circuito de implementacin de la AND, pues
se controla por medio de la variable A, pero en este caso, cuando la variable 0 A = , se
activa la compuerta de transmisin que tiene por entrada la variable
__
A , de manera que la
salida va a ser 1 F = . Por otro lado, cuando la variable 1 A = , se activa la compuerta de
transmisin que tiene por entrada la variable
__
B , teniendo as en la salida el valor de esta
variable, independientemente de que sea 0 1. Por lo tanto la salida va a ser igual a 0
nicamente cuando la variable
__
0 B =
y para el resto de posibilidades 1 F = ,por lo que la ex-
presin booleana del anterior circuito est dada por ( )
__ __ __
, F A B A A B AB = + = diferencia del
circuito CMOS que usa 4 transistores, la compuerta NOR con T-Gate usa 8 transistores in-
cluyendo los dos inversores,por lo que en esta clase de compuerta, al igual que en la NOR,
se eleva ampliamente el rea de silicio utilizada en el diseo y la complejidad de ste.
Simulacin
En las Figuras 7.62 y 7.63 se presenta la simulacin de una compuerta NAND hecha
con compuertas de transmisin y los resultados obtenidos.
267
Figura 7.62 Circuito de simulacin
Figura 7.63 Resultados de simulacin. Variable de entrada B en verde, variable de entrada A
(control) en rojo y salida en azul
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
B
A
0
0
V2
V3
+
_
+
_
0
VCC
V1
+
_ 5
0
Mbreakn
Mbreakp
Out
A
M14
M16
C1
10p
V
V
0
Neg_A
VCC
B
Mbreakn
Mbreakp
M15
VCC
M17
0
A
A
0
A
MbreakpD
MbreaknD
Neg_A
VCC
M11
M18
0
B
MbreakpD
MbreaknD
Neg_B
VCC
M10
M13
V
0s 1.0ms 2.0ms 3.0ms 4.0ms
1
10V
20V
15V
5V
0V
-10V
-5V
0V
5V
10V
2

Tiempo
Compuerta NAND
(A) ANDsim (active)
1 2 (V)(Out) V(A) V(B)
268
Compuerta XOR
Para la implementacin mediante compuertas de transmisin de la compuerta Ex-
clusiva-OR son necesarios seis transistores en total, como se muestra en la Figura 7.64.
M1
F
A
M3/M4
B
A
M2
B
B
B
Figura 7.64 Compuerta XOR con T-Gate
Figura 7.65 Compuerta XOR construida a partir de un MUX 2:1.
Para comprender el funcionamiento de este circuito solo es necesario analizar el
comportamiento de la compuerta respecto a B. 1 B = , los transistores
1
M
y
2
M
con-
forman un inversor y la compuerta de transmisin se encuentra apagada, as que en la
salida se obtiene
__
F AB = .
Cuando 0 B = sucede lo contrario, los transistores 1
M
y 2
M
se encuentran desha-
bilitados, por lo tanto la compuerta de transmisin entra en operacin y en la salida se
presenta
__
F AB =
.
La combinacin de ambos casos lleva a la funcin de una XOR
__ __
F AB AB = + .
Por otro lado la compuerta XOR se puede construir a partir de un multiplexor simple
de dos entradas y una salida, como se puede observar en la Figura 7.65.Las entradas de
la compuerta son A y
__
A , mientras que B y
__
B son usadas como las seales de control en
las compuertas de transmisin.
B
A
A
B
B
f = A B
TG1
TG2
269
Figura 7.66 Esquema de la compuerta XOR
Figura 7.67 Resultado de la simulacin. Variable de control (B) en verde, variable de entrada A en
rojo, salida en azul.
Simulacin
En las Figuras 7.66 y 7.67 se presenta la simulacin de una compuerta XOR hecha
con compuertas de transmisin y los resultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
B
A
0
0
0
VCC
V3
V2
5
+
_
+
_
+
_
0
VCC
V
A
MbreakP
Neg_B
VCC
M5
Out
V V
B
A
B
B
0
0
MbreakP
MbreakP
MbreakN
MbreakN
MbreakN
Neg_B VCC
Neg_B
M3
M8
M6
M9
M1
C1
10p
V1
-10V
-5V
0V
5V
10V
1 2
10V
20V
15V
5V
0V

0s 1.0ms
2.0ms
3.0ms
4.0ms
1 2 (V)(Out) V(X) V(A)
Tiempo
(C) 4m (active)
COMPUERTA XOR
MULTIPLEXOR2:1
La implementacin mediante compuertas de transmisin de un multiplexor 2:1 puede
ser realizada, como se muestra en la Figura 7.68.
270
S f
TG1
TG2
S
S
P0
P1
f S
0
1
P0
P1
Figura 7.68 Multiplexor 2:1 implementado a partir de compuertas de transmisin y su respectiva
tabla de operacin.
Figura 7.69 Multiplexor 4:1
Las entradas en este caso
0
P
y
1
P , son controladas a partir de la seal S, depen-
diendo de la seal que se presente en S se selecciona cual de las dos entradas estar
presente en la salida; esto se refeja en la funcin booleana que defne a un multiplexor
(en este caso 2:1, dos entradas: 1 salida)
__
0 1
f P S P S = +
. Cuando 0 S = , la salida es
0
f P =

mientras que cuando se presenta 1 S = , la salida es
1
f P =
.
Se encuentran multiplexores de cuatro entradas: una salida (4:1), ocho entradas: una
salida (8:1) y as sucesivamente, todos estos cumplen con el mismo principio; la estruc-
tura tendr n nmero de entradas controladas por m nmero de seales de control, de tal
manera que 2
m
n = ,por lo tanto se pueden emplear cadenas de TG para crear multiplexo-
res de diferentes tamaos. En la fgura 69 se muestra como se construye un multiplexor
4:1 a partir de compuertas de transmisin.La funcin booleana que describe a un multi-
plexor 4:1 es:
( )
0 1 0 1 1 0 2 1 0 3
__ __ _
1
_ _
0
_
f P S S P S S P S S P S S
| | | | | |
= + + +
| | |
\ . \ . \ .
P0
P1
P2
P3
S1
f
S0
S0 S1
271
Figura 7.70 Esquema de un Multiplexor 4:1
Simulacin
En las Figuras 7.70 y 7.71 se muestra la simulacin del multiplexor 4:1 hecho con
compuertas de transmisin y sus resultados.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
S1
S0
0
0
0
VCC
V5
V6
V4
+
_
+
_
+
_
5
MbreakN
MbreakP
VCC
S1
M27
M26
0
V
MbreakN
MbreakP
VCC
S0
M31
M30
0
V
0
MbreakN
MbreakP
VCC
M29
M28
0
MbreakN
MbreakP
VCC
M25
M24
0
MbreakN
MbreakP
VCC
M23
M22
0
MbreakN
MbreakP
VCC
M21
M20
0
MbreakN
MbreakP
VCC
M13
M12
0
MbreakN
MbreakP
VCC
M15
M14
0
MbreakN
MbreakP
VCC
M17
M16
0
MbreakN
MbreakP
VCC
M19
M18
C2
10p
0
0
0
VCC
VCC
P2
P3
P1
P0
V
272
0s 1.0ms 2.0ms 3.0ms 4.0ms
1
10V
20V
15V
5V
0V
-10V
-5V
0V
5V
10V
2

Tiempo
Multiplexor 4:1
(A) DF (active)
1 2 (V)(M29:s) V(S1) V(S0)
P1
P0
P2 P3
Figura 7.71 Resultado de la simulacin. Variables de control (S0 y S1) en rojo y verde respectivamente,
salida en azul.
Figura 7.72 Esquema de un sumador
Sumador (FULL ADDER)
A partir de compuertas de transmisin es posible construir un sumador, para esto es
necesario emplear cuatro compuertas de transmisin, dos inversores y dos compuertas
XOR (tambin implementadas con compuertas de transmisin); en total se emplean 24
transistores (Figura 7.72).
SUM
CARRY
B
A
C
273
Figura 7.73 Sumador
Considerando dos bits y un carry de entrada el modulo delsumador producir una
salida de suma de 1 bit y un carry de salida:
n
S A B C =
( )
1 n
C AB C A B
+
= +
Para crear la salida n
S
del sumador se implementa la funcin usando 2 operaciones
XOR expresadas como:
n n n n
S a b c =
( )
_____________
n n n n n n n
S a b c a b c
| |
= +
|
\ .

Mientras que el carry de salida es implementado mediante la funcin:


( )
____
1
_________
n n n n n n n
c a b c a b a
+
| |
= +
|
\ .

Las funciones A B y su complemento son generadas en el circuito de la izquierda
de la Figura 7.73.
Un aspecto importante de este sumador es la capacidad para entregar las dos salidas
aproximadamente al mismo tiempo. Esto se debe al hecho de que los tiempos de propa-
gacin de entrada a salida son simtricos en los dos caminos.
bn
bn
an
an
bn
Mp1
Mn1
Mp2
Mn2
an
sn
cn
cn + J
an bn
an bn
274
Simulacin
En las Figuras 7.74 y 7.75 se muestra la simulacin de un sumador hecho con com-
puertas XOR y compuertas de transmisin y sus resultados.
V
V
V
V
V
0
VCC
V4
+
_ 5
Neg_B
VCC
VCC
0
VCC
0
VCC
0
VCC
0
VCC
0
VCC
0
Mbreakp
Mbreakp
Mbreakp
Mbreakn
Mbreakn
Mbreakp
Mbreakn
Mbreakn
Mbreakn
Mbreakp
Mbreakn
Mbreakp
Mbreakn
Mbreakp
Mbreakn
Mbreakp
Mbreakn
Mbreakp
VCC
VCC
VCC
0
0
0
0
0
0
0
VCC
Neg_C
A
A
C1
C
A
B
Neg_C
1
1
3
3
2
2
1
1
3
3
2
2
1
1
3
3
2
2
V1 V2
V5 V6
V7 V8
V9
V12
M35
M31
C
M23
M24
M25
M26
M33
M29
M29
C2
10p
M14
M15
M19
M20
M21
M24
M16
M18
C3
10p
DD
D
4M
6M
2M
4M 5M
6M C
B
B
Figura 7.74 Esquema del sumador
Figura 7.75 Resultado de la simulacin. Variable de entrada An en Verde, variable de entrada Bn en rojo,
variable de carry de entrada en azul claro, salida en azul y carry de salida en amarillo
1 V(out) V(C1) 2 V(A) V(B) V(C)
0V
5V
0+1+0 0+0+0
(A) simandder (active)
-5V
1 2
15V
10V
20V
5V
10V
0V
-10V
(A) simandder (active)
Full Adder
1+1+0
1+1+1
Suma= 0 Carry=0 Suma= 1 Carry=0 Suma= 0 Carry=1 Suma= 1 Carry=1
Tiempo
0s 2.0ms 4.0ms
6.0ms
8.0ms
C
A
P

U
L
O
8
Lgica Secuencial en
CMOS
279
P
ara saber que es lgica secuencial hay que tener claro el concepto de lgica
combinatoria. En esta lgica La lgica la salida depende exclusivamente de
la(s) entrada(s) actual(es) que tenga el sistema, mientras que en la lgica se-
cuencial depende adems de la secuencia pasada de entradas.
El uso de tablas de verdad es un buen mecanismo para la lgica combinatoria, pero
para la lgica secuencial seria demasiado engorroso saber el estado actual, ya que como
se coment antes, la salida queda en funcin de la secuencia de entradas que le hallan
entrado al sistema hasta el momento.
Por esta razn se maneja el concepto de estado actual, estado siguiente y variables
de estado. Ya que conociendo las variables de estado se sabe el estado actual y se pue-
de predecir el estado siguiente.
La esencia de los circuitos secuenciales se basa en los procesos de realimentacin
positiva. La retroalimentacin puede venir dada por el tiempo de propagacin de las com-
puertas que forman la parte combinatoria o de las celdas secuenciales bsicas con una
sola variable de salida.
En la lgica secuencial a diferencia de la lgica combinatoria se hace uso de un
elemento bsico llamado fip-fop. El fip-fop es un elemento de memoria que almacena
un bit de informacin.
Los circuitos lgicos secuenciales se dividen bsicamente en dos grupos: Los circui-
tos asincrnicos y los circuitos sincrnicos. Los primeros pueden cambiar los estados
de sus salidas como resultado del cambio de los estados de las entradas, mientras que
los circuitos sincrnicos pueden cambiar el estado de sus salidas en instantes de tiempo
discretos bajo el control de una seal de reloj.
El trmino secuencial se debe a esta dependencia con la secuencia de valores de
entrada en lugar de depender de solo del valor de entrada actual.
Introduccin
280
Principio de funcionamiento
Lgica
Combinatoria
Memoria
Compuesta por
compuertas AND, OR y
NOT convencionales
Mantiene el estado anterior de la
variable de salida y lo usa para ge-
nerar el siguiente estado.
Circuito de Lgica Secuencial
Entrada
Figura 8.1 Circuito secuencial
La Figura 8.1 da una idea de lo que es el circuito secuencial: agregar memoria a un
circuito meramente combinacional. La salida de la lgica combinacional es guardada en un
circuito de memoria, y es conocida como el estado interno del circuito. El circuito en un si-
guiente estado, combina la entrada actual con la salida del estado anterior para producir una
nueva salida. Para defnir que es un estado, el circuito posee una seal de reloj que sincroni-
za el paso de un estado a otro. Un contador es un buen ejemplo de una mquina secuencial,
dado que debe guardar el estado actual para ser actualizado en el siguiente conteo.
La caracterstica esencial de la lgica secuencial es la memoria y en un sistema bi-
nario, la unidad mnima de informacin debe ser el BIT, que es el almacenamiento de la
informacin que presenta dos estados nicamente.
Para guardar ese tipo de informacin, los biestables son los elementos idneos ya
que presentan dos estados en los cuales el sistema permanecer en equilibrio indefnida-
mente, mientras no haya perturbacin externa.
Un sistema mecnico biestable es el mostrado en la Figura 8.2. En ste se pueden al-
macenar dos estados de informacin simplemente colocando la pelota en uno de los dos
niveles de estabilidad. Adicionalmente, existe un punto en medio desde el cual el sistema
retornar al equilibrio con la ayuda de una mnima cantidad de energa.
281
Elementos de Memoria (Candados) y Flip-Flops
Figura 8.2 Ejemplo de sistema mecnico Biestable.
2
1 3
E
X
H
ay dos formas de dar memoria a un circuito digital, una se basa en la aplicacin
de realimentacin positiva (circuitos secuenciales estticos) y la otra en el al-
macenamiento de carga en un condensador (circuitos secuenciales dinmicos).
El candado (latch)
Dos inversores acoplados en cruz como en la Figura 8.3(a) constituyen el elemento b-
sico de memoria conocido como candado. El acoplamiento en cruz de los inversores forma
un lazo de realimentacin positiva. Si se rompe la realimentacin y se aplica un voltaje
w
v

(Figura 8.3(b)) se obliga al circuito a funcionar en el punto C de la grafca de la Figura 8.3(c),
donde
w
v
es alto, x
v
es bajo, y
v
es bajo y
z
v
es alto. Lo inverso se cumple para el punto A.
W
X
Z
y
Vw
Vy
Vz
Vx
Vw
Vz
Vw = Vz
Vz Vw
G1
G1
G2
G2
VOH
Punto
inestable
Punto
estable
Punto
-estable
A
B
C
0
VOL
(c) (b) (a)
+
_
Figura 8.3 a) Candado bsico, b) El candado con lazo de realimentacin abierto, y c) Determinacin del
punto de operacin del candado
1
1 Circuitos Microelectrnicos, Sedra Smith
282
Latch tipo D con compuertas de transmisin
Las compuertas de transmisin pueden ser usadas como simples interruptores
para crear circuitos que tienen al menos dos estados de operacin, como el caso de
los latch y los fip-fops.
Por ejemplo para el caso de un registro tipo D: en el estado Load, el valor de un bit
D es usado como entrada del circuito y en el estado Hold la entrada se desconecta del
circuito y el valor del estado anterior se conserva.
Con excepcin de las celdas de memoria, los latch tipo D son el circuito ms co-
mn presente en cualquier chip. Estos latch son esenciales para la sincronizacin y la
respuesta con sistemas de reloj. En la Figura 8.68 se muestra un latch tipo D a base de
compuertas de transmisin, cuya operacin es controlada por las seales LD.
LD
TG1
TG2
LD
LD
D
Q
Q
LD
C
C
D
C
Q
Figura 8.4 Latch D a base de compuertas de Transmisin
Figura 8.5 Circuito equivalente del latch D. A la derecha con LD=1 y a la izquierda con LD=0
Para un valor de
1 LD =
se activa TG1, el cual permite que se cargue la seal de en-
trada D y por el contrario TG2 se abre dejando en la salida
__
Q el valor
__
D
y en Q el valor
D. Por otro lado, cuando
0 LD =
se activa TG2 y se desactiva TG1 aislando el circuito de
la entrada D, con TG2 activo se permite una retroalimentacin de la salida y por lo tanto
el valor de Q ser la entrada del inversor que tiene como salida
__
Q , por lo tanto cualquier
cambio en la entrada no afectara la salida hasta el momento en que 1 LD = . Los circuitos
equivalentes se observan en la Figura 8.69.
TG1
TG2
ON
OFF
1
1
0
0
D
Q

D
Q

D
TG1
TG2
ON
OFF
1
1
0
0
A
Q

D
Q

D
283
Figura 8.6 Circuito de Simulacin
Figura 8.7 Resultados de Simulacin. Variable de entrada D en verde, variable de entrada LD en rojo,
salida Q en azul y salida Q en amarillo.
Simulacin
En las Figuras 8.70 y 8.71 se presenta la simulacin de un registro LATCH tipo D he-
cho con compuertas de transmisin y los resultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
D
LD
0
0
0
VCC
V2
V3
V1
5
+
_
+
_
+
_
0
V
LD
MbreakPD
MbreakND
Neg_LD
VCC
M3
M5
V
M16
M17
VCC
VCC
VCC
VCC
LD
Neg _LD
LD
Neg _LD
0
0
0
0
0
0
MbreaknD
MbreakND
Mbreakn
MbreakpD
Mbreakp
MbreakpD
MbreaknD
Mbreakn
Mbreakp
Neg _Q
Q
D
M14
M15
M2
M1
M6
M4
C2
10p
C1
10p
V V
-10V
-5V
0V
5V
10V
1 2
10V
20V
15V
5V
0V

0s 2.0ms
4.0ms
6.0ms
8.0ms
1 2 (V)(NEg_O)
V(O)
V(D)
Tiempo
(G) Latch_sim (active)
LATCH D
V(LD)
284
D
X
Q
Confguraciones de latch tipo D
Latch tipo D con realimentacin triestado y compuerta de transmisin. Es esttico,
entre los contras est el riesgo de colisin de seales por causa de glitches.
D
X
Q
D
X
Q
D
X
Q
Latch tipo D con realimentacin triestado y compuerta de transmisin con buffer
a la entrada.
El latch tipo D con realimentacin triestado y compuerta de trasmisin con buffer
a la salida. Sin riesgo de colisin.
El latch tipo D tipo Datapath con realimentacin triestado y compuerta de trasmisin
con buffer a la salida. Veloz.
285
El fip-fop SR (Establecer/Restablecer)
Se forma al acoplar en cruz dos compuertas NOR dejando la segunda entrada de
cada una para realizar el disparo del fip-fop como se ve en la Figura 8.8. Las salidas son
complementarias y guardan la informacin de un bit siempre que las entradas estn en
cero. Adems, Q responde con un estado lgico de uno cuando la entrada S (set) est en
uno, y con un cero si
R
(reset) se pone en uno. Por principio nunca se deben presentar
estados lgicos de uno a la vez en ambas entradas.
R
Q
Q
S
G1
G2
(a) (b)
R S Q
0
0
1
1
0
1
0
1
Qn
1
0
No Usada
Figura 8.8 Flip-fop SR y su tabla de verdad
2

Figura 8.9 Flip-fop SR con CMOS
3

Su funcionamiento es igual con excepcin de la adicin de pulsos de sincrona

. Si
en estado de reset (
0 Q =
,
__
1 Q =
,
0
Q
v =
) queremos establecer un 1 lgico en
Q
, debe-
mos arreglar para que un voltaje
DD
V
aparezca en S mientras R esta en bajo. Cuando el
pulso de reloj pase a alto tanto 5
Q
como 6
Q
conducen, haciendo subir el voltaje Q
v
por la
conduccin del transistor
4
Q
. La seal en S debe permanecer el tiempo sufciente para
que se presente la conmutacin. Este anlisis aplica tambin en el caso del reset.
2 Circuitos Microelectrnicos, Sedra Smith
3 Circuitos Microelectrnicos, Sedra Smith
Q2
VDD
Q4
Q6
Q5
Q3
Q8
Q7
Q
S R
Q
286
Circuitos fip-fop D
Muchos circuitos CMOS usan una seal de reloj para su funcionamiento. El reloj
provee una forma simple de sincronizacin en redes digitales. Las compuertas de trans-
misin pueden ser encendidas o apagadas mediante un par complementario los cuales
se pueden acomodar de una manera tal que la seal de reloj provea la sincronizacin del
fujo de datos. Por ende, las compuertas de transmisin son un elemento importante en
la implementacin de fip-fops. En la Figura 8.10 se tiene un fip-fop tipo D (DFF) que se
dispara con un fanco positivo de reloj, el diseo se implementa mediante dos latch de
activacin opuesta en cascada.
TG1
TG2
Master
D TG3
TG4
Slave
Q
DFF
D Q
Figura 8.10 Flip-Flop tipo D implementado con compuertas de transmisin.
Figura 8.11 DFF con el reloj en estado bajo. Carga del latch maestro
El DFF es un arreglo maestro-esclavo, los cuales son dos latch idnticos con activa-
ciones complementarias y a base de la seal de reloj ( ). Cuando el reloj est en estado
bajo, la compuerta de transmisin TG1 conduce y TG2 se encuentra abierto lo que pone
a la salida del latch maestro en
__
D
, en este mismo estado el TG3 se encuentra abierto y
TG4 est en conduccin, conservando el valor de la salida Q. El circuito equivalente se
muestra en la Figura 8.11.
TG1
TG2
Master
D TG3
TG4
Slave
Q
=1
=1
=0
=0
=0
=0
=1
=1
Cuando el reloj pasa al estado alto, la compuerta de transmisin TG1 desconecta la
entrada D del circuito, mientras que TG2 conduce para conservar el estado anterior; por
parte del latch esclavo TG3 conduce y TG4 se abre para cargar el nuevo valor de Q con
D. El circuito equivalente se muestra en la Figura 8.12.
287
Figura 8.12 DFF con el reloj en estado alto. Carga del latch esclavo
Figura 8.13 Diagrama de tiempo para DFF
Figura 8.14 DFF con Enable
TG1
TG2
Master
D TG3
TG4
Slave
Q
=1
=1
=0
=0
=0
=0
=1
=1
Available
Hold
Cuando vuelve el reloj al estado bajo, ya que el latch esclavo queda desconectado del
maestro, no hay posibilidad de cambio en la salida Q. Ntese entonces, que en el nico
momento que puede haber un cambio en la salida Q es cuando el reloj pasa del estado
bajo al alto, ya que en ambos estados existe una desconexin de la salida o de la entrada.
Esto se observa mejor en el diagrama de tiempo (Figura 8.13).
load load
1
(t)
0
T
2T
t
0
Para un fip-fop de fanco negativo es necesario intercalar el latch esclavo por el
maestro, del circuito anterior. El DFF puede ser mejorado con la implementacin de un
Enable mediante el esquema de la Figura 8.14.
Master
Slave
.LD
.LD

288
Simulacin
En las Figuras 8.77 y 8.78 se presenta la simulacin de un Flip-Flop tipo D hecho con
compuertas de transmisin y los resultados obtenidos.
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 10p
TF = 10p
PW = 2m
PER = 4m
CLK
D
0
V2
V3
V1
5
+
_
+
_
0
V
CLK
MbreakPD
MbreakND
Neg_CLK
VCC
M3
M5
M20
M21
VCC
VCC
VCC
VCC
CLK
Neg _CLK
CLK
Neg _CLK
0
0
0
0
0
MbreaknD
Mbreakn
MbreakpD
Mbreakp
MbreakpD
MbreaknD
Mbreakn
Mbreakp
Q
M18
M19
M8
M7
M12
M11
C4
10p
V
0
VCC
+
_
M16
M17
VCC
VCC
VCC
VCC
CLK
Neg_CLK
CLK
0
0
0
0
MbreaknD
Mbreakn
MbreakpD
Mbreakp
MbreakpD
MbreaknD
Mbreakn
Mbreakp
D
M14
M15
M2
M1
M6
M4
V
Neg_CLK
Figura 8.15 Circuito de simulacin
Figura 8.16 Resultados de simulacin. Variable de entrada D en verde, Reloj en rojo y salida Q en azul.
-10V
-5V
0V
5V
10V
1 2
10V
20V
15V
5V
0V

0s 2ms 6ms 8ms


10ms
1 2 (V)(O) V(D)
Tiempo
(G) Latch_sim (active)
LATCH D
V(CLK)
4ms
Se recomienda al lector mirar el siguiente link:
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/dff.html
289
Figura 8.17 Latch basado en nFETs.
Figura 8.18 Operacin del latch compuesto por nFETs.
Latch con nFETS
Los mismos circuitos en los que se emplean compuertas de transmisin, pueden ser
construidos usando solamente nFETs en vez de las compuertas de transmisin. Un latch
bsico es mostrado en la Figura 8.17, donde el transistor de entrada M1 es controlado
por la seal de carga LD mientras M2 es controlado por
____
LD
y es usado por el ciclo de
realimentacin en el latch inversor. La operacin del circuito es idntica a la basada en
compuertas de transmisin equivalente y se sumariza en la Figura 8.18. Cuando 1 LD = ,
se permite cargar el bit de entrada en el circuito. Un valor de LD igual a cero bloquea el
camino de la entrada y simultneamente cierra el ciclo de realimentacin.
LD
LD
D Q
M1
M2
LD=1
LD =0
D Q
M1
M2
(a) Load
LD=1
D Q
M1
M2
LD =0
(b) Hold
290
Aunque este circuito es ms simple que el de TG equivalente, ya que usa dos tran-
sistores menos, al igual que elimina el cableado adicional, se debe ser cuidadoso con el
diseo del circuito, pues los nFETs solamente pasan un rango limitado de voltajes. En
particular, se recalca que si se aplica
DD
V
al gate del nFET, se permite que pasen los vol-
tajes en el rango [0, ]
mx
V donde
mx DD Tn
V V V =
. Este recorte puede afectar la operacin
del circuito. Considere el caso expuesto en la Figura 8.19 donde se trata de transmitir un
voltaje
D
V
a travs de 1 M . Si
D
V
es igual a 0 no se presentan problemas. Sin embargo,
si se tiene un voltaje alto D DD
V V =
, solamente se transmite
mx
V
, el cual debe ser interpre-
tado como un 1 lgico por el inversor. En estos trminos, se tiene que
mx IH
V V >
Donde, IH
V
es el voltaje alto de entrada. Por tanto, para garantizar que el circuito ope-
re apropiadamente, se debe disear un inversor con el rango apropiado de
/ 1
n p
>
. Una forma sencilla de lograr esto es usando transistores de tamao idntico con
( / ) ( / )
n p
W L W L =
. Otro problema a tener en cuenta, es que los transistores nFET son
intrnsicamente lentos para transmitir voltajes altos.
(1.1)
VDD
VX
Vin VQ
VD
M1
1
2
+
_
+
_
+
_
+
_
a) Circuito bsico
VDD
VX
VI
Vin
VX = Vin
0
1/2 VDD
VI
VDD
Vmx
VI<1/2<VDD
b) Curva de trasnferencia de tensin para el primer inversor.
Figura 8.19 Consideraciones para el diseo de circuitos
Circuitos Multivibradores
Un dispositivo que tiene dos estados estables, como es el caso del fip-fop recibe el
nombre de multivibrador biestable. Existen otros dos tipos, el monoestable y el astable.
291
Figura 8.20 Multivibrador monoestable como bloque funcional
Figura 8.21 Monoestable con compuertas CMOS NOR
Circuito Monoestable
El monoestable, tiene un estado en el que puede permanecer indefnidamente y otro
casi estable al cual se puede disparar; puede permanecer en un estado casi estable duran-
te un intervalo de tiempo T predeterminado, despus del cual regresa al estado estable y
as genera un pulso de salida de duracin T . De acuerdo con la Figura 8.20, la duracin no
est relacionada con el pulso de disparo y por lo tanto, puede usarse como estandarizador
de pulso. Este multivibrador monoestable tambin se conoce como de un tiro.
Monoestable
T
Entrada
Salida
Entrada
Salida
En la Figura 8.21 se ilustra un multivibrador monoestable compuesto por dos com-
puertas CMOS NOR de dos entradas, un condensador
C
y un resistor
R
. La fuente de
entrada
1 V
proporciona los disparos para el multivibrador.
V1
V01
V12
V02
C
R
+Vdd
+Vdd
+Vdd
G1 G2
Comercialmente, las compuestas CMOS tienen a la entrada, un arreglo de diodos,
como el de la Figura 8.22(a), que evitan que la seal de entrada se eleve ms arriba de
dd
V
o caiga ms abajo de tierra. Estos diodos tienen un efecto importante en el funcionamiento
del circuito, en especial en el caso de la compuesta 2 G , donde los diodos aparecen conec-
tados en paralelo como aparece en la Figura 8.22(b). Mientras que los diodos proporcionan
una baja resistencia a la fuente de alimentacin para tensiones que exceden los lmites de
alimentacin, la corriente de entrada para tenciones intermedias es esencialmente cero.
292
+Vdd +Vdd
D1
D2
D1'
D2'
D1''
D2''
(a) (b)
Figura 8.22 (a) Diodos de entrada de compuerta CMOS de dos entradas; (b) Circuito equivalente cuando
las dos entradas se unen
Figura 8.23 Circuito equivalente de salida de una compuerta CMOS: (a) cuando la salida es baja y (b)
cuando la salida es alta
El circuito de la Figura 8.23 simplifca un poco ms las cosas. Cuando la salida de la
compuerta es baja, sus caractersticas se pueden representar como una resistencia
on
R

a tierra, que es normalmente de cientos de Ohms (Figura 8.23(a)). En este estado se dice
que la compuerta disipa corriente porque circula corriente del circuito externo hacia el
terminal de la salida de la compuerta. Del mismo modo, el circuito equivalente de salida
(Figura 8.23(b)) aplica cuando la salida de la compuerta es alta; puede circular corriente
de
dd
V
por el terminal de salida de la compuerta hacia el circuito externo; se dice que la
compuerta genera corriente.
+Vdd
(a) (b)
Ron
Salida
Ron
Salida
Cmo opera este circuito monoestable? Los diagramas de sincrona de la Figura
8.24 lo explican mejor. La Figura 8.24(a) muestra un pulso corto de disparo. Si pasamos
por alto los tiempos de propagacin de
G1
a
G2
, se puede establecer un lmite inferior en
el ancho del pulso

, ( )
p1 p2
t t > +
293
Si consideramos el estado estable, es decir, antes de aplicar el disparo, la salida G1
es alta en dd
V
, el condensador est descargado y la tensin de entrada a G2 es alto en
dd
V
. La salida de
G2
es baja y se realimenta a
G1
; como V1 es bajo, la salida de G2 es
alta como se supuso.
Lo que sucede cuando se aplica el pulso de disparo es que la tensin de salida de
G1
ser baja, pero, debido a que G1 estar disparando un poco de corriente y a su resis-
tencia de salida on
R
, su salida no llegar hasta
0V
sino que cae a un valor 1
V
; la cada
1
V
se acopla por medio de
C
(transitorio) a la entrada de
G2
. Durante el transitorio habr
una corriente que circula de dd
V
, pasa por R y
C
y entra en la terminal de salida de
G1

a tierra, con lo que se forma un divisor de voltaje con y on
R
, del cual se determina 1
V
:
1 dd
on
R
V V
R R
=
+

La cada de tensin en la entrada de G2 hace que su salida sea alta. Esta seal man-
tiene baja la salida de G1 incluso despus que el pulso de disparo haya desaparecido. El
circuito est ahora en estado casi estable.
En este estado, la corriente que pasa por
C
, R y on
R
hace que C se cargue, y la ten-
sin 12
V
se eleva exponencialmente hacia dd
V
con una constante de tiempo
on
C(R R ) +
,
como se indica en la Figura 8.24(c). Esta tensin continuar subiendo hasta que alcance
el valor th
V
del inversor G2. En ese momento
G2
conmuta y su salida 02
V
pasa a 0V, lo
que a su vez hace que G1 conmute. La salida de
G1
tratar de elevarse hasta
dd
V
, pero
su elevacin estar limitada a una cantidad 2
V
. Esta elevacin en
01
V
se igualar fnal-
mente por medio de
C
a la entrada de
G2
, que se elevar una cantidad igual
2
V
. Debido
al diodo D1, la tensin
12
V
se puede elevar slo a
dd D1
V V +
. Entonces de la Figura 8.24(c)
se tiene:
2 1 dd D th
V V V V = +
D1 es el que elimina el tamao del incremento
2
V
. Como ahora
12
V
es ms alto
que dd
V
, circular corriente de la salida de G1, pasa por C y despus por el paralelo de
R y D1, que descarga a C hasta que 12
V
caiga a
dd
V
y 01
V
se eleve a dd
V
. Este circuito
est descrito en la Figura 8.25, donde observamos que la cada es un proceso no lineal.
El circuito monoestable no debe ser disparado hasta que se descargue el condensador,
porque de otra forma la salida no ser el pulso estndar. El intervalo de descarga del con-
densador se conoce como tiempo de recuperacin. Con lo anterior, el intervalo T estar
dado por la expresin:
( )
lnln
dd
on
on dd th
V
R
T C R R
R R V V
(
= +
(
+

(1.2)
(1.3)
(1.4)
294
Figura 8.24 Diagrama de sincronizacin para el circuito monoestable de la Figura 8.21
4
4 Circuitos Microelectrnicos, Sedra Smith
(a)
0 t
1
01
V1
V2
0
VDD
(b)
Constante de tiempo= C(R+Ron)
t
V1
V2
Constante de tiempo= C(R+Ron)
t
(VDD+VD1)
To VDD
Vth
VDD
/2
0
(c)
(d)
0 t
o2
VDD
T
+Vdd
Ron
+Vdd
R
C
D1
V01
VI1
Figura 8.25 Circuito que aplica durante la descarga de C.
295
Figura 8.26 Circuito multivibrador astable.
Circuito Astable
No tiene estados estables, sino dos estados casi estables y permanece en cada uno
durante intervalos predeterminados
1
T
y
2
T
. Entonces, despus de
1
T
en uno de los
estados casi estables, conmuta al otro y permanece ah
2
T
, despus de lo cual regresa
al estado inicial y as sucesivamente. Por esto, este multivibrador oscila con un perodo
1 2
T T T = +
y se puede usar para generar pulsos de sincrona.
En la Figura 8.26 aparece un circuito popular astable compuesto de dos compuertas
NOR CMOS, conectadas a un inversor, un resistor y un condensador. Para simplifcar las
cosas, la resistencia de la salida de la compuerta CMOS se pasar por alto y los diodos fja-
dores de nivel se asumirn como ideales. Con estas suposiciones se obtienen las formas de
onda de la Figura 8.27. Es frecuente que los circuitos prcticos utilicen una gran resistencia
en serie con la entrada de G1. Esto limita el efecto de la conduccin del diodo y permite que
l1
V
se eleve a una tensin mayor que dd
V
, y del mismo modo, se caiga por debajo de cero.
G1
G2
VI1
V01
R
C
+Vdd +Vdd
V02
296
Figura 8.27 Formas de onda del multivibrador astable
5

Para este caso,
T
estar dado por:
lnln
dd dd
th dd th
V V
T CR
V V V
(
=
(


Circuito Oscilador en Anillo
Este oscilador se forma con un nmero impar de negadores en un lazo. Por lo general
se usan cinco inversores, pero en este caso slo trabajamos con tres. En la Figura 8.28
se muestra el circuito, y en la Figura 8.29 las formas de onda idealizadas en el sentido de
que tienen tiempos de elevacin y cadas iguales a cero.
5 Circuitos Microelectrnicos, Sedra Smith
(a)
01
VDD
(b)
Constante de tiempo= CR
(c)
0 t
T
0 t
0 t
VDD
VDD A VDD
A 0
Vth
02
1I
(1.5)
297
G1
G2 G3
V2
V3
1 2 3 4
V1 V1
Figura 8.28 Oscilador en anillo
Figura 8.29 Forma de onda resultante
1
2
3
Todos los tiempos
Tiempo
tp
Un borde de la elevacin del nodo 1 se prolonga por las compuertas 1, 2 y 3 para
regresar invertido despus de un tiempo de propagacin de
3
p
t
. Este borde de la cada
se propaga entonces y regresa con la polaridad original (de elevacin) despus de otro
intervalo
3
p
t
. Se deduce que el circuito oscila con un perodo de
6
p
t
. En general, el anillo
de N inversores ( N impar) oscilar con un perodo
2
p
Nt
. Este oscilador nos provee
de un medio relativamente sencillo para medir el tiempo de propagacin de un inversor.
Disparador Schmitt CMOS
El disparador Schmitt funciona como un circuito que defne fancos como por ejemplo
cuando en la entrada se presenta una seal lenta, el circuito da una salida de fanco, sin
importar lo lenta que sea la seal.
Las caractersticas de transferencia de voltaje presentan histresis es decir que el valor
de disparo para el fanco de subida es diferente al de bajada. Como se ve en la Figura 8.30(a).
298
VOH
VOL
Vout
VM+ VM- Vin
(a) Voltage- transfer characteristic
In
Out
(b) Schematic symbol
Figura 8.30 Disparador Schmitt, (a) Caractersticas de transferencia de voltaje y (b) simbolo.
Figura 8.31 Disparador Schmitt con CMOS
Uno de los principales usos de este circuito es para fltrar seales ruidosas en seales
digitales limpias como seales de rebote, el funcionamiento de este circuito tambin se
basa en la realimentacin positiva de la salida.
La implementacin de un disparado Schmitt en la tecnologa CMOS se basa en las
caractersticas de los transistores NMOS y CMOS como por ejemplo sobre todo la re-
lacin entre las constantes
/
N P
K K
. Incrementar esa relacin resulta en una reduccin
en el voltaje de Threshold, lo que resulta en un incremento del voltaje M de la grfca.
Adaptar esa relacin dependiendo de la direccin de la transicin, resulta en una diferen-
ciacin de los voltajes de VM y por consiguiente en la creacin de un efecto de histresis.
Esa adaptacin se logra con ayuda de la realimentacin.
Suponga que el voltaje de entrada es 0 entonces a su vez el voltaje de salida tam-
bin ser 0. El lazo de realimentacin enciende el transistor 4 M y apaga el transistor
3 M . La seal de entrada efectivamente conecta un inversor de dos consistente en los
dos PMOS como una red de Pull-down y el transistor 1 M es el nico que funciona
como red de Pull-down. Esto modifca la relacin efectiva entre las constantes K del
inversor: 1/( 4 2) KM KM KM + , lo cual mueve el valor de th
V
hacia arriba.
VDD
M4
M3 M1
M2
X
Vout Vin
299
Figura 8.32 Caractersticas de transferencia de voltaje al cambiar K
Figura 8.33 Registro de pulso - Monoestable.
Una vez el inversor cambia, el lazo de realimentacin apaga 4 M y el transistor NMOS
3 M se activa. Este voltaje ayuda a la transicin y produce una seal limpia con fancos
defnidos. Un comportamiento similar se puede ver en la transicin de bajo a alto.
En la Figura 8.32 se observa claramente el efecto de cambiar la relacin del PMOS
4 M , el ancho *0.5 W K m =
2.5
2.0
1.5
1.0
0.5
0.0
2.5 2.0 1.5 1.0 0.5 0.0
Vin(V)
V
x
(
V
)
2.5
2.0
1.5
1.0
0.5
0.0
2.5 2.0 1.5 1.0 0.5 0.0
Vin(V)
V
x
(
V
)
VM-
VM+
k=1
k=2
k=3
k=4
Registros de un solo pulso
Hasta ahora solo se ha usado la topologa maestro esclavo para construir Flip-Flop.
Otro tipo de FF funciona a base de la creacin de pulsos que activan las seales de reloj
en los latches. Por supuesto esto se puede hacer con el uso de los monoestables descri-
tos anteriormente. En ese caso la seal muestreada en cada elemento de memoria es el
resultado de la medicin durante un corto tiempo y es menos susceptible al ruido.
VDD
D CLKG
M3
M2
M1
Q
(a) register
VDD
CLKG
M6
M5
M4
VDD
CLKG
CLK
X
MP
MN
(b) glitch generation
CLKG
CLK
(c) glitch clock
300
En la Figura 8.33 se ve un monoestable algo distinto en el cual se produce un glitch
en cada fanco de subida. Cuando 0 CLK = el nodo
X
es cargado al valor de
DD
V
y el
transistor Mn permanecer apagado. En el fanco de subida existe un corto periodo en
el cual ambas entradas de la compuerta AND estn activas causando que la salida CLKG
vaya a un valor lgico alto, lo que a su vez activa MN y pone el nodo X en un valor de
0 lgico. Esto hace que de nuevo la seal a la entrada de la compuerta AND sea diferente
de 1 1, lo que hace que la salida se apague de nuevo.
En esta confguracin existe un retardo entre el fanco de subida que dispara el cir-
cuito y su salida. El retardo es igual a la suma de los retardos de la compuerta AND y
de las dos compuertas negadoras. Si todos los registros en el circuito poseen el mismo
mecanismo monoestable, ese retardo no tiene importancia.
Si el tiempo de set-up y el tiempo de muestreo se toman referidos al momento en que
se produce el glitch, entonces el primero es igual a 0 y el segundo es igual al largo del
pulso y al tiempo de retardo que es igual a un retardo de dos compuertas. La ventaja de
este tipo de circuito es la reduccin en la carga al reloj y la reduccin en el nmero de
transistores. La desventaja es un aumento en la complejidad de los circuitos de verifca-
cin. Estas desventajas hacen que sean poco usados en circuitos, aunque ltimamente
se usaron en integrados de alta velocidad.
Otra topologa usada de registro de pulso se emplea en el procesador K6 de AMD.
En esta topologa cuando el reloj esta en un valor bajo 3 M y 6 M estn apagados y el
transistor P1 estar encendido. El nodo X estar precargado al valor de DD
V
y el nodo
de salida
Q
estar desacoplado de ese nodo X y mantiene el valor de un estado anterior.
CLKDN es una versin negada y con retraso de la seal CLK . En el fanco de subida
del reloj 3 M y 6 M se encienden mientras que los transistores 4 M y 1 M permanecen
encendidos por un corto periodo de tiempo, determinado por el retraso de los tres inver-
sores. Durante este corto intervalo el circuito es transparente y la seal de D es mues-
treada por el latch.
Una vez la seal de CLKDN cae a cero el nodo X es desacoplado de la entrada D y es
cargado a un valor de DD
V
por el transistor 2 P . En el ciclo de bajada del reloj el nodo X es
mantenido a DD
V
y la salida es mantenida estable por los negadores realimentados de la salida.
VDD
CLKD
CLK
D
VDD
VDD
P1
M3
P3
P2
M2
M1
M6
M5
M4
x
Q
Figura 8.34 Registro de pulso empleado en el procesador K6 de AMD
301
2.5
2.0
1.5
1.0
0.5
0.0
3.0
0.0
-0.5
0.2 0.4 06 0.8
1.0
time (nsec)
V
o
l
t
s
CLKD
CLK
Q
D
Figura 8.35 Diagrama de tiempos del registro de pulso de la Figura 8.34.
En el diagrama de tiempos de la Figura 8.35 se observa que el registro es transpa-
rente cuando las seales de CLK y CLKDN se traslapan. Esto resulta en que la entrada
puede cambiar despus del fanco de subida del reloj, resultando en un tiempo negativo
de set-up. La entrada D cambia a bajo, despus del fanco de subida del reloj y sube a 1
despus de un fanco de bajado de
CLKDN
(esto es debido al periodo de transferencia).
Observe que la salida sigue la entrada.
El valor de
Q
va a un valor correcto de DD
V
mientras la entrada
D
permanece correc-
tamente en el valor un tiempo despus del fanco de bajada de CLKDN . Cuando el tiempo
de set-up negativo es explotado no hay garanta que exista un comportamiento monotonico
a la salida. Esto signifca que la salida puede tener varios valores de transicin alrededor
del fanco y entonces el registro de salida no puede usarse para sincronizar otros registros.
Memorias de Semiconductor:
Tipos y Arquitecturas
Una memoria de computadora se divide en memoria de almacenamiento masivo y Me-
moria principal. Esta ltima suele ser ms rpidamente accesible y aquella de la cual se
ejecutan la mayor parte de las instrucciones, en general es de acceso aleatorio. La estruc-
tura regular de circuitos de memoria los ha hecho una aplicacin ideal para el diseo de CI
a escala muy grande (VLSI).
302
Memorias RAM
Las memorias ocupan un alto volumen del mercado de circuitos integrados. En una RAM
no hay desplazamiento de registros para la captura de bits. Los ingenieros muchas veces
las utilizan para verifcar las tecnologas emergentes dado que son relativamente fciles de
probar y de analizar las fallas. La arquitectura de una memoria de material semiconductor
esttica o dinmica se muestra en la Figura 8.36. Estn compuestas por tres bloques prin-
cipales: celdas matriciales de memoria, los decodifcadores y el circuito de entrada-salida.
Las memorias pueden tener acceso a un solo bit o a la palabra completa (8, 16, 32 o 64 bits)
guardada en la memoria. De cualquier modo, el arreglo matricial de memoria est organizado
en flas y columnas, con los bits localizados en la interseccin entre ellas.
Las memorias estticas y dinmicas tienen distintos diseos de celda, las dinmi-
cas guardan la informacin en un capacitor, reteniendo los datos por un tiempo limitado,
despus del cual la informacin es perdida. Sin embargo, esta puede ser retenida si se
adiciona circuitera externa.
Las memorias estticas guardan la informacin en estructuras realimentadas (dos pa-
res de inversores cruzados). Son ms rpidas que las memorias dinmicas dado que las
estticas no tienen periodos de latencia, mientras que el costo por bit en las memorias din-
micas es ms barato debido a que el nmero de transistores requerido por celda es menor.
l/O
Data in
Data out
2m
m
2n
Col k
Bit
cell
Row i
Figura 8.36 Arquitectura general de una memoria de material semiconductor
Memorias Estticas (SRAMS)
Estas memorias utilizan dos inversores en una confguracin biestable realimentada.
Esta operacin es ilustrada cuando se grafcan los voltajes de salida versus los de en-
trada en los mismos ejes para los dos inversores tal como se ilustra en la Figura 8.37.
Los estados estables del circuito son aquellos que corresponden a la interseccin donde
0
i
V =
y i DD
V V =
, mientras que la interseccin donde
0 i
V V =
no es un estado estable (lla-
mado estado metaestable). En consecuencia, este sistema recibe su nombre dado que
solamente dos estados son estables.
303
Figura 8.37 Confguracin biestable para una SRAM.
1.8
2
0
0.9
1.2
1.5
0.3
0.6
0
1
1.8 0.9 1.2 1.5 0.3 0.6
Vm

(b)
l1
Vi Vo
l2
(a)
El circuito de inversor realimentado mantiene su estado tanto tiempo como la alimen-
tacin sea mantenida.
Cualquier perturbacin de voltaje o posible corriente de fuga tendiendo a producir
una interrupcin en un nodo de la celda, ser compensada por la salida del inversor
conectado a dicho nodo.
La arquitectura de seis transistores para una memoria CMOS esttica se muestra en la
Figura 8.38. Todas las celdas de transistores y sus interconexiones han sido minimizadas
en tamao para mantener el arreglo tan pequeo como sea posible. La lnea de la palabra
controla el acceso a los transistores, conectando los nodos de la celda a las lneas de bit.
Cuando la lnea de la palabra est en alto, todas la celdas en esa fla que estn conectadas
a sus correspondientes lneas bit y
_____
bit pueden ser accesadas para lectura o escritura.
El tiempo de acceso de lectura-escritura a la memoria es reducido gracias a la pre-
carga de las lneas bit y
_____
bit
, forzando a las lneas a tener el mismo voltaje antes que
cualquier otra operacin se lleve a cabo. La seal de precarga, que aparece en la parte
superior de la Figura 8.38, enciende todos los tres transistores p forzando un valor de DD
V

en las dos lneas bit . La precarga evita el gran tiempo que se necesita para cargar las
lneas de bit altamente capacitivas cuando las seales cambian de estado bajo a alto.
Figura 8.38 Arquitectura de seis transistores para una memoria CMOS esttica
6
6 SEGURA, Jaume. CMOS Electronics: How it Works, how it Fails. Publicado por Wiley-IEEE, 2004. p. 289-320.
Column
line
(bit)
Column
line
(bit)
Word
line
Precharge
Six
transistor
cell
304
Aunque el tamao de estas celdas de memoria es reducido, las palabras que se
deben conducir durante el proceso de lectura a travs de los transistores tienen gran
longitud. Este retraso es mejorado usando circuitos anlogos de tamao reducido, lla-
mados sense amplifers, que son colocados en cada salida de bit . La Figura 8.39
muestra un tpico sense amplifer en confguracin diferencial usado para el diseo de
memorias CMOS SRAM. Cuando la seal de control CS est en bajo, 3 M est apagado
y la salida del sense amplifer queda fotante, lo cual corresponde a las operaciones de
escritura. Cuando CS est en alto, el circuito es activado, por tanto el sense amplifer
lee el voltaje de las lneas
bit
y
_____
bit
despus de la precarga y rpidamente transfere el
valor de la celda al circuito de entrada-salida, incluso antes de que las lneas
bit
y
_____
bit
alcancen voltajes. Si bit y CS estn en alto, entonces
1 M
dirige la corriente a travs de
4 M . Cuando la seal bit esta en bajo y CS en alto, entonces
2 M
se prende y la salida
se va a bajo. Los sense amplifers son usados exclusivamente en la etapa de lectura y
son deshabilitados en otras operaciones.
Figura 8.39 Sense amplifer en confguracin diferencial usado en memorias SRAM
7

Memorias Dinmicas (DRAMs)
Las memorias dinmicas retienen los datos en tanto la carga sea guardada en un
capacitor. Esto permite el uso de pequeas celdas de memoria, pero dado que la carga
no es mantenida por medio de una estructura realimentada, los valores guardados son
perdidos con el tiempo.
Dos confguraciones de celdas dinmicas son mostradas en la Figura 8.40. Ambas
celdas usan la capacitancia parsita de la compuerta de un transistor MOS para guardar
la carga. La celda de tres transistores (Figura 8.40(a)) tiene lneas separadas para la
lectura y escritura, dando como resultado una operacin ms rpida pero ocupando ms
espacio. Cuando la lnea de seleccin de escritura est en alto, 1 M acta como un tran-
sistor de paso, transfriendo el estado lgico de la lnea de entrada a 2 M y colocando a
2 M en un estado apagado o en conduccin. La capacitancia de drenador mostrada en
la Figura 8.40(b) se encarga de mantener ese estado. La seal de lectura activa a 3 M
y el bit en el drenador de 2 M es transferido a travs de 3 M a la lnea de lectura. Esta
confguracin permite una operacin de lectura no destructiva, es decir, que la celda no
pierde su contenido una vez que la lectura es efectuada.
7 SEGURA, Jaume. CMOS Electronics: How it Works, how it Fails. Publicado por Wiley-IEEE, 2004. p. 289-320
bit bit
M4 M5
M2 M1
M3
CS
out
305
Figura 8.40 Celdas DRAM (a) Celda de tres transistores (b) Celda de un transistor
Figura 8.41 Chip de memoria
La celda con un nico transistor (Figura 8.40(b)) es popular dado que tiene la menor
rea de memoria. La carga guardada en el capacitor es perdida durante la operacin de
lectura debido a la carga compartida con la lnea bit de la capacitancia parsita.
M2
M1
M3
Read
select
Write
select
Write
line
Read
line
Bit line
(read/write)
read/write
select
(a)
(b)
Organizacin de un Chip de Memoria
Los bits de un chip de memoria son individualmente direccionables o direccionables
en grupos de 4 a 16, pero tomaremos el primer caso para nuestro anlisis.
El grueso de la memoria est compuesto por celdas donde se almacenan los bits.
Cada celda de memoria es un circuito electrnico capaz de almacenar un bit. Es desea-
ble organizar las celdas de memoria en un chip en una matriz cuadrada o casi cuadrada
(Figura 8.41). La matriz de celda tiene
M
2
renglones y
N
2 columnas. Cada celda de la
distribucin est conectada a una de las
M
2
flas, conocidas generalmente como flas de
palabras, y a una de las
N
2 columnas, conocidas como lneas de dgitos o lneas de bits.
Una celda en particular se selecciona para lectura o escritura al activar su lnea de pala-
bra o su lnea de bits.
Amplificadores de salida/ excitadores
Decodificador de columna
Datos de entrada/salida
Celda de
almacenamiento
Lnea de
palabras
Lnea de bits Circuito de celda de almacenamiento
0
1
K
2M - 1
AM - 1
A1
A0
AM + 1
AM + N - 1
AM Direccin de
columna
(N bits)
D
i
r
e
c
c
i

n

d
e

f
i
l
a

(
M

b
i
t
s
)
0 1 L 2N - 1
306
La activacin de una de las lneas de palabra es realizada por el decodifcador de fla.
Si la celda de la columna L est guardando un 1, la tensin de la lnea de bit nmero L
se eleva, por ejemplo 0.1 a 0.2V. La razn por la cual la tensin de lectura es pequea
es que la celda es pequea, siendo sta una deliberada decisin de diseo porque hay
un gran nmero de celdas. La pequea seal de lectura se aplica a un amplifcador de
salida conectado a la lnea de bit. El decodifcador de columna selecciona la seal de
la columna cuya direccin de N bits se aplica a la entrada del decodifcador y hace que
la seal aparezca en la lnea de datos de entrada/salida (I/O) del chip. Una operacin de
escritura prosigue de manera semejante.
Debido al aumento de las capacidades de las memorias, actualmente el chip se seccio-
na en varios bloques de memoria, cada uno organizado como se muestra en la Figura 8.41.
Las direcciones de fla y columna se emiten a todos los bloques. La seleccin de bloques se
logra usando un nmero apropiado de los bits de direccin como direccin de bloque. Esta
arquitectura puede ser considerada como de tres dimensiones: flas, columnas y bloques.
Sincronizacin de un Chip de Memoria
El tiempo de acceso de memoria es el tiempo entre la iniciacin de una operacin de
lectura y la aparicin de los datos de salida. El tiempo de ciclo de memoria es el mnimo
permitido entre dos operaciones consecutivas de memoria. Las memorias MOS tienen
tiempos de acceso y ciclo entre unos pocos ns a cientos de ns.
Celda de Memoria Esttica
La Figura 8.42 ilustra una celda tpica de memoria en tecnologa CMOS. El circuito
es un fip-fop que comprende dos inversores acoplados en cruz y dos transistores de
acceso,
Q5
y
Q6
. Los dos transistores conducen cuando la fla de palabra se selecciona
y su tensin se eleva a
dd
V
, y conectan el fip-fop a la lnea de columna (bit o B) y lnea
de columna, bit o B. Las flas B y
___
B se utilizan. Los transistores de acceso comn actan
como compuertas de transmisin permitiendo que circule corriente bidireccional entre el
fip-fop y las lneas B y
___
B
.
Figura 8.42 Celda de memoria CMOS SRAM
8
8 Circuitos Microelectrnicos, Sedra Smith
Lnea de bits
Lnea de bits
Lnea de palabras (W)
B
B
VDD
Q
Q1
Q2
Q3
Q4
Q5
Q6
Q
307
Figura 8.43 Partes relevantes del circuito SRAM durante una operacin de lectura
9
Figura 8.44 Partes relevantes del circuito SRAM durante una operacin de escritura
10
9 Circuitos Microelectrnicos, Sedra Smith
10 Circuitos Microelectrnicos, Sedra Smith
La operacin de lectura aparece en la Figura 8.43. Inicialmente
Q
v Vdd = y __
Q
v 0 =
. La
lneas B y
__
B suelen ser precargadas a una tensin de alrededor de
Vdd/2
.
La operacin de escritura aparece en la Figura 8.44. Inicialmente, el SRAM tiene un 1
almacenado y se est escribiendo un 0. El circuito en (a) est subiendo el nodo
__
Q hacia
Vdd/2
mientras que en (b) est bajando el nodo
Q
hacia
Vdd/2
.
El tiempo de propagacin de escritura tomado por la accin de conmutacin del fip-
fop, se puede aproximar por el tiempo de propagacin de un inversor. En este tipo de
componentes, el tiempo de propagacin para escritura es mucho menor que para lectura.
Esto se debe a que en la operacin de escritura, slo la pequea capacitancia
Q
C
tiene
que cargarse (o descargarse), mientras que en la operacin de lectura tenemos que car-
gar (o descargar) las capacitancias mucho mayores en las flas B y
__
B. En la operacin de
escritura, las capacitancias de las flas B y
__
B se cargan (y descargan) en forma relativa-
mente rpida por el circuito de excitacin. El resultado fnal es el tiempo de propagacin
de la fla de palabras.
Q1
Q4
Q5
Q6
Q
Q=0
Q= VDD
B
VDD
w= VDD
CB
CB
Lnea B
w= VDD
CB
B
Lnea B
I5
I1
(a) (b)
Q1
Q5
w= VDD
CQ
Q
B = VDD
I5
I1
(a)
IC2
Q
(0 a VDD / 2)
(VDD 0 a VDD / 2)
(b)
w= VDD
VDD
ICQ
Q
(0 a VDD / 2)
Q
(VDD 0 a VDD / 2)
I4
I6
B= 0
CQ
Q6
Q
308
Celda de Memoria Dinmica
La celda de la Figura 8.45 se ha convertido en estndar de la industria. Se compone
de un solo MOSFET de canal n, conocido como transistor de acceso, y un condensador
de almacenamiento
S
C
. La celda se conoce apropiadamente como celda de un transistor.
La compuerta est conectada a la fla de palabras y su fuente a la fla de bits. Slo se
utiliza una fla de bits en los DRAM.
Cs
Q
WL
BL
Lnea de
palabra
Lnea
de bit
Figura 8.45 Celda RAM dinmica de un transistor
Cuando la celda est almacenando un 1, el condensador se carga a
dd t
V V
; cuando
se almacena un 0, el condensador se descarga a 0. Debido a los efectos de fuga la celda
debe regenerarse continuamente (cada 5 a 10ms). Al igual que en la SRAM, el decodi-
fcador de fla selecciona una fla en particular al elevar la tensin de su fla de palabras.
Esto hace que los transistores de la fla seleccionada sean conductores, conectando as
los condensadores de almacenamiento de todas las celdas de fla seleccionada a sus
respectivas flas de bits.
As, el condensador de la celda
S
C
se conecta en paralelo con el de la fla de bits
B
C

como se muestra en la Figura 8.46.
S
C
tiene un valor tpico de 30 a 50fF, mientras que B
C

es 30 a 50 veces ms grande. Suponiendo que la tensin en el condensador de la celda
es
CS
V 0 =
, cuando est almacenado un 0, podemos escribir:
( )
2 2
dd dd
S CS B B S
V V
C V C C C V
| |
+ = + +
|
|
\ .
Teniendo en cuanta la aproximacin
B S
C C
2
S dd
CS
B
C V
V V
C
| |

|
|
\ .
Si la celda est almacenando un 1,
CS dd t
V V V =
(1)
2
S dd
t
B
C V
V V
C
| |

|
|
\ .
(1.6)
(1.7)
(1.8)
309
Figura 8.46 Circuito equivalente cuando la lnea de palabra se eleva
Mientras que si la celda est almacenando un cero,
0
CS
V =
( )
0
2
S dd
B
C V
V
C
| |

|
|
\ .
Vemos que un 1 almacenado en la celda resulta en un pequeo incremento positivo
en el voltaje de fla de bit, mientras que un 0 almacenado resulta en un pequeo incre-
mento negativo. Obsrvese que el proceso de lectura es destructivo porque la tensin
resultante en S
C
ya no ser 0.
(1.9)
Cs
CB
La operacin de escritura prosigue de manera semejante a la de lectura, excepto que
el bit de datos por escribirse, que se imprime en la fla de datos de entrada, es aplicado
por el decodifcador de columna a la fla de bits seleccionada.
An cuando las operaciones de lectura y escritura resultan en la regeneracin au-
tomtica de todas las celdas de la fla seleccionada, deben tomarse medidas para la
regeneracin peridica de toda la memoria cada 5 a 10ms. Con esto, el chip de memoria
permanece disponible para operacin normal durante ms del 98% del tiempo.
Amplifcadores de Salida y Decodifcadores
de Direccin
Amplifcador de Salida
Estos dispositivos son esenciales para la correcta operacin de los DRAM y su uso
en los SRAM resulta en mejoras en velocidad y rea.
En la actualidad se encuentran en uso varios diseos de amplifcadores de salida, a
continuacin profundizaremos en el diseo de un amplifcador diferencial de salida que
utiliza retroalimentacin positiva.
310
Amplifcador de Salida con Retroalimentacin Positiva.
El amplifcador de salida (Figura 8.47) es un candado formado al acoplar en cruz dos
inversores CMOS: un inversor est formado por los transistores Q1 y
Q2
y el otro por
Q3

y
Q4
. Los transistores
Q5
y
Q6
actan como interruptores que conectan el amplifcador
de salida a tierra y
dd
V
solo cuando se requiere accin de salida de datos; de otro modo,
S
es bajo y el amplifcador de salida no conduce. Esto conserva potencia, lo cual es
muy importante ya que por regla general hay un amplifcador de salida por columna, re-
sultando en miles de amplifcadores de salida por chip.
s
Q1
Q2
Q3
Q4
Q5
Q6
Vdd
s
VB
VB
CB
CB
x
y
Q1
Q8
Q9
P
Vdd/2
Lnea B
Lnea B
Circuito de
igualacin y
precarga
Amplificador
diferencial de
salida
Lnea de pa-
labras
Celda
seleccionada
Celda
Figura 8.47 Circuito equivalente cuando la lnea de palabra se eleva
11

Cabe anotar que los terminales x e y son los terminales de entrada y salida del ampli-
fcador, estos terminales I/O estn conectados a las flas B y
___
B . Se requiere que el ampli-
fcador detecte una pequea seal que aparece entre B y
___
B , y la amplifque para producir
una seal a plena alternancia en B y
___
B . Un ejemplo de este funcionamiento se presenta si
durante una operacin de lectura la celda tena un 1 almacenado, entonces se formar un
pequeo voltaje positivo entre
B
y
___
B
, con B
v
ms alto que
__
B
v
. Entonces el amplifcador
har que
B
v
se eleve a
DD
V
y
__
B
v
caiga a 0V. Esta salida 1 es dirigida entonces al terminal
de aguja I/O del chip por el decodifcador de columna (no aparece en la grfca) y al mismo
tiempo se utiliza para volver a escribir un 1 en la celda DRAM, efectuando as el restable-
cimiento de la operacin requerida ya que el proceso de lectura del DRAM es destructivo.
11 Circuitos Microelectrnicos, Sedra Smith
311
En la Figura 8.47 tambin se ilustra el circuito de precarga e igualacin, esta opera-
cin consiste en: cuando
P
es alto antes de una operacin de lectura, los tres transis-
tores conducen. Mientras
Q8
y
Q9
precargan las flas B y
___
B a DD
V /2
, el transistor
Q7

ayuda a acelerar este proceso al igualar los voltajes en las dos flas. Esta igualacin es de
vital importancia para correcta operacin del amplifcador de salida: cualquier diferencia
de voltaje que haya entre B y
___
B antes de que se inicie la operacin de lectura puede re-
sultar en una errnea interpretacin de su seal de entrada por el amplifcador de salida.
En esta fgura slo se ilustra una de las celdas en esta columna en particular, es decir, la
celda cuya fla de palabras est activada, la celda puede ser o bien una celda SRAM o
una DRAM, todas las otras celdas de esta columna no estarn conectadas a las flas
B

y
__
B
ya que sus flas de palabras permanecern bajas.
A continuacin se presenta la secuencia de eventos durante una operacin de lectura:
1. El circuito de precarga e igualacin se activa al elevar la seal de control
P
. Esto
hace que las flas B y
___
B
se encuentren a voltajes iguales, igual a
/2
DD
V
. El reloj
P


se hace bajo entonces y las flas
B
y
___
B
se dejan fotar durante un breve intervalo.
2. La fla de palabras se hace alta, conectando la celda a las flas
B
y
___
B
. Se forma
entonces un voltaje entre B y
___
B , con B
v
ms alta que
__
B
v
si la celda est alma-
cenando un 1, o B
v
ms baja que
__
B
v
si la celda est almacenando un 0. Para
mantener simple el diseo de la celda, y para facilitar la operacin a velocidades
ms altas, la seal de lectura, que se requiere que la celda proporcione entre B y
__
B ,se mantiene pequea (tpicamente de 30 a 500mV).
3. Una vez que una adecuada seal de voltaje de diferencia entre B y
__
B sea forma-
da por la celda de almacenamiento, el amplifcador de salida conduce y la conecta
a tierra y a
DD
V
a travs de
5 Q
y
6 Q
, al elevar la seal de control de salida S

.
Como inicialmente los terminales de entrada de los inversores estn a
/2
DD
V
, los
inversores estarn operando en la regin de transicin donde la ganancia es alta.
Se deduce que inicialmente el candado estar operando en su punto de equilibrio
inestable. Por lo tanto, dependiendo de la seal entre los terminales de entrada,
el candado se mover rpidamente a uno de sus dos puntos de equilibrio estable.
Esto se obtiene por la accin regenerativa inherente en retroalimentacin positiva.
En la Figura 8.48 se ilustra con claridad este punto, mostrando las ondas de la
seal en la fla de bits para la operacin de lectura de 1 y lectura de 0. Observe
que una vez que se active el amplifcador de salida, ste produce la pequea
diferencia inicial,
(1) V
(0) V , producida por la celda, para que crezca expo-
nencialmente ya sea a
DD
V
(para una operacin de lectura de 1) o a 0 (para una
operacin lectura de 0). Las ondas de la seal en la fla de
__
B sern complemen-
taras a las que se ilustran en esta Figura para la fla
B
.
312
Figura 8.48 Ondas de
B
v antes y despus de activar el amplifcador de salida
12

Examen Riguroso a la Operacin del Amplifcador de Salida.
En el momento de activar el amplifcador de salida, cada uno de sus dos inversores
est operando en la regin de transicin a
DD
V /2
. Entonces, para operacin a pequea
seal, cada inversor se modela usando mn
g
y mp
g
, las transconductancias de Qn y Qp
respectivamente, evaluadas a una polarizacin de entrada de DD
V /2
.Especfcamente,
un voltaje i
V
a pequea seal, superpuesto sobre
DD
V /2
en la entrada de uno de los
inversores, da lugar a una seal de corriente de salida del inversor de
mn mp i m i
(g g )V G V + =
Esta corriente de salida es entregada a uno de los condensadores,
CB
o
____
CB
. El
voltaje as creado en los terminales del condensador se retroalimenta entonces al otro
inversor, es multiplicado por su
m
G , que da lugar a una corriente de salida que alimenta al
otro condensador, y as sucesivamente, en un proceso regenerativo. La retroalimentacin
positiva de este lazo signifca que la seal alrededor del lazo, y por lo tanto B
v
y
__
B
v
, cre-
cer o decaer exponencialmente (como lo muestra la Figura 8.48), con una constante
de tiempo de B m
(C /G )
o
__
m
B
(C /G )
ya que supusimos
__
B
B
C C =
. Entonces, por ejemplo, en
una operacin de lectura de 1 obtenemos:
( )
1 ,
2
m
B
G
t
C
DD
B B DD
V
v V e V V
| |
|
|
\ .
= +
Mientras que en una operacin de lectura de 0, tenemos:
( )
0
2
m
B
G
t
C
DD
B
V
v V e
| |
|
|
\ .
=
Al haber obtenido estas expresiones a partir de la operacin a pequea escala, estas
describen el crecimiento (decaimiento) exponencial de B
v
en forma razonablemente preci-
sa solo para valores cercanos a
DD
V /2. Con todo, se pueden usar para obtener un estima-
do razonable del tiempo requerido para crear un nivel particular de seal en la fla de bits.
12 Circuitos Microelectrnicos, Sedra Smith
VDD / 2
V(1)=
VDD - Vt
V(0)=0
V(1)
V(0)
VB
t
Lnea de palabras
activada
Amplificador de
salida activada
Lectura 0
Lectura 1
(1.10)
(1.11)
313
Obtencin de Operacin Diferencial en RAM Dinmicas.
El anterior amplifcador de salida responde a seales de diferencia que aparecen en
flas de bits. Entonces, es capaz de rechazar seales de interferencia que son comunes
amabas flas, como las causadas por acoplamiento capacitivo proveniente de flas de
palabras. Para que este rechazo de modo comn sea efcaz, debe tenerse cuidado para
igualar ambos lados del amplifcador, tomando en cuenta los circuitos que alimentan cada
lado. Esta es una consideracin importante en cualquier intento por hacer que la salida
inherentemente asimtrica de la celda DRAM aparezca diferencial.
Cada fla de bits se divide en dos mitades idnticas. Cada media fla se conecta a la
mitad de las celdas de la columna y a una celda adicional, conocida como celda falsa, te-
niendo un condensador de almacenamiento
D S
C C =
. Cuando una fla de palabras del lado
izquierdo se selecciona para lectura, la celda falsa del lado derecho, que es controlada
por
_
D
__

, tambin se selecciona, y viceversa, entonces, cuando una fla de palabras del


lado derecho se selecciona, la celda falsa sirve como la otra mitad de una celda DRAM
diferencial. Cuando la fla de bits de la mitad izquierda est en operacin, la fla de bits de
la mitad derecha acta como su complemento (o fla
__
B
) y viceversa.
El funcionamiento del circuito de la Figura 8.49 es el siguiente: las dos mitades de la
fla se precargan a
DD
V /2
y sus voltajes se igualan. Al mismo tiempo, los condensadores
de las dos celdas falsas se precargan a
DD
V /2. Entonces se selecciona una fla de pala-
bras y la celda falsa del otro lado se activa (con
D

o
_
D
___
elevada a
DD
V
). Por lo tanto la
media fla conectada a la celda seleccionada desarrollar un incremento de voltaje (arriba
de
DD
V /2
) de
V(1)
o
V(0)
dependiendo de si se almacena un 1 o un 0 en la celda.
Mientras tanto, la otra mitad de la fla tendr su voltaje conservado igual al de CD (es de-
cir,
DD
V /2
). El resultado es una seal diferencial de
V(1)
o
V(0)
que el amplifcador
de salida detecta y amplifca cuando est activado. Como siempre, al trmino del proceso
regenerativo, el amplifcador har que el voltaje en una mitad de la fla se convierta en
DD
V

y que en la otra mitad se convierta en 0.
Figura 8.49 Circuito para obtener operacin diferencial a partir de la celda DRAM asimtrica
13

13 Circuitos Microelectrnicos, Sedra Smith
Igualacin y
precarga
Amplificador
de salida
Igualacin y
precarga
Cs Cs
Cs Cs CD
CD
Lneas de palabras Lneas de palabras
Celda falsa
izquierda
Celda falsa
derecha
Lnea 1/2 BK Lnea 1/2 BK

D D
314
El Decodifcador de Direccin de Fila
Se requiere que el decodifcador de direccin de fla seleccione una de las
M
2 flas de
palabras, en respuesta a una entrada de direccin de M bits. Como ejemplo considere
el caso de que M 3 = y denote los tres bits de direccin A0, A1 y
A2
, y las ocho flas
de palabras
0 7
W , .., W
. Convencionalmente, la
0
W
de fla de palabra ser alta cuando
A0 0 =
, A1 0 = y
A2 0 =
, por lo que podemos expresar 0
W
como una funcin de Bool de
A0
, A1 y
A2
:
0 0 1 2
__ __ __
0 2 1
W A A A A A A = + + =
Por lo tanto, la seleccin de 0
W
puede ser efectuada por una compuerta NOR de tres
entradas cuyas tres entradas se conecten a
A0
,
A1
y
A2
, y cuya salida se conecte a la
fla de palabras 0. La fla de palabras 3
W
ser alta cuando A0 1 = , A1 1 = y
A2 0 =
, y
____________________
___ ___ ___
3 0 1 2 0 1 2
W A A A A A A = = + +
En consecuencia la seleccin de
3
W
puede ser realizada por una compuerta NOR de
tres entradas, y que estas estn conectadas a
_
0
__
A ,
___
1
A y
2
A y cuya salida est conectada
a la fla 3 de palabras. En esta forma podemos ver que este decodifcador de direccin
se puede construir con ocho compuertas NOR de tres entradas. Cada compuerta NOR
es alimentada con la apropiada combinacin de bits de direccin y sus complementos,
correspondientes a la fla de palabras a la cual est conectada su salida.
Un mtodo sencillo para construir estas funciones NOR lo constituye la estructura de
matriz como se muestra en la Figura 8.50.
Figura 8.50 Decodifcador de direccin NOR en forma de circuito
14

14 Circuitos Microelectrnicos, Sedra Smith
(1.12)
(1.13)
P
P
P
P
P
Fila 0
Fila 1
Fila 2
Fila 3
VDD
A2 A2 A1 A1 A0 A0
Direccin de fila
315
Este circuito es dinmico, donde cada fla de renglones tiene unido un dispositivo de
canal p que se activa antes de proceso de decodifcacin mediante el uso de la seal de
control de precarga P

. Durante la precarga ( P

baja), todas las flas de palabras son ele-


vadas a DD
V
. Se supone que, en este punto, los bits de entrada de direccin todava no se
aplican y todas las entradas son bajas; de aqu que no haya necesidad para que el circuito
incluya el transistor de evaluacin utilizado en compuertas lgicas dinmicas. Entonces, la
operacin de decodifcacin comienza cuando se aplican los bits de direccin y sus com-
plementos. Observe que los transistores NMOS estn situados de modo que las flas de
palabras no seleccionadas se descargarn. Para cualquier combinacin de entrada, slo
una fla de palabras no se descargar y por lo tanto su voltaje permanecer alto en
DD
V .
De igual manera, la fla 3 tiene transistores conectados a
_
0
__
A
,
_
1
__
A
y
A2
, y as ser
alto cuando A0 1 = , A1 1 = y A2 0 = , y as sucesivamente. Una vez que las salidas del
decodifcador se estabilizan, las flas de salida se conectan a las flas de palabra de la dis-
tribucin, por regla general a travs de compuertas de transmisin controladas por reloj.
Este decodifcador se conoce como decodifcador NOR. Es importante anotar que debido
a la operacin de precarga, el circuito decodifcador no disipa potencia esttica.
El Decodifcador de Direccin de Columna
La funcin del decodifcador de direccin de columna es conectar una de las flas de
N
2
bits a la fla de datos de I/O del chip. Entonces, es un multiplexor y se puede poner en
prctica usando circuitos lgicos de transistor de paso, como se muestra en la Figura 8.51.
Lneas de bits
Direccin de
columna
de N bits
Multiplexor
de transitor
de paso
Datos de entrada/ salida
B0
B1 By-1
AM
AM+1
AM+N-1
0
1
2N-1 D
e
c
o
d
i
f
i
c
a
d
o
r

N
O
R
Figura 8.51 Decodifcador de columna construido por una combinacin de un decodifcador NOR y un
multiplexor de transistor de paso
15

Aqu cada fla de bits est conectada a la fla de datos de I/O por medio de un transis-
tor MOS. Las compuertas de los transistores de paso estn controladas por flas
N
2
, una
de las cuales es seleccionada por un decodifcador NOR semejante a la empleada para
decodifcar la direccin de fla.
Una construccin alternativa del decodifcador de columna que utiliza un pequeo
nmero de transistores (pero a cambio de una velocidad de operacin ms lenta), se
15 Circuitos Microelectrnicos, Sedra Smith
316
muestra en la Figura 8.52. Este circuito, que se conoce como decodifcador de rbol, tie-
ne una estructura sencilla de transistores de paso. Desafortunadamente, dado que puede
existir un nmero relativamente grande de transistores en la trayectoria de seales, la re-
sistencia de las flas de bits aumenta y la velocidad se reduce de modo correspondiente.
Figura 8.52 Decodifcador de columna en rbol
16

U
na ROM es una memoria que contienen patrones fjos de datos. Una de sus
aplicaciones es en microprocesadores en donde se utiliza para almacenar
instrucciones del programa de sistema operativo, y es til para este tipo de
aplicaciones ya que no es voltil (retiene su contenido cuando se apaga la
fuente de alimentacin).
Una ROM se puede ver como un circuito lgico combinacional para el cual la entrada
es el conjunto de bits de direccin de la ROM y la salida es el conjunto de bits de datos
recuperados desde la ubicacin dirigida. Este punto de vista lleva a la aplicacin de las
ROM en conversin de cdigos, es decir, en el cambio de cdigo de la seal de un siste-
ma (binario, por ejemplo) a otro. Se utiliza conversin de cdigo, por ejemplo, en sistemas
secretos de comunicaciones, donde el proceso se conoce como codifcacin.
16 Circuitos Microelectrnicos, Sedra Smith
A0 A0 A0 A0 A0 A0 A0 A0
A1
A1
A1
A1
A2
A2
Datos de entrada/salida
Lneas de bits
B0 B1 B2 B3 B4 B3 B6
B7
Memoria de Solo Lectura (ROM)
317
MOS ROM
En la Figura 8.53 se muestra una MOS ROM simplifcada de 32 bits (8 palabras x
4 bits). Esta memoria est compuesta por un conjunto de MOSFET de enriquecimiento
cuyas compuertas estn conectadas a las flas de palabras, con sus fuentes conectadas
a tierra y sus drenajes a las flas de bits. Cada fla de bits est conectada a la fuente de
alimentacin por medio de un transistor de carga PMOS, a la manera de los circuitos l-
gicos pseudo-NMOS. Un transistor NMOS existe en una celda en particular si sta est
almacenando un 0; una celda que almacena un 1 no tiene MOSFET. Esta ROM puede ser
considerada como de 8 palabras de 4 bits cada una. El decodifcador de fla selecciona
una de las ochos palabras al elevar el voltaje de la correspondiente fla de palabras. Los
transistores de celdas conectados a esta fla de palabras conducirn entonces, reducien-
do as el voltaje de las flas de bits (a las que los transistores de la fla seleccionada estn
conectados) de
DD
V
a un voltaje cercano al voltaje de tierra (nivel de lgica 0). Las flas de
bits que estn conectadas a las celdas (de la palabra seleccionada) sin transistores (es
decir, aquellas que almacenan un 1) permanecern al voltaje de la fuente de alimentacin
(lgica 1) por la accin de los dispositivos PMOS de carga de conexin. En esta forma se
pueden leer los bits de la palabra dirigida.
Una desventaja del circuito ROM de la Figura 8.53 es que disipa potencia esttica. Es-
pecfcamente, cuando se selecciona una palabra, los transistores de esta fla en particular
conducirn corriente esttica que es alimentada por los transistores PMOS de carga. La
disipacin de potencia esttica se puede eliminar por medio de un simple cambio. Ms que
conectar a tierra los terminales de la compuerta de los transistores PMOS, se pueden co-
nectar a una fla de precarga

que normalmente es alta. Justo antes de una operacin de


lectura,

se reduce (baja) y las flas de bits se precargan a


DD
V
por medio de los transisto-
res PMOS. La seal de precarga se eleva entonces, y la fla de palabras se selecciona.
Las flas de bits que tienen transistores en la palabra seleccionada se descargan entonces,
indicando as ceros almacenados, mientras que aquellas flas para las que no est presente
un transistor permanecen a
DD
V
, indicando que almacenan nmeros 1.
ROM Programables de Mascarilla
Los datos estudiados antes se determinan en el momento de la fabricacin, de acuer-
do con las especifcaciones del usuario. Este proceso consiste en fabricar circuitos inte-
grados en una oblea de silicio usando una secuencia de pasos de procesamiento que
incluyen fotomscara, grabado y difusin. Es esta forma, se crea un patrn de uniones
e interconexiones en la superfcie de la oblea. Uno de los pasos fnales en el proceso de
fabricacin consiste en cubrir la superfcie de la oblea con una capa de aluminio y luego
se graba de manera selectiva (usando una mascarilla) para eliminar partes de aluminio,
dejando aluminio solo donde se desean las interconexiones. Este ltimo paso se pue-
de emplear para programar (es decir, almacenar un patrn deseado) en una ROM. Por
ejemplo, si la ROM se hace de transistores MOS de enriquecimiento como en la Figura
8.53, entonces se incluyen MOSFET en todas las ubicaciones de bits, pero slo las com-
puertas de los transistores en donde se vayan a guardar ceros se conectan a las flas de
palabras; las compuertas en donde se vayan a guardar nmeros 1 no se conectan. Este
patrn est determinando por la mascarilla, que se produce de acuerdo con las especif-
caciones del usuario.
318
B0 B1 B2 B3
D
i
r
e
c
c
i

n

d
e

p
a
l
a
b
r
a
W3
W5
W1
W4
W2
W6
W7
W8
D
e
c
o
d
i
f
i
c
a
d
o
r

d
e

f
i
l
a
Figura 8.53 Memoria MOS sencilla de solo lectura organizada como 8 palabras x 4 bits
17

Las ventajas econmicas del proceso de programacin con mascarilla deben ser ob-
vias: todas las ROM se fabrican de modo semejante; los diseos personalizados se pre-
sentan durante uno de los pasos fnales de fabricacin.
ROM Programables (PROM y EPROM)
Las PROM son ROM que pueden ser programadas por el usuario, pero solo una vez.
En un diseo tpico utilizado en las BJT PROM se emplean fusibles de polisilicio para
conectar el emisor de cada BJT a la correspondiente fla de dgito. Dependiendo del con-
tenido deseado de una celda ROM, el fusible se puede dejar intacto o quemarse con una
elevada corriente. El proceso de programacin, obviamente, es irreversible.
17 Circuitos Microelectrnicos, Sedra Smith
319
Una ROM programable que se puede borrar, o EPROM, es una ROM que puede ser
borrada y reprogramada tantas veces como el usuarios desee, con lo que es el tipo ms
adaptable de memoria de slo lectura; pero debe observarse que el proceso de borrado
y reprogramacin es lento y puede realizarse pero no con frecuencia.
Las EPROM ms avanzadas utilizan variantes de la celda de memoria cuya seccin
transversal se muestra en la Figura 8.54(a). La celda es bsicamente un MOSFET de
canal n del tipo de enriquecimiento con dos compuertas hechas de material de polisilicio.
Una de las compuertas no est elctricamente conectada a ninguna otra parte del circui-
to, mas bien, se deja fotando y apropiadamente recibe el nombre de compuerta fotante.
La otra compuerta, que se denomina compuerta selectiva, funciona en la misma forma
que la compuerta de un MOSFET normal de enriquecimiento.
Compuerta
Selectiva
Compuerta
Sflotante
Si
Si
xido
Dren n+ Fuente n+
Sustrato de silicio tipo p
(a)
Compuerta
selectiva
(b)
D
S
Figura 8.54 Transistor MOS, (a) Seccin transversal y (b) smbolo de circuito del transistor de compuerta
fotante usada como celda EPROM
El transistor MOS de la de la Figura 8.54 se conoce como transistor de compuerta fo-
tante. En el smbolo que lo acompaa, la lnea interrumpida denota la compuerta fotante.
La celda de memoria se conoce como celda de compuerta apilada.
La operacin del transistor de compuerta fotante, parte del hecho de que antes de
programar la celda no exista carga en la compuerta fotante y el dispositivo opera como
MOSFET normal de enriquecimiento de canal n. Por lo tanto, exhibe la curva caractersti-
ca
D GS
i V
es la que se observa en la Figura 8.55(a) y se dice que almacena un 1.
320
Figura 8.54 Ilustracin del desplazamiento de la curva caracterstica D GS
i V
de un transistor de com-
puerta fotante como resultado de una programacin
18

Para programar el transistor de compuerta fotante, se aplica un elevado voltaje (16 a
20V) entre su drenaje y fuente. Simultneamente, se aplica un elevado voltaje (unos 25V)
a su compuerta selectiva. En la Figura 8.56 se muestra el MOSFET de compuerta fotante
durante la programacin. En ausencia de carga alguna en la compuerta fotante, el dis-
positivo se comporta como MOSFET normal de enriquecimiento de canal n. Se crea una
capa (canal) de inversin de tipo n en la superfcie de la oblea como resultado del elevado
voltaje positivo aplicado a la compuerta selectiva. Debido al elevado voltaje positivo en el
drenaje, el canal tiene una forma ahusada.
18 Circuitos Microelectrnicos, Sedra Smith
Sustrato p
Capa de agotamiento
Dren n+ Fuente n+
Canal n
+16V
+25V
xido
Compuerta
Selectiva
No programado (1)
Programado (0)
Voltaje de salida
(a)
(b)
0
iD
GS
Figura 8.55 Transistor de compuerta fotante durante una programacin
321
El voltaje entre drenaje y fuente acelera electrones a travs del canal. A medida que
estos electrones llegan al extremo del drenaje del canal, adquieren energa cintica suf-
cientemente grande y se conocen como electrones calientes. El elevado voltaje positivo
en la compuerta selectiva (mayor que el voltaje de drenaje) establece un campo elctrico
en el xido aislante. Este campo elctrico atrae los electrones calientes y los acelera
hacia la compuerta fotante. En esta forma se carga la compuerta fotante y la carga que
acumula queda atrapada.
Afortunadamente, el proceso de carga de la compuerta fotante es autolimitante. La car-
ga negativa que acumula en la compuerta fotante reduce la intensidad del campo elctrico
en el xido al punto que fnalmente es incapaz de acelerar ms electrones calientes.
La carga negativa atrapada en la compuerta fotante har que los electrones sean
repelidos de la superfcie del sustrato. Esto implica que para formar un canal, el voltaje
positivo que tiene que ser aplicado a la compuerta selectiva tendr que ser mayor que la
requerida cuando la compuerta fotante no est cargada. En otras palabras, el voltaje de
umbral
t
V
del transistor programado ser ms alto que el del dispositivo no programado.
De hecho la programacin hace que la curva caracterstica
D GS
i V
se desplace a la mos-
trada en la Figura 8.55(b). En este estado, conocido como estado programado, se dice
que la celda est almacenado un 0.
Una vez programado, el dispositivo de compuerta fotante retiene su curva caracters-
tica
D GS
i V
desplazada incluso cuando la fuente de alimentacin se apague. De hecho,
resultados experimentales extrapolados indican que el dispositivo puede permanecer en
el estado programado hasta por 100 aos.
Leer el contenido de la celda de compuerta apilada es fcil: un voltaje
GS
V
situado
entre valores bajo y alto de umbral se aplica a la compuerta selectiva. Mientras que un
dispositivo programado (el que almacena un 0) no conduce, un dispositivo no programa-
do (el que almacena 1) conduce densamente.
Para regresar el MOSFET de compuerta fotante a su estado no programado, la carga
almacenada en la compuerta fotante tiene que regresar al sustrato. Este procedimiento
de borrado se efecta iluminando la celda con luz ultravioleta durante un tiempo especi-
fcado, esta se encarga de impartir la sufciente energa fotnica a los electrones atrapa-
dos, permitindoles vencer la inherente barrera de energa y por lo tanto ser transporta-
dos por el xido, de regreso al sustrato. Para permitir este proceso de borrado, el paquete
EPROM contiene una ventanilla de cuarzo. Es importante anotar que el dispositivo puede
ser borrado y programado muchas veces.
Una ROM programable adaptable es la PROM borrable elctricamente (EEPROM).
Como su nombre lo indica, una EEPROM se puede borrar y reprogramar elctricamente
sin necesidad de iluminacin ultravioleta. Las EEPROM utilizan una variante del MOS-
FET de compuerta fotante.
C
A
P

U
L
O
9
Lgica Dinmica en
CMOS
325
Introduccin
Lgica esttica versus lgica dinmica
L
a lgica dinmica o tambin llamada lgica sincronizada es una metodologa de
diseo en los circuitos lgicos CMOS digitales que fue muy popular en los aos
setenta y en los ltimos aos ha resurgido en el diseo de circuitos digitales de
alta velocidad. La lgica dinmica se distingue de la llamada lgica esttica en
el sentido que utiliza una seal de reloj en la implementacin de circuitos lgicos com-
binacionales, es decir, los circuitos lgicos en los que la salida es una funcin slo de
la entrada actual. El habitual uso de una seal del reloj es para sincronizar las transi-
ciones en circuitos de lgica secuencial, y para la mayora de las implementaciones de
lgica combinacional, una seal de reloj no es ni siquiera necesaria.
L
a mayor diferencia entre lgica esttica y lgica dinmica es que en la lgica
dinmica una seal de reloj es usada para evaluar la lgica combinacional.
En un circuito lgico esttico, cada nodo tiene en todo momento una trayectoria
de baja resistencia a dd
V
o tierra. Por esta razn el voltaje de cada nodo est
bien defnido en todo momento y ningn nodo se deja fotando. Los circuitos estticos no
necesitan relojes (es decir seales de tiempo peridicas) para su operacin, aunque los
relojes pueden estar presentes para otros propsitos. En contraste los circuitos lgicos
dinmicos a punto de ser analizados dependen del almacenamiento de voltajes de seal
en capacitancias parsitas ubicadas en ciertos nodos del circuito. Como la carga se esca-
par con el tiempo, los circuitos tienen que ser refrescados peridicamente; por tanto, es
esencial la presencia de un reloj con cierta frecuencia mnima especifcada. En la lgica
dinmica la salida se tomar alta o baja durante distintas partes del ciclo de reloj.
Aunque la lgica CMOS esttica es ampliamente utilizada por sus elevados mrgenes
ruido y la relativa facilidad de diseo, tiene la limitacin de que a elevadas frecuencias
pierde sus ventajas. Para aplicaciones de circuitos que requieren las ms altas velocidades
posibles, es aqu donde la lgica dinmica CMOS cuenta con numerosas ventajas frente
a la esttica CMOS, incluyendo no slo el desempeo a altas velocidades, sino tambin la
reduccin signifcativa de la superfcie. Sin embargo las ventajas no vienen sin un costo, ya
que debido a la naturaleza de la lgica dinmica CMOS, pueden aparecer efectos indesea-
dos en el circuito lo cual requiere un esfuerzo adicional en el diseo de ingeniera.
Los dispositivos estticos tienen intrnsecamente ms componentes y transistores sin-
cronizados que los dispositivos dinmicos. Un latch completo, por ejemplo, en su confgu-
racin tradicional requiere de 66 transistores mientras que en una confguracin dinmica
326
puede requerir solo de 36 transistores. El nmero de transistores usados para construir un
fip fop es reducido al utilizar la lgica dinmica a diferencia de la esttica. Reducir el n-
mero total de transistores no slo permite que el dispositivo general sea signifcativamente
menor en tamao, sino que tambin reduce los requisitos de alimentacin del sistema.
La combinacin de circuitos de lgica esttica y dinmica puede producir una me-
jora del rendimiento en una variedad de funciones tiles, tales como latches, fip fops
y latches diferenciales.
La combinacin de bloques de precarga con bloques de no precarga se denomina
lgica combinacional.
Principio Bsico
E
l entendimiento de los principios bsicos de lgica dinmica CMOS comien-
za como primer paso por un entendimiento de las propiedades bsicas de
los dispositivos MOSFET, as como las caractersticas de lgica esttica y
pseudo-NMOS. Debido a la estructura interna de dispositivos MOSFET, una
capacitancia bien calculada puede ser asociada a travs de todas las combinaciones
posibles de las terminales de la compuerta, el drenaje, la fuente, y el cuerpo. Cuando la
carga es aplicada a estas capacitancias, las correspondientes terminales tendrn subi-
das de voltaje, y cuando la carga es quitada, las terminales tendrn un decaimiento en
la tensin, por lo cual se podra modelar como un condensador. Modelar los terminales
MOSFET como condensadores, es til para explicar los voltajes y corrientes asociadas
con los MOSFETs en un circuito complejo.
Los MOSFETs son caracterizados por sus tres modos de operacin: corte, activo,
y saturado. Sin embargo, durante el fujo de la corriente por el dispositivo, para ambos
modos activo y saturado, es til considerar el MOSFET como encendido en estado de
conduccin o apagado cuando ninguna corriente fuye. Para un NMOS, el dispositivo est
encendido cuando la tensin entre la compuerta y la fuente (
GS
V
) es mayor que la ten-
sin de umbral del dispositivo, T
V
. Para este documento, las entradas de las compuertas
MOSFET podran ser alto o bajo,
DD
V
o GND respectivamente. Por lo tanto, en el PMOS
si la fuente est conectada a
DD
V
, el PMOS slo estar encendido si la compuerta esta en
baja tensin. Del mismo modo, si la fuente NMOS est conectado a GND, el NMOS slo
se activa cuando la compuerta de tensin esta en alta tensin.
En la lgica estndar CMOS, un dispositivo PMOS complementa siempre un dispo-
sitivo NMOS. La modifcacin de esta lgica para que un menor nmero de dispositivos
PMOS sean necesarios mejora enormemente el rendimiento del circuito. Un mtodo para
reducir el nmero de dispositivos PMOS en el circuito es usar lo que se denomina lgica
pseudo-NMOS, que en lugar de utilizar un PMOS para cada dispositivo NMOS, utiliza
327
un solo dispositivo PMOS como una carga para todos los dems NMOS. Dado que la
tensin en la compuerta del PMOS est siempre en GND, entonces el dispositivo PMOS
est siempre encendido. La salida despus del circuito pseudo-NMOS es selectivamente
descargada a GND a travs de la lgica NMOS. Mientras los dispositivos NMOS estn en
el estado encendido forman un pull down hacia GND y el dispositivo PMOS est siempre
ON, habr algunas veces durante el funcionamiento del circuito donde el camino se forma
a partir de
DD
V
a GND. La lgica pseudo-NMOS debe ser sensible con el fn de reducir
al mnimo la disipacin de potencia. En otras palabras, el PMOS debe ser dbil o tan
pequeo como para tener la menor capacitancia asociada con el dispositivo.
Ahora teniendo cierto entendimiento de las propiedades bsicas de los dispositivos MOS-
FET, se empezar a explicar la estructura bsica de los circuitos lgicos MOS dinmicos. La
Figura 9.1 muestra la compuerta lgica dinmica bsica, que se compone de una red de cir-
cuitos lgicos NMOS o de polarizacin a nivel lgico bajo (PDN). En esta estructura se tienen
dos conmutadores en serie que son operados peridicamente por la seal de reloj CLK o ,
dependiendo de la nomenclatura, cuya forma de onda se muestra en la Figura 9.2.
Figura 9.1 Estructura bsica de circuitos lgicos MOS dinmicos
1
Figura 9.2 Forma de onda del reloj requerido para operar el circuito lgico dinmico
2
1 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
2 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
VDD
CL
QP
Qc
PDN
A
B
C
y

VDD

Precarga
Evaluar
0
t
328
Cuando

se encuentra en un nivel bajo, P


Q
se activa y se dice que el circuito est
en fase de inicio o precarga. Cuando se encuentra en un nivel alto, P
Q
se desactiva y
e
Q
se activa, y el circuito se encuentra en la fase de evaluacin. A la salida se encuentra
L
C
que denota la capacitancia total entre salida y tierra.
Durante la precarga,
P
Q conduce y carga la capacitancia L
C
de modo que al fnal del
intervalo de precarga el voltaje en la salida Y es igual a DD
V
. Tambin durante la precarga
se permite que las entradas A, B y C cambien y se asienten en sus valores apropiados.
Se puede observar que como e
Q
est desactivado, no existe trayectoria a tierra.
Durante la fase de evaluacin
P
Q
se desactiva y e
Q
se activa. Ahora, si la combinacin
de entrada es una que corresponde a una salida alta, la lgica del circuito NMOS o PDN
no conduce (justo como en una compuerta CMOS complementaria) y la salida permane-
ce alta en DD
V
. Por otra parte, si la combinacin de entradas es una que corresponde a
una salida baja, los transistores NMOS apropiados en la PDN conducirn y establecern
una trayectoria entre el nodo de salida y tierra a travs del transistor activo
e
Q
. Por tanto,
L
C
se descargar a travs del PDN y el voltaje en el nodo de salida se reducir a 0V.
Como ejemplo se muestra la funcin Y B A C = + en la Figura 9.3. La determinacin del
tamao de los transistores de la red PDN con frecuencia sigue el mismo procedimiento que
se emplea en el diseo de los CMOS estticos. Para
P
Q
se elige un cociente W/L sufcien-
temente grande para garantizar que
L
C
se cargar por completo durante el intervalo de
precarga. Sin embargo, el tamao de P
Q
deber ser pequeo de modo que la capacitancia
L
C
no se incremente de manera signifcativa. sta es una forma sin relacin de lgica MOS,
en la que los niveles de salida no dependen de los cocientes W/L de los transistores.
Figura 9.3 Circuito de ejemplo
3
3 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
VDD
QP
Qc
A
B
C
y= A + BC

329
A continuacin se explicar brevemente algunas fuentes de operacin no ideal de
circuitos lgicos dinmicos.
Mrgenes de ruido
Considerando a
H
NM
y
L
NM
los mrgenes de ruido de una familia de circuitos lgi-
cos, con H OH IH
NM V V
y
L IL OL
NM V V
, de acuerdo a la curva caracterstica de transfe-
rencia de voltaje (VTC) de un inversor lgico (Figura 9.4).
Efectos no ideales
VOH
VO
VM
VOL
VOL VOH VIH
VM
VIL
VMH
VML
Vt
Pendiente = -1
Pendiente = -1
Pendiente = +1
0
Figura 9.4 Caracterstica de transferencia de voltaje de un inversor lgico
4
Durante la fase de evaluacin los transistores NMOS comienzan a conducir con
I tn
v V =
, entonces:
IL IH tn
V V V
Y por tanto los mrgenes de ruido para este caso sern:
L tn
NM V =
H DD tn
NM V V =

4 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
(1.1)
(1.2)
(1.3)
330
De esta forma, los mrgenes de ruido estn lejos de ser iguales y
L
NM es ms bien
bajo. Aunque
H
NM
es alto, otros efectos no ideales reducen su valor, como se ver en
breve. Sin embargo se puede observar que el nodo de salida es uno de alta impedancia
y por tanto ser susceptible a la captacin de ruido y otras perturbaciones.
Decaimiento del voltaje de salida provocada por efectos de fuga
Si no existiera una trayectoria a tierra a travs de la red PDN, idealmente el voltaje
de salida permanecer alto en
DD
V
. Sin embargo, esto se basa en la suposicin de que
la carga
L
C
permanecer intacta. En la prctica existir corriente de fuga que har que
L
C
se descargue lentamente y que el voltaje de salida
y
V
disminuya. La principal fuente
de fugas es la corriente opuesta de la unin inversamente polarizada entre la difusin de
drenaje de los transistores que estn conectados al nodo de salida y el sustrato. Tales
corrientes pueden estar del orden de
12
10 A

a
15
10 A

y se incrementan rpidamente con


la temperatura (casi se duplican con cada 10C de elevacin de temperatura). Por tanto
el circuito puede funcionar en forma defectuosa si el reloj opera a muy baja frecuencia y
el nodo de salida no es refrescado peridicamente.
Carga Compartida
La Figura 9.5 explica otra forma en que L
C
puede perder parte de su carga y por tanto
hacer que y
V
decrezca de manera importante por debajo de
DD
V
.
Figura 9.5 Carga Compartida
5
5 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
VDD
QP
Q1
C1
Q2
CL
iD1
iD1
Y
VDD
=VDD
0
0V
0
331
En la Figura 9.5 se pueden ver solo 1
Q
y 2
Q
, los dos transistores superiores de la PDN,
junto con el transistor de precarga
P
Q
. En este caso 1
C
es la capacitancia entre el nodo co-
mn de 1
Q
y 2
Q
y tierra. Al principio de la fase de evaluacin, una vez que
P
Q
se desactiva
y
L
C
se carga a
DD
V
, se supone que 1
C
inicialmente esta descargada y que las entradas
son tales que en la compuerta de
1
Q
se tiene una seal alta, mientras que en la compuerta
de 2
Q
la seal esta baja. Es fcil ver que
1
Q
se activar y que su corriente de drenaje
1 D
i

fuir como se indica. Por tanto,
1 D
i
descargar a L
C
y cargar a
1
C
. Aunque a la larga 1 D
i

se reducir a cero,
L
C
habr perdido algo de su carga, la cual habr sido transferida a
1
C
.
Para reducir al mnimo este efecto, un mtodo sera agregar un dispositivo de canal
p que conduzca continuamente una pequea corriente para reponer la carga perdida por
L
C
, como se muestra en la Figura 9.6.
Figura 9.6 a adicin de un transistor
L
Q
permanentemente activo soluciona el problema de carga com-
partida a expensas de la distribucin de potencia esttica
6
La adicin de este transistor bajar el nivel de impedancia del nodo de salida y lo
har menos susceptible al ruido, al tiempo que resolver los problemas de fugas y de
distribucin de carga. Otro mtodo es precargar los nodos internos, es decir, precargar
el capacitor
1
C
, con lo cual el precio que se paga, es el incremento de la complejidad del
circuito y de las capacitancias de nodo.
Compuertas lgicas dinmicas conectadas en cascada
Si se intenta conectar en cascada las compuertas lgicas dinmicas surge un gran
problema. Considere la situacin que se ilustra en la Figura 9.7, donde dos compuertas
dinmicas de una sola entrada estn conectadas en cascada. Durante la fase de pre-
carga 1 L
C
y 2 L
C
se cargarn a travs de 1 P
Q
y 2 P
Q
, respectivamente. Por tanto al fnal
del intervalo de precarga se tiene
1 y DD
v V =
y 2 y DD
v V =
. A continuacin considere lo que
sucede en la fase de evaluacin para el caso de entrada A alta. Obviamente, el resul-
tado correcto ser 1
Y
bajo 1
0
y
v =
y
2
Y
alto
2 y DD
v V =
. Sin embargo lo que sucede es un
poco diferente. Conforme comienza la fase de evaluacin, 1
Q
se activa y 1 L
C
comienza
6 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
VDD

QP QL
CL
Y
332
a descargarse, sin embargo, al mismo tiempo, 2
Q
se activa y 2 L
C
tambin comienza a
descargarse. Solo cuando 1 y
v
decae por debajo de
tn
V
,
2
Q
se desactivar. Sin embargo,
por desgracia, en ese momento
2 L
C
habr perdido una cantidad signifcativa de su carga
y 2 y
v
ser menor que el valor esperado de
DD
V
(aqu es importante sealar que en la l-
gica dinmica una vez que la carga se pierde no puede ser recuperada). Este problema
es lo sufcientemente serio para hacer que la conexin en cascada sea una proposicin
imprctica, no obstante, se han propuesto varios esquemas para posibilitar la conexin
en cascada en circuitos lgicos dinmicos.
VDD
QP1
Q1
QC1
CL1
Y1

A
VDD
QP2
Q2
QC2
CL2
Y2

Figura 9.7 Dos compuertas lgicas de dos entradas simples conectadas en cascada. Con la entrada A
alta, durante la fase de evaluacin
L2
C
se descargar en parte y la salida
2
Y
caer por debajo de
DD
V
lo
que puede provocar un funcionamiento lgico defectuoso
7
Lgica PSEUDO NMOS
La lgica pseudo-NMOS est basada en el hecho de usar solamente transistores
NMOS al implementar bloques usando slo un transistor PMOS. El desarrollo de este tipo
de lgica se dio a razn de mejorar la lgicas existentes de transistores NMOS de enri-
quecimiento y NMOS de agotamiento, ya que si bien, stas posibilitaban que el proceso
de fabricacin fuera ms sencillo que el de CMOS y permitan la realizacin de sistemas
completos en NMOS, tenan desventajas como el alto consumo de potencia esttica y los
pequeos mrgenes de ruido. Tambin se desarroll con el objetivo de trabajar conjunta-
mente con los circuitos CMOS complementarios y mejorar algunas de sus caractersticas
como el nmero de transistores, mas no para remplazar este otro tipo de lgica. En la
7 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
Tipos de Lgica CMOS dinmica
333
Figura 9.8 se muestra el esquema del inversor lgico pseudo-NMOS, el transistor
N
Q se
activa por el voltaje de entrada CLK1, mientras que el transistor
P
Q
se comporta como
una carga activa para
N
Q
,de aqu el nombre de pseudo-NMOS. Podemos observar que
una gran ventaja de esta confguracin es que para agregar entradas adicionales solo se
deben poner ms transistores NMOS sin necesidad de su complemento, con esto reduci-
remos los tiempos de propagacin que aparecen por la convergencia de las compuertas
CMOS complementarias.
QP
QN
gate
gate
nmos
pmos
drain
drain
source
source
clk1
Out
Figura 9.8 Inversor pseudo-NMOS
Caractersticas estticas
Las caractersticas estticas para el inversor pseudo-NMOS se pueden deducir de
una forma similar a las de la lgica CMOS, podemos observar que las corrientes de dre-
naje para ambos transistores, con
1
l
v CLK =
y
0
1 v out =
, estn dadas por:
( ) ( )
2
0
1
,
2

i k v V parav v V saturacin =
( ) ( )
2
0 0 0
1
* ,
2

i k v V v v parav v V triodo
(
=
(

( ) ( )
2
0
1
,
2

i k V V parav V saturacin =
( ) ( ) ( ) ( )
2
0 0 0
1
* ,
2
DP p DD t DD DD t
i k V V V v V v parav V triodo
(
=
(

Con la suposicin que tn tp t
V V V = =
y empleando
'
( / )
n n
k k W L = y
'
( / )
p p
k k W L =
para simplifcar los clculos.
Para obtener la curva de transferencia de voltaje (VTC) del inversor, se grafcan las
ecuaciones entre los valores extremos de la alimentacin, en la Figura 9.9 estn super-
puestas las ecuaciones para las regiones trodo y saturacin de los respectivos transistores.
(1.4)
(1.5)
(1.6)
(1.7)
334
Figura 9.9 Construccin grfca para determinar la curva caracterstica de transferencia de voltaje del inversor
8
Observando primero el caso en que
0
l
v =
,
N
Q
se encuentra en regin de corte, mien-
tras que P
Q
opera en la regin de trodo. El inversor trabajar en el punto A de la Figura
9.9. La corriente esttica es cero y la disipacin de potencia esttica tambin. Cuando
l DD
v V =
, el inversor opera en el punto E de la Figura 9.9, de acuerdo a esto
OL
V
no es
cero, sino que es un valor un poco mayor que cero, por lo cual la salida conducir una
corriente y habr una disipacin de potencia esttica signifcante.
Caractersticas dinmicas
Para obtener las caractersticas dinmicas del inversor se trabaja igual que con el
inversor CMOS, se pone una carga capacitiva a la salida, la cual se carga con la corrien-
te del transistor PMOS dp
i
y se determina el tiempo de subida PLH
t
. En pseudo-NMOS
el caso de la descarga es distinto, ya que a la corriente del transistor NMOS se le debe
restar la corriente del PMOS que siempre est presente, y para este tipo de lgica los
tiempos de subida y de bajada sern distintos, es decir su forma de onda ser asimtrica
debido a que las ecuaciones que relacionan los tiempos dependen de los valores de fabri-
cacin
p
k
y
n
k
, los cuales guardan entre si una relacin de escala
r
, que es la relacin
que tambin van a guardar los tiempos de subida y de bajada siendo
PLH
t

r
veces ms
grande que
PHL
t
.
Curva de transferencia de voltaje (VTC)
En la Tabla 9.1 y la Figura 9.10 se pueden observar las diferentes regiones de la curva
VTC, dependiendo del modo de funcionamiento de los transistores, y las condiciones con
que se dan cada una de las regiones. Deduciremos algunas expresiones para las cuatro
regiones de la VTC basndonos en la Tabla 9.1 y las ecuaciones (1.4) a (1.7) de las co-
rrientes de drenaje para ambos transistores.
8 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
Vi = VDD
Vi = 0
Vo
iDN ,iDP
i esttica
E
A
VDD - Vt VDD Vt
VOL
Curva de carga
335
Regin Segmento de
VTC
N
Q
P
Q
Condicin
I AB Corte Triodo
l t
v V <
II BC Saturacin Triodo
0 l t
v v V
III CD Triodo Triodo
0 t l t
V v v V
IV DE Triodo Saturacin
0 t
v V
Tabla 9.1 Regiones de operacin del inversor pseudo-NMOS
9
Regin I: entre los puntos A y B tenemos que:
0 0H DD
v V V = =
Regin II: entre los puntos B y C, igualamos DN
i
en saturacin con DP
i
en triodo, y
sustituyendo n p
k rk =
, obtenemos que
( ) ( )
2 2
0 t DD t i t
v V V V r v V = +
El valor de
IL
V
se obtiene al diferenciar esta ecuacin y sustituir
0
/ 1
i
V V = y
i IL
v V =
9 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
Vo
(Vo = Vi)
VOH = VDD
Vt VOL
Regin lV
VOL
VOH
VIL VM VIH
A B
C
D
E
Regin lll
Pendiente = -1
0
Pendiente = +1
Pendiente = -1
Regin l Regin ll
4
3
2
1
4 3 2 5
Vi
Figura 9.10 Curva caracterstica de transferencia de voltaje para el inversor pseudo-NMOS.
Curva trazada para
5
dd
V V =
,
1
tn tp
V V = =
, 9 r =
(1.8)
(1.9)
336
( )
1
DD t
IL t
V V
V V
r r

= +
+
El voltaje de umbral M
V
(o umbral
V
) es por defnicin el valor de i
v
con el cual
0 i
v v =
( )
1
DD t
M t
V V
V V
r

= +
+
Por ltimo, el extremo de segmento de la regin II (punto C) se encuentra sus-
tituyendo
0 i t
v v V =
en la ecuacin (1.9), la condicin para que
N
Q
abandone la
saturacin y pase a regin trodo.
Regin III: entre los puntos C y D, tenemos una seccin muy corta que no es
relevante. El punto D se caracteriza como
0 t
v V
Regin IV: entre los puntos D y E, igualamos DN
i
en triodo con DP
i
en satura-
cin y sustituimos
n p
k rk = , obtenemos
( ) ( ) ( )
2 2
0
1
i t i t DD t
v v V v V V V
r
=
El valor de
IH
V se puede determinar al diferenciar esta ecuacin y establecer
0
/ 1
i
V V =
( )
2
3
IH t DD t
V V V V
r
= +
El valor de
OL
V
se halla sustituyendo
i DD
v V =
en la ecuacin (1.12),
( )
1
1 1
OL DD t
V V V
r
(
= (
(

La corriente esttica que conduce el inversor en el estado de salida baja se
encuentra con la ecuacin (1.6)
( )
2
1
2
stat p DD t
I k V V =
Por ltimo, se utilizan las ecuaciones (1.10) y (1.14) para determinar
ML
N
y las
ecuaciones (1.8) y (1.13) para determinar
MH
N
,
( )
( )
1 1
1 1
1
ML t DD t
N V V V
r
r r
(
(
=
(
+
(

(1.10)
(1.11)
(1.12)
(1.13)
(1.14)
(1.15)
(1.16)
337
( )
2
1
3
MH DD t
N V V
r
| |
=
|
\ .
Finalmente se observa que puesto que la tecnologa de proceso determina
DD
V

y
t
V
, el nico parmetro para controlar los valores de
OL
V
y los mrgenes de ruido
es la relacin
r
. Generalmente este factor est entre 4 y 9, siendo
/
n p
r k k =
.
Reglas bsicas de diseo en la lgica Pseudo NMOS
Para el diseo necesitamos escoger los valores de
r
y la (W/L) para uno de los
transistores. Los parmetros de diseo ms importantes son
OL
V
,
ML
N
,
MH
N
,
stat
I ,
D
P
,
PLH
t
y PHL
t
. En este tipo de diseo lo primero que se hace es escoger la razn
r
, la
cual determina todos los puntos de infexin de la curva VTC, entre ms grande sea
r
menor ser
OL
V
y mayores los mrgenes de ruido, sin embargo, si la r es muy
grande, aumenta la asimetra de la respuesta dinmica. Por lo general se escoge
una r de 4 a 10. Una vez elegida r , seleccionamos
( / )
n
W L
o
( / )
p
W L
. La esco-
gencia de uno u otro de estos parmetros conlleva a caractersticas diferentes, si
escogemos un
( / )
n
W L
pequeo podemos conservar un valor pequeo de rea de
la compuerta y obtener un valor pequeo para C . Si escogemos un
( / )
p
W L
peque-
o podemos conservar bajas la
stat
I
y la D
P
. Para aplicaciones de alta velocidad se
escoge un
( / )
p
W L
de modo que
stat
I
se encuentre entre 50A y 100A. Al contrario
que en CMOS, los distintos niveles de tensin vienen marcados por la relacin de los
tamaos de los transistores NMOS y PMOS. Esta relacin es de forma aproximada:

p p
OL Saturacin del PMOS
n n
W
V V
W

Compuertas caractersticas
Inversor
El esquema es el mismo de la Figura 9.8. Las relaciones de los transistores son
( / ) 2
p
W L =
y
( / ) 12
n
W L =
.
En el resultado de las caractersticas estticas (Figura 9.12) se puede ver, como
habamos estudiado antes, que el nivel bajo a la salida no es cero sino aproximada-
mente
1V
(hecho as para exagerar el efecto de pseudo-NMOS), lo que nos lleva a
un consumo de potencia esttica. En las caractersticas dinmicas vemos que los
tiempos de subida son de
19ps
y los de bajada son apenas de
3ps
, es decir se
conserva la relacin r en los tiempos de propagacin como se haba dicho.
En la curva VTC correspondiente (Figura 9.13), se observa que el nivel bajo
en la salida si es de un voltio, y que el margen de ruido es muy pequeo para I
v
.
(1.17)
(1.18)
338
Figura 9.11 Layout del inversor pseudo-NMOS de la Figura 9.8
Figura 9.12 Simulacin en Pspice del layout de la Figura 9.11, del inversor, pseudo-NMOS
339
Figura 9.13 Curva caracterstica de transferencia de voltaje (VTC), del inversor, pseudo-NMOS
Figura 9.14 Esquema de compuerta NAND de 3 entradas, pseudo-NMOS
4.00
5.00
2.50
1.50 0.50
0.00
1.00
2.00
3.00
4.00 1.00 2.00 3.00 3.50 4.50
Clock1
s1
NAND de 3 Entradas
El esquema de la compuerta se observa en la Figura 9.14.
gate
gate
nmos
pmos
drain
drain
source
source
clk1
out1
nmos
drain
source
nmos
drain
source
gate
gate
clk2 clk3
Para la construccin del layout de la compuerta, se estableci la relacin de los
transistores como
p
(W/L) 2 =
y
n
(W/L) 12 =
(Figura 9.15).
340
Figura 9.15 Layout de compuerta NAND de 3 entradas, pseudo-NMOS
Figura 9.16 Simulacin en Pspice del layout de la Figura 9.15, compuerta NAND de 3 entradas, pseudo-NMOS
En las caractersticas de salida se puede apreciar de nuevo que los niveles
bajos varan pero no llegan a ser cero (Figura 9.16).
341
Figura 9.17 Esquema de compuerta NOR de 2 entradas
Figura 9.18 Layout de compuerta NOR de 2 entradas, pseudo-NMOS
NOR de 2 entradas
El esquema de la compuerta se observa en la Figura 9.17
gate
gate
nmos
pmos
drain
drain
source
source
clk1
out1
nmos
drain
source
gate
clk2
Para la construccin del layout de la compuerta, se estableci la relacin de los tran-
sistores como ( / ) 2
p
W L = y ( / ) 12
n
W L = (Figura 9.18)
342
De nuevo es notorio el hecho, pero aun ms evidente que el nivel bajo no es cero
(Figura 9.19).
Figura 9.19 Simulacin en Pspice del layout de la Figura 9.18, compuerta NOR de 2 entradas, pseudo-NMOS
Figura 9.20 Amplifcador de fuente comn con fuente de corriente y carga capacitiva
Implementaciones tpicas
Las aplicaciones ms tiles de esta tecnologa se encuentran en donde la salida se
mantenga la mayor parte del tiempo en un nivel alto.
Amplifcador de fuente comn con fuente de corriente y carga capacitiva
VDD
Vin
Vout
CL
IL
Q1
343
Figura 9.21 XOR de 2 entradas en pseudo-NMOS
Figura 9.22 PLA en pseudo-NMOS
VDD = 3.3V
X1
X2
X1 X2
a
(a)
b
c
VDD = 3.3V
X1 X2
Vblas = 1.65V
Vblas = 1.65V
8/0.6
8/0.6
8/0.6
4/0.6
4/0.6
4/0.6
Q3
Q2
Q7
Q4
Q5
Q1
X1
X2
Q6
(b)
PLA (Programmable Logic Array) en pseudo-NMOS
AND Plane OR Plane
bc
ac
ab
abc
abc
abc
abc
a
b
c
s
Cout
344
Memoria ROM implementada en pseudo-NMOS
Y5
Y4 Y3 Y2
Y1 Y0
ROM Array
Weak
pseudo-nMOSS
pullups
A1
A0
2:4
DEC
Figura 9.23 Memoria ROM implementada en pseudo-NMOS
Lgica C2MOS (Clocked CMOS Logic)
Este tipo de lgica presenta el esquema bsico que se observa en la Figura 9.24,
consistente en la combinacin de lgica convencional esttica (redes NMOS y PMOS), y
dos transistores, un NMOS y otro PMOS, a la salida de la compuerta.
De acuerdo con la Figura 9.24, cuando el reloj que controla los transistores a la salida
de compuerta, se encuentra en 1, la salida viene determinada por las entradas a la misma
y por la funcin lgica que implementan las redes de transistores. Una vez la seal de reloj
cambia a 0, los transistores mencionados se ubican en corte, con lo que la salida queda en
alta impedancia y por tanto se memoriza el valor lgico computado anteriormente.
Obviamente, por el esquema mostrado, esta lgica requiere ms rea que la lgica
esttica convencional, adems de ser ms lenta por la presencia de los transistores men-
cionados en serie, adems de requerir la presencia de la seal de reloj y su complemento.
345
Red PMOS
Red NMOS
Salida
Clk
Clk
Entradas
Figura 9.24 Estructura bsica de la lgica C2MOS
10

Por todo lo anterior su nico uso es formar estructuras con reloj y capacitancias de
memorizacin que sirvan de interfaz con otras lgicas dinmicas.
Lgica CMOS dinmica de precarga y evaluacun (PE Logic)
Como su nombre lo indica, en este tipo de lgica primero se realiza la precarga de la
salida hacia
DD
V
mediante un transistor PMOS cuando CLK se encuentra en 0 (fase de
precarga), y despus se realiza un proceso de evaluacin del valor de la salida a travs
de un transistor NMOS, con CLK en 1 (fase de evaluacin). Si el valor de la salida debe
ser 1, entonces la red NMOS se debe encontrar en corte, sin existir camino a tierra y el
nodo de precarga permanece en 1, en un estado de alta impedancia. Si la salida debe
ser 0, la red NMOS se debe encontrar en saturacin, y el nodo de almacenamiento en-
cuentra un camino a tierra y este se descarga a 0, como era de esperarse. En la Figura
9.25, se muestran dos confguraciones para este tipo de lgica.
Figura 9.25 Estructura de la lgica PE
11

10 RUBIO A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politc-
nica de Catalunya, SL. Barcelona, 2003. pp 179,180,185
11 RUBIO A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica
de Catalunya, SL. Barcelona, 2003. pp 179,180,185
Red NMOS
Clk
a)
Out
Red NMOS
b)
Out
Clk
346
Esta lgica presenta el inconveniente de que las entradas slo pueden variar durante
la fase de precarga, ya que si lo hacen durante la fase de evaluacin podran dar lugar a
un valor errneo en la salida, esto lleva al inconveniente de no poder conectar compuer-
tas lgicas PE en cascada.
Figura 9.26 Funcin lgica X ( ) A B C = + ,
___
Y X =
en lgica PE. Se presenta error cuando se evala el vector
ABC (101) =

12

Por ejemplo, en la compuerta de la Figura 9.26, se precarga el valor de X y de Y
a 1, durante la fase de precarga. Si el vector de entrada es ABC (101) = , entonces el
valor de X e Y de manera ideal es 0 y 1, respectivamente. Cuando se pasa de la fase
de precarga a la fase de evaluacin, entonces el valor de X comienza a descargarse;
sin embargo, mientras permanezca en un valor lo sufcientemente grande para activar el
NMOS, entonces se descargar el valor de Y , produciendo un valor errneo en la salida.
Lgica CMOS DOMIN
Es una forma de lgica dinmica que produce compuertas que pueden ser conecta-
das en cascada. La Figura 9.27 muestra la estructura de esta compuerta.
Figura 9.27 a) Compuerta lgica CMOS DOMIN
13
, b) Esquema de dos compuertas CMOS DOMIN de en-
trada individual conectadas en cascada
14
12 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcnica
de Catalunya, SL. Barcelona, 2003. pp 179,180,185
13 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing.
14 Knauth L.A., Dynamic CMOS. EEE 425 Honors Project Fall 1997 Advisor: ZAck Ciccone.
http://www.lauraknauth.com/academic/DynCMOS.html
CLK
B
X
A
Y
CLK
X
Y
Precarga Evaluacin
Valor
errneo
VDD
A
B
C
PDN
QP
Qc
X
Y

a) b)
VDD
VDD
VDD
VDD
VOUT
VOUT
Inverter Buffer Inverter Buffer
Cascaded Stage
NMOS
Logic
Gate
NMOS
Logic
Gate
First Stage
CLK
347
Se observa que es simplemente una compuerta lgica dinmica bsica con un inver-
sor CMOS esttico conectado a su salida. La operacin de la compuerta es simple, du-
rante la precarga, X se elevar a
DD
V
y la salida de la compuerta Y estar a 0V . Durante
la evaluacin, dependiendo de la combinacin de la variable de entrada, X permanecer
alta y por tanto la salida Y permanecer baja, o descender a 0V y la salida Y se elevar
a
DD
V
. Por tanto, durante la evaluacin la salida permanece baja o realiza slo una tran-
sicin de nivel bajo a nivel alto.
Para ver por que las compuertas CMOS DOMIN pueden ser conectadas en casca-
da, considere la situacin de la Figura 9.28.
Figura 9.28 Dos compuertas lgicas CMOS DOMIN de entrada simple conectadas en cascada
15

En la Figura 9.28 se muestran dos compuertas DOMIN conectadas en cascada.
Por simplicidad se muestran compuertas de una sola entrada. Al fnal de la precarga,
1
X
estar a
DD
V
,
1
Y
a 0V . Como en el caso anterior, suponga que A est alta al principio de
la evaluacin. Por tanto conforme

se eleva, el capacitor 1 L
C
comienza a descargarse
haciendo que
1
X
baje. Mientras tanto, la entrada baja en la compuerta de 2
Q
mantiene
a 2
Q
desactivado y 2 L
C
permanece totalmente cargado. Cuando 1 X
v
cae por debajo del
voltaje de umbral del inversor 1
I
, 1
Y
se elevar y activar a 2
Q
, que a su vez comienza a
descargar a 2 L
C
y hace que 2
X
baje. Con el tiempo, 2
Y
se eleva a
DD
V
.
Con base en esta descripcin, se ve que como la salida de la compuerta DOMIN
est baja al principio de la evaluacin, no ocurrir una descarga prematura del capacitor
en la compuerta subsiguiente en la cascada. Como se indica en la Figura 9.29, la salida
1
Y
provocar una transicin de 0 a 1 en
PLH
t
segundos (despus del borde ascendente
de reloj), subsecuentemente, la salida
2
Y
hace una transicin de 0 a 1 despus de otro
intervalo
PLH
t
. La propagacin del borde ascendente a travs de una cascada de com-
puertas se parece a fchas de domin colocadas una junto a la otra que caen y derriban a
la siguiente, lo cual es el origen de su nombre. La lgica CMOS DOMIN se aplica en el
diseo de decodifcadores de direcciones en chips de memoria, por ejemplo.
15 Sedra A.S., Smith K.C., Microelectronic Circuits. 5th ed., Sanders Publishing
VDD
QP1
Q1
QC1
CL1
Y1

A
VDD
QP2
Q2
QC2
CL2
Y2

X1
X2
I2
I1
348
La lgica dinmica posee la ventaja de reducir considerablemente los requerimientos
de rea de chip, ofrece operacin a alta velocidad y disipacin de potencia esttica cero
(o muy poca). Tambin posee desventajas en muchos efectos no ideales, los cuales ya
se analizaron. Se debe recordar que la disipacin de potencia dinmica es una cuestin
importante de lgica dinmica. Otro factor que deber ser considerado es el tiempo
muerto durante la precarga, cuando la salida del circuito an no est disponible.
Una alternativa a la lgica DOMIN es la lgica NORA DOMIN. En la Figura 9.30
se muestra la estructura bsica de la lgica NORA, que se caracteriza por la alternancia
de MOSFETs, en la lgica de bloques de PMOS a las compuertas de la lgica NMOS,
y as sucesivamente.
A pesar de que esta estructura en cascada elimina el problema de activacin de
los transistores de precarga y evaluacin de etapas encadenadas, el exceso de uso de
PMOS en la formacin de la lgica reduce la velocidad mxima de reloj y aumenta la su-
perfcie del sistema. Por esta razn, es preferible utilizar slo la NMOS y dejar el PMOS
como elementos de precarga.
Figura 9.30 Lgica NORA DOMIN
16

16 Knauth L.A., Dynamic CMOS. EEE 425 Honors Project Fall 1997 Advisor: ZAck Ciccone.
http://www.lauraknauth.com/academic/DynCMOS.html.
VDD
0
t
Y1 Y2
Figura 9.29 Formas de onda durante la fase de evaluacin
VDD
Prechargue
CLK
NMOS
Logic
Gate
NMOS
Logic
Gate
PMOS
Logic
Gate
VDD VDD
CLK
CLK
Evaluation Prechargue
Prechargue
Evaluation
Evaluation
349
Otra consideracin de diseo para la lgica NORA, es cuando se necesitan combinar los
bloques de lgica dinmica NORA, con bloques de lgica esttica. Segn se observ con la
lgica DOMIN, solo se podr permitir en la salida un cambio de bajo a alto una vez, durante
la fase de evaluacin de la lgica NMOS y viceversa para el PMOS, de modo que slo un
nmero par de bloques estticos pueden ser utilizados entre dos bloques de lgica dinmica.
Otro inconveniente importante de esta confguracin, es el uso de las dos fases de
reloj. Para un circuito que opera a altas velocidades, el reloj se vuelve cada vez ms im-
portante, dado que las seales de ambas fases de reloj deben ser entregadas casi en el
mismo instante para que el circuito funcione correctamente. El enrutamiento de una fase
de reloj para millones de elementos en un circuito hace que el retraso se minimice, lo que
resulta en un gran reto para los diseadores.
Siguiendo con los inconvenientes de esta confguracin, otro muy importante es el en-
rutamiento de una segunda fase de reloj a una cantidad similar de elementos del circuito,
de tal manera que el retardo se reduzca al mnimo en comparacin no slo a s mismo,
sino a la primera fase de reloj. El tiempo de demora entre la primera y la segunda fase del
reloj se conoce como asimetra de reloj o clock skew. La presencia de asimetra de reloj
en un circuito reduce la velocidad mxima de operacin de ese circuito, ya que la lgica
no se puede evaluar correctamente durante este tiempo de retardo (Figura 9.31). Esto
puede ser eliminado mediante el uso de una sola fase de reloj, true single-phase clocking
(TSPC), para el circuito de reloj.
Figura 9.31 Asimetra de reloj
17

17 Knauth L.A., Dynamic CMOS. EEE 425 Honors Project Fall 1997 Advisor: ZAck Ciccone.
http://www.lauraknauth.com/academic/DynCMOS.html.
Phase 1
Phase 2
Dead Time
350
Simulacin en PSpice de la lgica DOMIN
Simulacin del circuito de la Figura 9.28 en PSpice.
V1 = 5
V2 = 0
TD = 1ns
TR = 1ns
TF = 1ns
PW = 50ns
PER = 20ns
V1 = 5
V2 = 0
TD = 1ns
TR = 1ns
TF = 1ns
PW = 50ns
PER = 100ns
+
_
+
_
+
_
V
V
V
Mbreakn
Mbreakn
Mbreakp
5Vdc
Mbreakn Mbreakn
Mbreakn
0 0
0
Mbreakn
0
Mbreakp Mbreakp Mbreakp
V
V2
M3
M2
M1
C1
0.01p
M7
M8
M4
M5
M6
C2
0.01p
M9
M10
Figura 9.32 Circuito en PSpice de dos compuertas lgicas CMOS DOMIN de entrada simple conecta-
das en cascada
Figura 9.33 Grfcas de los voltajes en el tiempo
Figura 9.34 Grfcas del cambio de los voltajes en el tiempo, despus de un borde ascendente de reloj.
En las Figuras 9.33 y 9.34 se observan las grfcas de los voltajes en el tiempo, de la
simulacin del circuito de la Figura 9.32. En la Figura 9.34 se puede observar en detalle
el retardo de las seales, efecto por el cual se le da el nombre de lgica DOMIN.
5.0V
4.0V
3.0V
2.0V
1.0V
0V
40ns 44ns 48ns 52ns 56ns 60ns
Time
64ns 68ns 72ns 76ns
80ns
V(M3:g) V(M9:d)
V(M7:d)
5.0V
4.0V
3.0V
2.0V
1.0V
0V
52.0ns 52.2ns 52.4ns 52.6ns 52.8ns 53.0ns
Time
53.2ns 53.4ns 53.6ns 53.8ns
54.0ns
V(M3:g) V(M9:d) V(M7:d)
351
Lgica NP DOMIN (o Zipper)
La diferencia con la lgica CMOS DOMIN, radica en que en esta lgica se elimina
el inversor ubicado en la salida. Con el fn de conectar las compuertas en cascada,
esta lgica alterna redes de transistores NMOS y PMOS. En la Figura 9.35 se puede
observar esta confguracin.
Figura 9.35 Estructura bsica de la lgica NP DOMIN o Zipper
18
La alternancia se produce debido a que una compuerta con red NMOS controla a
una compuerta con red PMOS, y viceversa. Esta limitacin se solucionar utilizando,
irnicamente, inversores de salida, ya que, con esto, la ventaja que pretenda presentar
esta lgica queda eliminada. Adicionalmente, se genera la necesidad de introducir un
reloj de dos fases; es decir, se requiere a CLK y a su complemento, para activar, respec-
tivamente, la red NMOS y la red PMOS. Otro aspecto que debe tenerse en cuenta, ya en
la parte fsica, es el tamao de los transistores PMOS, que deben ser ms anchos que
los transistores NMOS, para que ambos presenten las mismas resistencias de paso. Lo
anterior conlleva a un incremento del rea, el cual implica a su vez un incremento en el
retardo y en el consumo.
Lgica TSPC (True Single Phase Clock Logic)
Esta lgica debe su nombre al hecho de que no requiere de un reloj con dos fases.
Al igual que la lgica Zipper, la lgica TSPC cuenta con dos tipos de compuertas: una red
de transistores NMOS y una red de transistores PMOS (Figura 9.36). La conexin entre
dichas redes se realiza utilizando una estructura que permite trabajar en pipeline (Figura
9.37). En la salida se encuentra una estructura similar a la utilizada en la lgica C2MOS,
para memorizar la salida. Este efecto de memorizacin, unido a la tcnica de intercalar
compuertas N y P, permite el uso de un reloj con una sola fase.
La lgica TSPC est entre las familias dinmicas ms rpidas, y tiene un gran atrac-
tivo por el nmero bajo de transistores empleados.
18 Jacomet M., VLSI System Design. http://www.scribd.com/doc/2898746/VLSI-system-design
NMOS
Logic
NMOS
Logic
PMOS
Logic
CLK
CLK CLK
pre
pre
pre
cval
cval
cval
a blocks
a blocks
p blocks
p blocks
352
Lgica
N
CLK
CLK
OUT
CLK
Entradas
a) b)
Lgica
P
CLK
CLK
CLK
OUT
Entradas
Figura 9.36 Estructura bsica de la lgica NP DOMIN o Zipper
19
Figura 9.37 Estructura bsica de la lgica NP DOMIN o Zipper
20
Lgica CVSL DINMICA
En la lgica dinmica la informacin se representa mediante la tensin asociada a la
carga almacenada en un nodo, el cual se encuentra en una situacin de alta impedancia. La
compuerta bsica de la lgica CVSL dinmica o DCVSL (por sus siglas en ingles Dynamic
Cascode Voltage Switch Logic) se muestra en la Figura 9.38. Puede observarse en este caso
un transistor en serie con los bloques NMOS y conectado a tierra por el otro extremo; el cual
es controlado por una seal de reloj, que a su vez controla los transistores de pull-up PMOS.
Esta lgica se basa en la tecnologa pseudo-NMOS con la introduccin de ciertas modi-
fcaciones los cuales permiten eliminar los problemas de la lgica anterior. En la Figura 9.38
se observa que el esquema no es ms que dos compuertas DOMIN trabajando de forma
complementaria. La ventaja de esta lgica respecto a la DOMIN es una mayor fexibilidad
lgica al poder realizar cualquier funcin de forma inmediata, ya que siempre cuanta con la
seal y su complemento.
19 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcni-
ca de Catalunya, SL. Barcelona, 2003. pp 179,180,185
20 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcni-
ca de Catalunya, SL. Barcelona, 2003. pp 179,180,185
Bloque N
Bloque N
Bloque P
Bloque P
Entradas
CLK
CLK
Bloque N
Bloque P
E
v
a
l
u
a
c
i

n
P
r
e
c
a
r
g
a
+
L
a
t
c
h

s
a
l
i
d
a
P
r
e
c
a
r
g
a
+
L
a
t
c
h

s
a
l
i
d
a
P
r
e
c
a
r
g
a
+
L
a
t
c
h

s
a
l
i
d
a
E
v
a
l
u
a
c
i

n
E
v
a
l
u
a
c
i

n
353
Figura 9.38 Confguracin bsica de una compuerta DCVSL
21
Entre otras ventajas de la lgica DCVSL se encuentran la obtencin simultnea en
las salidas de la funcin lgica y su complemento, la disminucin de las capacitancias
parsitas en los nodos de salida (proveyendo mayor velocidad de respuesta) y la elimi-
nacin de la disipacin de potencia esttica. Al existir los inversores a las salidas de
la confguracin aumenta el fan-out de la compuerta; sin embargo como desventaja se
encuentra un mayor requerimiento de rea activa, mayor cantidad de interconexiones y
mayor complejidad del diseo al requerir el complemento de las seales de entrada.
Variaciones en la confguracin de Lgica CVSL
Static Differential Split-Level Logic(SDSL)
En este tipo de confguracin se agregan dos transistores NMOS conectados por los
gates y a su vez conectados a un voltaje de referencia: /2
ref DD th
V V V = + , esto para reducir
cambios lgicos inesperados en los nodos de salida. As las salidas se colocan a la mitad del
voltaje de alimentacin, lo cual permite un menor retardo en el proceso y menor disipacin
de potencia; pero al tener que aadir dos transistores mas, el rea del dispositivo aumenta.
DCVS-NORA
Otra familia de operacin dinmica es la DCVS-NORA (No Race), el cual incluye unos
pFETs ms para disminuir la competencia entre los dispositivos nFETs y pFETs. Esta fami-
lia es especialmente indicada para estructuras con pipeline, aunque tiene como desventaja
el uso de una mayor cantidad de transistores en confguracin cascode, la confguracin
bsica se muestra en la Figura 9.39.
21 Rubio A., y otros. Diseo de Circuitos y sistemas integrados. Ediciones de la Universidad Politcni-
ca de Catalunya, SL. Barcelona, 2003. pp 179,180,185
CLK
CLK
Entradas
diferenciales
F
F
R
e
d

F
R
e
d

F
354
out
out
dbil
dbil
q
q

rbol - NMOS
Figura 9.39 Confguracin DCVS-NORA.
EDCVSL Tipo I
La compuerta bsica de la lgica EDCVSL (por sus siglas en ingles, Enhanced Differen-
tial Cascode Voltage Switch Logic) tipo I se observa en la Figura 9.40. Cuando la seal de
control (CLK) se encuentra en nivel bajo 0, los transistores de precarga
1 M
y
2 M
conducen
colocando los nodos de salida al nivel de DD
V
; adems, los transistores 5 M y 6 M no condu-
cen, abriendo as el camino a tierra. Durante la fase de evaluacin, es decir cuando la seal
de control se encuentra en un nivel alto de 1, los transistores de precarga dejan de conducir
mientras que los transistores 7 M y 8 M conducen creando un camino para la corriente en-
tre los transistores de precarga y el rbol lgico, dependiendo de las entradas. Por su parte
el transistor
9 M
acta como una fuente de corriente dinmica, usada para limitar la corrien-
te transferida por ese camino. Los transistores
3 M
y
4 M
aceleran la fase de evaluacin y
mantienen los niveles lgicos en las salidas.
Durante este proceso se generan dos corrientes
I
e IB ; I representa la corriente acti-
vada por el rbol lgico, mientras que IB representa la corriente proveniente de la rama del
otro lado (del transistor 9 M ). Cuando IB es mayor que
I
, el voltaje en
________
OUT
cae ms rpido
que el voltaje en OUT; logrando de esta manera la conmutacin de las salidas.
Con la confguracin EDCVSL se obtiene un desempeo asimtrico en las salidas, don-
de una salida es ms rpida que la otra. No obstante la salida con menor velocidad presenta
un consumo mucho menor de potencia, debido al menor fujo de corriente.
355
Logic Tree
I
N
P
U
T
S
CLK
CLK
CLK
l
M1
M5
M3 M4 M2
M6
M7
M9
1B
MB
OUT OUT
Figura 9.40 Confguracin EDCVSL tipo I
22
EDCVSL Tipo II
La compuerta bsica de la lgica EDCVSL tipo II, que evita los problemas de asime-
tra de la lgica EDCVSL tipo I, se observa en la Figura 9.41. Por su parte en esta con-
fguracin, el transistor 9 M es controlado por una salida intermedia ubicada en la fuente
del transistor 5 M , lo cual permite almacenar un nivel alto en el transistor 9 M cuando no
hay conduccin de corriente en el rbol lgico, o un nivel bajo en el caso contrario.
La ventaja de los dos tipos de lgica EDCVSL radica en la reduccin del nmero de
interconexiones y la simplifcacin del rbol lgico al eliminar las seales de entrada com-
plementadas. Adicionalmente, con la lgica EDCVSL se puede emplear solo la estructura
paralela para la evaluacin, mientras que con la lgica DCVSL se requieren siempre las
dos estructuras (serie y paralela).
Figura 9.41 Confguracin EDCVSL tipo I
23
22 KANG D.W., KIM B.Y., Design of Enhanced Differential Cascode Voltage Switch Logic (EDCVSL)
circuits for high fan-in gate. Department of Electrical and Computer Eengineering. Northeastern University.
23 KANG D.W., KIM B.Y., Design of Enhanced Differential Cascode Voltage Switch Logic (EDCVSL)
circuits for high fan-in gate. Department of Electrical and Computer Eengineering. Northeastern University.
Logic Tree
I
N
P
U
T
S
CLK
CLK
CLK
l
M1
M5
M3 M4 M2
M6
M7
M9
1B
MB
OUT OUT
356
Ejemplos CVSL
AND-NAND de 4 entradas
CLK
CLK
OUT OUT
CLK
A
B
C
D
A B C D
Figura 9.42 AND-NAND de 4 entradas, en lgica DCVSL
Figura 9.43 OR-NOR de 4 entradas, en lgica DCVSL
OR-NOR de 4 entradas
CLK
CLK
OUT
OUT
CLK
A
B
C
D
A B C D
357
XOR-XNOR de 2 entradas
Figura 9.44 XOR-XNOR de 2 entradas, en lgica CVSL
24
24 Tenhunen H. Circuit techniques for CMOS logic. Kungl Tekniska Hgskolan. http://www.eet.bme.
hu/~benedek/CAD_Methodology/Courses/logicdesign/CMOSlogi.pdf
Figura 9.45 Circuito en PSpice de la compuerta XOR-XNOR de 2 entradas, de la fgura 9.41
B
F
A
B B B
F
A
V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = 1m
PER = 2m
V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = .5m
PER = 1m
NMOS
NMOS
NMOS
NMOS
NMOS
NMOS
PMOS
PMOS
+
_
+
_
+
_
+
_
+
_
0
5
M1 M3 M4
M2
M8
M5
M7 M6
V2 V5 V3
V4
V1 = 0
V2 = 5
TD = 0
TR = 1u
TF = 1u
PW = .5m
PER = 1m
V1
V V
V
V V
V
358
V(V2 : +)
5.0V
2.5V
0V
a)
V(V5 : +)
5.0V
2.5V
0V
b)
V(V3 : +)
5.0V
2.5V
0V
c)
V(V4 : +)
5.0V
2.5V
0V
d)
V(M2 : s)
2.0V
1.0V
0V
e)
V(M3:d)
2.0V
SEL
0V
f)
0s
2ms 4ms
6ms 8ms 10ms
Figura 9.46 Resultados de la simulacin. a) A, b) A, c) B, d) B, e) XNOR, y f) XOR
BUFFER / INVERSOR
Para ilustrar el funcionamiento bsico de la lgica CVSL, se estudiara el circuito de
un buffer/inversor simple como el mostrado en la Figura 9.47. Este usa entradas com-
plementarias
A
y
___
A
las que estn asociadas con los voltajes
A
V
y __
A
V
respectivamente.
Idealmente estn relacionadas por __
A DD
A
V V V + =
.
Las salidas esta determinadas por f y
__
f y estn defnidas como se muestra. Estas son
descritas por f
V
y
__
f
V
donde __
f DD
f
V V V + =
. A travs del anlisis, es importante recordar que
el switcheo de este circuito se basa en la diferencia de las seales __
( , )
A
A
V V
y
__
( , )
f
f
V V
, y no
en los voltajes individuales.
Ya que los FETs 1 Mn y 2 Mn pueden ser modelados como interruptores controlados
por voltaje, la operacin es simple. Suponiendo que 1 A = y
___
0 A =
, los voltajes de entrada
son A DD
V V =
y
__
0
A
V =
, as que
2 Mn
est activo y
1 Mn
est en corte. Como
2 Mn
est con-
duciendo,
2
0
DSn
V V
y la variable de salida
f
es cero. La accin de realimentacin del latch
conduce a
2 Mp
a conduccin, el cual genera
__
DD
f
V V =
, que corresponde a
__
1 f
. Con lo que
se tiene que
__
f A =
y
__
f A = . El caso contrario se obtiene a travs de un anlisis parecido.
+
_
+
_
+
_
+
_
+
_
+
_
+
_
+
_
+ +
_ _
VDSn1 VDSn2
VDSp1
VDSp2
VDD
VSGp1 VSGp2
Mp1 Mp2
Mn1
Mn2
VA
VA
Vf
f
Vf
f
A A
Figura 9.47 Buffer/Inversor CVSL
359
Figura 9.49 Buffer/Inversor utilizado para la simulacin
A continuacin se muestran los resultados obtenidos al realizar una simulacin en
ORCAD del Buffer/Inversor de la fgura 9.47.
V1 = 0
V2 = 5
TD = .25m
TR = 10 u
TF = 10u
PW = 0.25m
PER = 0.5m
+
_
+
_
5dc
V3
V4
M5
M6
VCC
VCC
A
Aneg
MbreakP
MbreakN
0
0
0
Figura 9.48 Confguracin utilizada para generar A y A .
V
V
M3 M4
M2
M1
VCC
MbreakP MbreakP
fneg f
MbreakN MbreakN
Aneg A
360
5.0V
2.5V
0V
V(A)
5.0V
2.5V
0V
V(Aneg)
5.0V
0V
-5.0V
V(f) - V(fneg)
SEL
0s 0.4ms 0.8ms
1.2ms 1.6ms 2.0ms
50uW
100uW
0W
W(M4)
20uW
40uW
0W
W(M3)
200uW
400uW
0W
W(M2)
10uW
20uW
0W
W(M1)
SEL
200us
300us 400us 500us
600us
Figura 9.50 Comportamiento del buffer/inversor.
Figura 9.51 Consumo de potencia en los diferentes mosfet.
361
Figura 9.52 (a) Implementacin en CVSL de la funcin Q. (b) Implementacin en compuertas NAND-
CMOS de la funcin Q.
Funcin ( )
__ __ __ __ __
Q ABC D A B C D = + + +
Para la implementacin de rboles lgicos ms complejos se pueden emplear algoritmos
de reduccin, los cuales proveen una manera casi automtica de disear la lgica a emplear.
Como se mencion anteriormente, este tipo de lgica tiene ventajas con respecto a
otras familias lgicas y maneras de construccin de funciones lgicas, analicemos ahora
un pequeo ejemplo que ilustra un poco estas ventajas. En la Figura 9.52(a) se mues-
tra un circuito CVSL que emplea 12 dispositivos, su principal ventaja es la disminucin
en consumo de potencia y aumento de velocidad de operacin; al realizar esta misma
aplicacin mediante el uso de compuertas NAND de tecnologa CMOS se emplean 5
elementos como se muestra en la fgura 52(b), lo que implica un total de 28 dispositivos,
sin tener en cuenta los inversores adicionales si se quiere una salida complementada. Al
emplear lgica CMOS complementaria, se emplean un total de 16 transistores, por lo que
se puede observar una reduccin de 6 PMOS en CVSL, y por lo tanto una disminucin en
la capacitancia de entrada del circuito.
(a)
N
N
N
N N N
N
N
N
N
D D
A
A A
A
C C
B B
Q
Q
P P
VH
12 DEVICES
Q= ABCD + A(B+C+D)
A
A
A
B
B
C
D
A
C
D
(a)
(b)
28 DEVICES
Q
Compuerta XOR de dos entradas
A continuacin se muestran los resultados encontrados al simular una compuerta
XOR usando lgica CVSL y su comparacin con una XOR de lgica CMOS.
362
V
VCC
MbreakP MbreakP
MbreakN
MbreakN MbreakN
MbreakN
MbreakN
MbreakN
MbreakN
Bneg
Aneg
Qneg
Q
A A
0 0
0
M7
M11
M14
M9 M10
M8
M12
M13
Figura 9.53 Confguracin de compuerta XOR CVSL
Figura 9.54 Comportamiento de la compuerta XOR CVSL
5.0V
2.5V
0V
V(A)
5.0V
2.5V
0V
V(Aneg)
5.0V
0V
-5.0V
V(Q) - V(Qneg)
SEL
0s 0.2ms 0.4ms
0.6ms
0.8ms 1.0ms
363
5.0V
0v
-5.0V
250.76us
251.00us 251.5us 252.00us
252.46us
Time
V(Q) - V(Qneg)
A1= 251.341u, -3.9992
A2= 251.690u, 4.0559
A3= -349.287n, -8.0551
Probe Cursor
A1= 513.291u, 545.091n
A2= 518.064u, 4.5875
dif= -4.7733u, -4.0424
Probe Cursor
Time
4.00V
5.08V
2.00V
0V
506.54us 510.00us 515.00us 520.00us 525.00us 529.00us
V(out)
Figura 9.55 Tiempo de subida para la XOR CVSL
Figura 9.56 Tiempo de subida para la XOR CMOS 4070
364
Ejemplos resueltos de circuitos
lgicos dinmicos
1. Con base en el circuito lgico dinmico simple de la Figura 9.1, bosqueje circuitos
completos para las compuertas NOT, NAND y NOR, las dos ltimas con dos en-
tradas y un circuito para el cual Y C AB D = + .
Desarrollo
En todos los diseos siguientes, la salida de las compuertas es la que va al canal A
del osciloscopio.
Figura 9.57 Diseo compuerta NOT con lgica dinmica
Figura 9.58 Diseo compuerta NAND con lgica dinmica
365
Figura 9.59 Diseo compuerta NOR con lgica dinmica
Figura 9.60 Diseo de funcin Y AB CD = + con lgica dinmica
2. En ste y el siguiente problema se investiga la operacin dinmica de una compuerta
NAND de dos entradas realizada en la forma lgica dinmica y fabricada en una tecno-
loga de proceso CMOS para la cual
' ' 2
3 75 /
n p
k k A V = =
,
0.8
tn tp
V V V = =
y
3
DD
V V =
.
Para mantener
L
C
pequea, se utilizan dispositivos NMOS de tamao pequeo para los
cuales / 1.2 /0.8 m W L m = (se incluye
e
Q
). El transistor PMOS de precarga
p
Q
tiene
/0 2. .8 4 m m
. Se determina que la capacitancia L
C
es de
15fF
. Considere la opera-
cin de precarga con la compuerta de p
Q
a 0V y suponga que con 0 t = , L
C
est total-
mente descargada. Se desea calcular el tiempo de elevacin del voltaje de salida, defni-
do como el tiempo para que Y
v
se eleve del 10% al 90% del valor fnal de 3V . Encuentre
la corriente con
0.3
Y
v V =
y la corriente con
2.7
Y
v V =
, luego calcule un valor aproximado
para
r
t
,
(2.7 0.3)/
r L prom
t C I =
donde prom
I
es el valor promedio de las dos corrientes.
366
Desarrollo
Para
0.3
Y
v V =
( )( )
2
1
75 2.4
(3 0.8) 181.5
3 0.8
2
DP
i A = =
Para
2.7
Y
v V =
( )( )
( )
2
0.3
75 2.4
3 0.8 0.3 46.1
3 0.8
2
DP
i A
(
= =
(

Luego
181.5 46.1
113.8
2
prom
I A
| | +
= =
|
\ .
Finalmente
15
6 15 10 (2.7 0.3)
10 316
113.8
TLH r
x
t t x ps


= = =
3. Para la compuerta que se especifc en el problema anterior, evale el retardo
de propagacin de nivel alto a nivel bajo,
PHL
t
. Para obtener un valor aproximado de
PHL
t
reemplace los tres transistores NMOS en serie con un dispositivo equivalente y
encuentre la corriente de descarga promedio.
Desarrollo
Para los tres transistores NMOS en serie la longitud equivalente es
( )
3 3 0.8 2.4
n
L m = =
Entonces para
0.3
Y
v V =
( )
( )
2
1
1.2
75 (3 0.8) 90.75
2.4
2
D
i A = =
Y para
1.5
Y
v V =
( )
( )
2
1.5
1.2
75 3 0.8 1.5 81.56
2.4
2
D
i A
(
= =
(

Luego
90.75 81.56
86.15
2
prom
I A
| | +
= =
|
\ .
Finalmente
15
6 15 10 (3 1.5)
10 261
86.15
TLH
x
t x ps


= =
367
4. La corriente de fuga en una compuerta lgica dinmica hace que el capacitor
L
C

se descargue durante la fase de evaluacin, incluso si la PDN no conduce. Para
30
L
C fF =
e
12
10
fuga
I A

=
, encuentre el tiempo evaluado ms largo admisible si la de-
cadencia del voltaje de salida se tiene que limitar a 0.5V . Si el intervalo de precarga
es mucho ms corto que el tiempo mximo admisible evaluado, encuentre la frecuen-
cia de cronometraje mnima requerida.
Desarrollo
Para un voltaje de salida de
0.5V
15
12
30 10 0.5
15
10
fuga
v x x
t C ms
I

= = =
Si el intervalo de precarga es mucho ms corto que el evaluado, el periodo de la mnima
frecuencia de cronometraje requerida puede ser tan grande como
15ms
, por lo tanto
min 3
1
66.66
15 10
f Hz
x

= =
Simulaciones
P
ara las simulaciones se tomaran las compuertas del ejemplo 1, estas son una
NOT, NAND, NOR y una funcin Y C AB D = + . Estas simulaciones se realizaron
con la herramienta PROTEUS.
Compuerta NOT
En la Figura 9.61 se observa el diseo de la compuerta NOT. En el canal A del oscilos-
copio se puede ver la salida de la compuerta, y en el canal B se puede ver la entrada de la
seal tipo pulso. En los drenajes de los transistores Q1 y Q3 se encuentran las entradas
tipo Clock, caracterstico de esta lgica dinmica.
368
Figura 9.61 Compuerta NOT
Figura 9.62 Simulacin compuerta NOT
Compuerta NAND
La Figura 9.63 nos muestra una compuerta NAND de dos entradas. El canal A del
osciloscopio nos muestra la salida del circuito y los canales B y C nos muestran las en-
tradas del circuito tipo pulso. En los drenajes de los transistores 1 Q y 3 Q se encuentran
las entradas tipo Clock, caracterstico de esta lgica dinmica.
369
Figura 9.63 Compuerta NAND
Figura 9.64 Simulacin compuerta NAND
Compuerta NOR
La Figura 9.65 nos muestra una compuerta NOR de dos entradas. El canal A del osci-
loscopio nos muestra la salida del circuito y los canales B y C nos muestran las entradas
del circuito tipo pulso. En los drenajes de los transistores
1 Q
y
3 Q
se encuentran las
entradas tipo Clock, caracterstico de esta lgica dinmica.
370
Figura 9.65 Compuerta NOR
Figura 9.66 Simulacin compuerta NOR
Funcin
Y AB CD = +
La Figura 9.67 nos muestra una compuerta cuya funcin lgica es Y AB CD = + de
cuatro entradas. El canal A del osciloscopio nos muestra la salida del circuito y los ca-
nales B y C nos muestran las entradas del circuito tipo pulso. Por simplicidad, todos las
entradas tipo pulso se tomaron a una misma frecuencia
371
Figura 9.67 Compuerta funcin Y AB CD = +
Figura 9.68 Simulacin compuerta
Y AB CD = +
C
A
P

U
L
O
1
0
Celdas Estndar
375
Introduccin
A
ntes de iniciar con la explicacin de todos los aspectos referentes al diseo con
celdas estndar, debemos hacer una pequea retrospectiva de cul fue el moti-
vo del nacimiento de este tipo de tecnologa, el cual se bas en la metodologa
ASIC (circuito integrado para aplicaciones especfcas) (por sus siglas en ingles
application-specifc integrated circuits), es un circuito integrado hecho a la medida para
un uso en particular, en vez de ser concebido para propsitos de uso general. Por ejem-
plo, un chip diseado nicamente para ser usado en un telfono mvil es un ASIC. Por
otro lado, los circuitos integrados de la serie 7400 son compuertas lgicas que se pueden
utilizar para una multiplicidad de aplicaciones. En un lugar intermedio entre los ASIC y los
productos de propsito general estn los ASSP (productos estndar para aplicaciones
especfcas) (por sus siglas en ingls, application-specifc standard product).
A mediados de 1980, un diseador elega a un fabricante de ASIC, y luego implemen-
taba el diseo utilizando las herramientas provistas por ese fabricante en particular. A pesar
de que existan herramientas de diseo provistas por terceros, no haba un enlace efectivo
entre stas y los procesos productivos de los fabricantes. Una solucin a este problema,
que adems permiti aumentar la densidad de los ASIC, fue la implementacin de Celdas
Estndares (Standard Cell). Cada fabricante de ASIC creaba bloques funcionales con ca-
ractersticas elctricas conocidas, tales como los tiempos de propagacin, capacitancias e
inductancias, que podan ser representadas en las herramientas desarrolladas por terce-
ros. El diseo basado en Celdas Estndares es el uso de estos bloques funcionales para
alcanzar densidades de compuertas muy altas, y un buen desempeo elctrico. Este tipo
de diseo se ubica entre diseo de matriz de compuertas, y el diseo hecho totalmente a la
medida, en trmino de los costos fjos y de fabricacin de cada unidad.
Hacia fnales de 1980, estuvieron disponibles las herramientas de sntesis lgica,
tales como el Design Compiler. Estas herramientas podan compilar descripciones HDL
en una lista de nodos al nivel de compuertas. Esto dio paso a un estilo de diseo llamado
Diseo basado en Celdas Estndares.
376
Celdas estndar
Defnicin Celdas Estndar
Hablar de Celdas Estndar es hablar de una de las metodologas de diseo de Circuitos
Integrados para Aplicaciones Especfcas (ASICs), que permite realizar un diseo completo
de un circuito integrado con base en la interconexin de elementos lgicos y predefnidos.
La fabricacin completa de celdas estndar permite un buen aprovechamiento de la
superfcie de la oblea de silicio, por cuanto se incorporan slo las celdas funcionalmente
necesarias, ya optimizadas en su diseo, y tales celdas se posicionan (mediante algorit-
mos de placement y routing) de forma que su interconexin sea lo ms directa posible;
por lo tanto permite fabricar un mayor nmero de unidades en cada oblea.
La diferencia entre celdas estndar y los diseos por arreglo de compuertas (gate array)
(correspondientes a diseos partiendo de compuertas prefabricadas), radica en que en el
segundo no es posible utilizar todas las compuertas prefabricadas, ni tampoco conseguir
un ptimo aprovechamiento de estas), pero disminuye fuertemente el costo de la inversin
inicial, ya que solamente se hace necesario personalizar las mscaras y las etapas de fa-
bricacin correspondientes a las conexiones (las lneas de metal); elegir entre cualquiera
de los dos mtodos de fabricacin de un ASIC depende del nmero de ejemplares que se
vayan a integrar, es decir, bsicamente del proceso que salga menos costoso.
Los procesos de diseo y fabricacin de celdas estndar utilizan las siguientes etapas:
1. Especifcaciones / Requisitos
2. Descripcin funcional del comportamiento
3. Diagrama de bloques
4. Esquema circuital con Celdas bsicas prediseadas
5. Colocacin y conexin (Placement & Routing)
6. Sustitucin de las celdas por el dibujo de zonas (layout)
7. MSCARAS
8. Proceso de integracin
9. Test de los circuitos fabricados
Las celdas bsicas tienen dimensiones geomtricas ajustadas entre s, para facilitar
el encaje de unas con otras. Las tareas de ubicacin y conexin de las celdas (placement
and routing) son ejecutadas con la ayuda de potentes herramientas informticas y suelen
ser realizadas por el diseador, en contacto y colaboracin directa con el fabricante. La
sustitucin de las celdas por su layout es realizada directamente por el fabricante.
La descripcin del circuito puede ser grfca (captura de esquemas) o textual (len-
guajes de descripcin circuital o descripcin de hardware) o mezcla de ambas. A medida
que aumenta la complejidad de los circuitos integrados resultan cada vez ms tiles los
lenguajes de descripcin circuital (VHDL, Verilog, etc.) que permiten describir un circuito
D
i
s
e

o

l

g
i
c
o

S
t
a
n
d
a
r
d

C
e
l
l

377
D
i
s
e

o

l

g
i
c
o

S
t
a
n
d
a
r
d

C
e
l
l

a travs de su funcionamiento, sin descender a su confguracin (compuertas, biestables


o bloques); de construir tal confguracin se encarga el correspondiente compilador.
En cuanto al proceso de fabricacin con gate array, o de mdulos equivalentes sobre
los cuales se confgurarn las celdas de la librera (por conexin mediante las capas de
metales), las etapas de fabricacin son las siguientes:
1. Especifcaciones / Requisitos
2. Descripcin funcional del comportamiento
3. Diagrama de bloques
4. Esquema circuital con Celdas bsicas prediseadas
5. Confguracin de las celdas sobre Mdulos Prefabricados
GATE ARRAY
6. MSCARAS DE METALES
7. Integracin de los metales
8. Test de los circuitos fabricados
El proceso de diseo de un circuito integrado digital (en sus diferentes modalidades)
se desarrolla sobre computador, en forma de tareas de tipo CAD, para cuya ejecucin
se dispone de efcaces y potentes aplicaciones informticas. Las herramientas que se
utilizan para el diseo digital con circuitos programables y para el diseo de circuitos in-
tegrados especfcos (a fabricar posteriormente, ASIC) son bsicamente las mismas y se
emplean de la misma forma, diferencindose luego en la forma de compilar el diseo y
en los resultados de tal compilacin.
La complejidad de las celdas puede variar desde el pequeo nivel de integracin
(como por ejemplo compuertas y latchs) hasta componentes de alto nivel de integracin
(como memorias y unidades aritmticas de punto fotante).
La confguracin del layout para un circuito integrado diseado con celdas estndar
(Figura 10.1) consta de las siguientes partes:
Celdas. Zonas en las cuales se colocan los elementos de pequea y mediana
escala de integracin.
Corredores o canales de ruteo. Sectores utilizados para la interconexin de las celdas.
Bloque Funcional. Lugar en donde se colocan los elementos de alto nivel de integracin.
PADs. Permiten la interfaz entre la lgica interna y el exterior del circuito integrado.
378
Celdas
Celdas
Celdas
Celdas
Celdas
Celdas
Canal de ruteo
Canal de ruteo
Canal de ruteo
Bloque
Funcional
Bloque
Funcional
PADS
PADS
Figura 10.1 Layout funcional tpico de un CI con celdas Estndar
Figura 10.2 Celda estndar
La fabricacin de un circuito integrado con esta metodologa, es la misma que la de
un circuito diseado en forma full custom, pues es preciso realizar sobre el silicio todas
la etapas de proceso CMOS.
379
Out
In1
In2
Logic Symbol
Schematic = gate representation
VSS
VDD VDD
Out
In1
In2
Layout = standard gate representatior
Nandx2
VDD VDD
VSS
VSS
Out
Out In2
In2
In1
In1
Figura 10.3 Ejemplo de celda estndar, tipo NAND
1
Caractersticas Generales
Una celda tiene dos lados libres (superior e inferior, usados para su interconexin) y
dos lados de vnculo con otras celdas (izquierdo y derecho, usados para su alimentacin).
Su forma es rectangular y se ubican yuxtapuestas, por lo que estn obligadas a tener
todas la misma altura h.
El ancho
h
de una celda es un mltiplo entero
w
del ancho elemental e
w
(Figura 10.4).
Una fla de celdas consiste en un conjunto que sigue las reglas de disposicin enun-
ciadas y se ubican paralelas entre s dentro del sistema como se ilustra en la Figura 10.4.
Entre las flas se encuentra el corredor o canal de ruteo a travs del cual se encaminan
las lneas de interconexin, el cual no tiene restriccin en cuanto a su anchura, c. a ex-
cepcin de las flas del sistema, nicamente se fjan restricciones para las celdas que
ocupan las celdas asociadas a los pads, que son especfcas.
Figura 10.4 Disposicin General de las Celdas
1 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999
Fila 1
Fila 2
Fila 3
Fila 4
Corredor
Corredor
Corredor
It
C
It=
Wc
W
2 2
3 3
4
380
La unidad de medida utilizada en el diseo de las celdas es la longitud elemental ,
por lo tanto las dimensiones de cada uno de los componentes del sistema debern ser
un nmero entero de veces , el cual depende del proceso y puede ser 1m 0,75m en
1.5 o 1.2 micras respectivamente.
En el diseo de un chip se deben tener en cuenta tres factores muy importantes, a saber:
rea y Dimensiones. Toda celda ocupa un rea del chip y tiene una forma geom-
trica asociada que se debe tener en cuenta para la densidad de integracin.
Puertos. Es tal vez el factor ms importante ya que de la ubicacin de stos depen-
de el enrutamiento del camino de datos y los puntos de alimentacin de la celda.
Estrategia de Interconexin. Las celdas deben ser cableadas juntas usando capas
interconectadas.
Descripcin Geomtrica
El tamao de la celda se representa con los parmetros
h
y e
w
, donde h es la altura
de la celda y
e
w
es el ancho de la misma (generalmente de forma rectangular), dichos
parmetros dependen en gran medida de los puntos de contacto que conectan la celda
con el exterior por medio de lneas de metal, siempre en nmero par, es decir que las di-
mensiones sern un nmero par de veces , . Adicional a las dimensiones de los materia-
les es pertinente revisar dentro de las reglas de diseo, los espaciamientos especifcados
entre las lneas de interconexin del mismo material y entre diferentes.
Otros parmetros que se tienen en cuenta diferentes a los geomtricos en el diseo de
celdas corresponden al voltaje (swing), el sesgo de corriente y el margen de ruido, parme-
tros que unidos a la geometra de diseo, permiten hacerse a una idea del tipo de celda que
se busca, an sin tener en cuenta caractersticas como las velocidades de los transistores.
Los ltimos parmetros de diseo a tener en cuenta son las restricciones que presen-
ta el desarrollo, las cuales son:
Para el metal:
Ancho mnimo de lneas de metal: 3.
Ancho de la cinta de metal de alimentacin: 10, (Metal 2).
Espacio mnimo entre lneas y bordes superior e inferior de la cerda: 10.
Espacio mnimo alrededor de lnea de metal: 2, a cada lado.
Para pozo n (Figura 10.5):
Ancho mnimo del pozo: 30 (la mitad del tamao de la celda).
Distancia mnima entre el pozo y el borde de la celda: 7.
381
60
7 7
30
Figura 10.5 Regiones permitidas para pozo n
reas activas Polisilicio y metal1:
Ancho mnimo entre regiones activas a distinto potencial: 4 (2 en cada lateral de
una regin rectangular).
Ancho mnimo entre polisilicio y metal1: 3 (2 en cada lateral de la regin).
Ancho de las vas de metal: 4.
Dimensiones entre conexiones de metal 1 y metal 2: Cuadrados de lado 2.
Lneas horizontales de metal 2 y lneas verticales de metal 1.
Ancho de corredor de lneas de metal 2: ( ) ( )
c N
(
= + = +

, donde N es el
nmero de lneas horizontales de metal 2.
Contactos y vas:
Recomendable no pasar ninguna va por los caminos de metal2 de alimentacin.
Los contactos deben colocarse teniendo en cuenta 1 alrededor de la celda sin
considerar que las capas salgan de ella.
Los contactos se notan con una B bottom o una T top al principio, segn el lu-
gar donde vallan a colocarse para conectar y haciendo un conteo de izquierda a
derecha empezando por 1, defniendo as si son entradas o salidas as como NC
para los pines sin conexin.
382
Funcin
NC
IN2
IN1
Out1
Out2
Figura 10.6 Diagrama de bloques
Es decir, por ejemplo en la Figura 10.6, la entrada uno IN1 correspondera a T1, y la
entrada dos IN2 a B2, a su vez la salida Out1 a B8 y la salida Out2 a T7 y a B7 as:
Out2 (T7, B7). El T4 no se conecta.
Anchura mnima de contactos y vas: 2.
Las muescas son tratadas como espacios y llevan las mismas reglas de diseo de
los espaciamientos.
No se permiten ngulos diferentes a mltiplos de 90.
No se permiten parmetros de diseo inferiores a 22 en ninguna de las capas.
Descripcin elctrica
Parte del diseo de la celda corresponde a su caracterizacin elctrica, que debe es-
tar establecida para realizar la simulacin. Dicha caracterizacin hace referencia a:
Temperatura de operacin de los dispositivos: Valor nominal: 27C,intervalo entre -25 y 85C.
Tensin de alimentacin:Valor nominal: 5V, intervalo entre 4.5 y 5.5V.
Capacitancia de carga:Valor nominal: 0.5pF, intervalo entre 0 y 5pF.
Tiempos de transicin:Valor nominal: 1ns, intervalo entre 0 y 5ns.
Para las pruebas en las simulaciones se toman generalmente los valores nominales
de los parmetros, sin embargo se hacen pruebas para los casos extremos en donde
para el caso de funcionamiento rpido se usa la temperatura menor, la mayor alimenta-
cin y los tiempos ms cortos con los modelos rpidos de transistores, mientras que en
el caso de funcionamiento ms lento se emplean los valores contrarios.
383
Consumo de Potencia
La potencia que toma la fuente de alimentacin permite determinar las corrientes que
soportarn los contactos y las vas, de manera que se puedan dimensionar la cantidad
de cada uno de ellos.
La capacitancia de entrada tambin hace parte de los parmetros bsicos en el dise-
o de celdas estndar y est defnida como la cantidad de carga ingresada a la entrada
correspondiente, sobre la variacin de tensin producida por dicha carga:
q
c
V

Una estimacin vlida para calcular la capacitancia corresponde al rea total de las com-
puertas vistas desde la entrada por el valor de capacitancia C defnida en las reglas de diseo.
* * c h w C =

En la Figura 10.7 se observa un ejemplo de layout con celdas estndar para una compuerta
respetando las reglas de diseo.
Figura 10.7 Layout de Nivel 1
2
Celdas en L-Edit
L-Edit provee comandos muy potentes para la creacin, edicin y aplicacin de celdas en
la diagramacin de layouts. Dichos comandos se encuentran en el men Cell de la barra de he-
rramientas. Esta herramienta permite asignar nombre a cada celda realizada y al archivo como
tal, de manera que las celdas realizadas puedan ser reutilizadas en el mismo u otro archivo.
2 Pea Martinez, Ana. Design of MOS Current-Mode Logic Standard Cells
(1.1)
(1.2)
384
Cuando se fnaliza la edicin de una celda, hay tres opciones:
La celda editada puede ser guardada simplemente abriendo una nueva celda.
La celda puede ser renombrada usando el comando Rename del men Cell.
Guardar la celda original intacta utilizando el comando Close As, pero guardando
una nueva celda con los cambios realizados bajo otro nombre.
A las celdas guardadas se puede acceder a travs del comando Instance, el cual al
ser ejecutado muestra una lista de celdas disponibles. Esta lista constituye la biblioteca del
archivo; donde se pueden eliminar las celdas no deseadas a travs del comando Delete y
el comando para deshacer alguna accin es Revert Cell.
En L-Edit el diseo se hace a partir de primitivas (objetos geomtricos como rectngu-
los y polgonos), lo que genera un estructurado jerrquico que permite construir celdas de
complejidad variable, desde compuertas simples hasta bloques funcionales de gran escala.
Luego de construidos estos bloques pueden ser reducidos de nivel, es decir, se pueden
convertir en celdas primitivas mediante el comando Flatten; al utilizar dicho comando es
necesario estar muy seguros de la conversin, ya que ste proceso no se puede revertir.
Layout de un Chip
El diseo de grandes bloques funcionales requiere un enfoque jerrquico. Primero
las compuertas lgicas individuales se crean y guardan como celdas. Estas pueden ser
usadas para crear grandes celdas y as sucesivamente hasta obtener el bloque fnal.
Grupo de Seales
Las seales digitales pueden ser agrupadas en dos grandes categoras: datos y con-
trol. En general, los bits de datos son codifcados en segmentos de informacin, como
nmeros o smbolos, siendo procesados por el sistema. Los bits de control, de otro lado,
determinan las operaciones que los bits de datos deben realizar.
El diseo de una red digital puede ser dividido usualmente en dos sub-problemas, el
diseo del camino de datos lgico, centrado en la creacin de funciones que procesan
las cadenas de datos y el diseo del camino de control que determina la ruta que se-
guirn los datos durante la operacin. Las seales de control son usadas para activar las
cadenas de datos desde las compuertas en el orden apropiado.
Aunque existen excepciones, el camino de datos lgico tiende a ser localizado y
puede ser contenido en celdas unitarias. Las seales de control usualmente se aplican a
bloques funcionales y deben ser enrutadas a varios puntos.
El Floorplan
El plano del dispositivo (Floorplan) muestra la localizacin y el rea utilizada por las
funciones lgicas en el chip terminado. Canales de enrutamiento de las lneas de datos,
relojes y seales de control son determinados por comparacin entre el diseo lgico y
el diseo fsico del plano.
La creacin del plano permite el mejoramiento de cada uno de los niveles de diseo,
pues a travs de ste son estudiados cada uno de los bloques funcionales y las interco-
nexiones requeridas de manera minuciosa (tamaos, distancias), asegurando obtener
una efciente velocidad de transmisin de datos.
385
Interconexiones
Es tal vez el factor ms limitante en un sistema de alta densidad. Por esta razn de-
ben tenerse en cuenta las siguientes reglas:
Dentro de una capa, deben ser lo ms angostas posible al igual que la separacin
entre ellas.
Los contactos y vas deben ser generados en los alrededores de las mismas.
De esta manera se evitar la insercin de grandes capacitancias parasitas debidas
al acoplamiento elctrico entre las lneas de las capas, lo cual se denomina crosstalk y
causa errores en la transmisin de los datos.
Padframes
Se denominan de esta manera las regiones de metal que permiten la conexin entre
los circuitos internos y los pines del empaquetado del Circuito Integrado.
Distribucin Global de Seales
La topologas de la red de interconexin estn generalmente basadas en simetras
geomtricas, en un esfuerzo por asegurar que cada lnea entregue la misma seal al re-
ceptor sin importar su ubicacin.
Distribucin de Potencia
Todos los circuitos integrados requieren buses de lneas de distribucin de potencia
para suministrar corriente a las entradas. Usualmente, se usa uno positivo (VDD) y una
tierra (VSS) que deben estar alrededor del circuito. Es importante utilizar una geometra
regular que se acomode a las celdas lgicas.
Funcionamiento de una celda estndar
Una celda estndar se desarrolla en el transistor, en la forma de un transistor netlist
(lista de nodos). El netlist nodal es una descripcin de los transistores, sus conexiones el
uno al otro, y sus terminales (puertos) para el entorno externo.
La lgica combinatoria y el netlist slo son tiles para el resumen (algebraico) de si-
mulacin, y no para la fabricacin del dispositivo; la representacin fsica de la celda nor-
mal se debe disear tambin, a esta se la llama la vista de diseo y es el nivel ms bajo
de abstraccin en la prctica comn de diseo. Desde una perspectiva de la fabricacin,
el nivel de celdas del diseo VLSI es el punto de vista ms importante, ya que es ms
cercano al real proyecto de fabricacin de la celda normal. La presentacin est organi-
zada en capas de base, que corresponden a las diferentes estructuras de los dispositivos
de transistor, y las lneas de interconexin, que se unen las terminales del transistor.
Todos estos netlist estarn dentro de la biblioteca de celdas estndar, anteriormente
mencionadas, la cuales servirn para la edicin del diseo, que se realiza en forma de un
esquema que contendr slo las celdas disponibles en la biblioteca, y el layout se gene-
rar automticamente por medio de las herramientas de sntesis suministradas al efecto.
Tambin debe de quedar claro que esta alta automatizacin del diseo se hace posible a
costa de fuertes restricciones en las opciones de layout.
Toda biblioteca de diseo con mdulos estndar, incluso con independencia de la
aproximacin de implementacin elegida, debe suministrar informacin de diversa ndole
386
para permitir a las herramientas automticas de diseo hacer frente a las diferentes ta-
reas que les son encomendadas. En primer lugar, el fabricante de una determinada tec-
nologa debe proporcionar los modelos de simulacin de los elementos componentes
de cada una de los mdulos, de forma que el software de desarrollo se convierte en una
potente herramienta de verifcacin del ajuste del funcionamiento del circuito integrado a
las especifcaciones. Pero adems de los modelos de simulacin, las bibliotecas incluyen
especifcaciones dimensionales (modelos fsicos), en donde se defnen sus caractersti-
cas geomtricas; se trata de un aspecto indispensable para que la herramienta de diseo
pueda generar automticamente el layout del circuito. Finalmente, las bibliotecas se sue-
len acompaar con los procedimientos de test necesarios para la comprobacin de la
integridad funcional de los dispositivos una vez fabricados.
Una de las condiciones necesarias en una biblioteca de celdas es el disponer de una
documentacin detallada de dicha biblioteca. Esta informacin no slo debe contener el
layout, una descripcin de la funcionalidad y la posicin de los terminales, sino tambin
caracterizar el retardo y el consumo de las celdas en funcin de la capacidad de carga y los
tiempos de subida y bajada en las entradas. A modo de ejemplo, la fgura 8 ilustra el layout
y las caractersticas de retardo de una celda estndar que corresponde a una compuerta
NAND de 3 entradas. Siendo ms precisos, las celdas que componen cualquier biblioteca
se defnen en distintos niveles de representacin. As, en el nivel comportamental tendre-
mos descrito su modelo funcional y el modelo VHDL y/o Verilog. En un nivel estructural de
representacin se especifcan el smbolo o icono representativo para su uso en esquemas,
as como la descripcin esquemtica del circuito. Finalmente, en el nivel fsico se describir
su layout, modelo temporal y estrategias de test, entre otras caractersticas.
Fanout 4x 0.5 m 1.0 m 2.0 m
A1_tplh
A1_tphl
B1_tphl
B1_tplh
C1_tplh
C1_tphl
0.595
0.692
0.591
0.620
0.574
0.554
0.711
0.933
0.739
0.825
0.740
0.728
0.919
1.360
1.006
1.181
1.029
1.026
(b) Cell characterization (delay in
nsec) for a fan-out of four and for
three different technologies.
(a) Cell layout.
TOP. BOTT
TOP. BOTTOM
TOP. BOTTOM
TOP. BOTTOM
gnd_l
LEFT
gnd_r
RIGHT
nanf 301
vdd_l
LEFT
vdd_r
RIGHT
A1
B1
0
Figura 10.8 Layout y caractersticas de retardo de una celda estndar que corresponde a una compuerta
NAND de 3 entradas
387
Estructura
Fsicamente, las celdas se sitan en flas, separadas por canales de interconexin, tal
como se ilustra en la Figura 10.9. Para que esta disposicin sea efcaz, es necesario que
las celdas de la biblioteca tengan alturas idnticas (pitch), de forma que ser su anchura
la que variar para acomodar las diferencias de complejidad. Como se ilustra en la Figura
10.9, la tcnica basada en celdas estndar puede entremezclarse con otras aproximacio-
nes de layout para permitir la introduccin de mdulos que no se adaptan de forma efciente
a este paradigma (p.e. memorias o multiplicadores). Una fraccin sustancial del rea en
esta aproximacin se dedica a la conexin, por tanto la minimizacin de esta rea es la
meta principal de las herramientas de ubicacin y conexin en esta aproximacin, llegando
a introducirse celdas falsas de paso (feedthrough) para minimizar la longitud de las co-
nexiones. La disponibilidad de mltiples capas de interconexin facilita esta optimizacin.
Podemos analizar la anatoma de una celda estndar a partir de la representada en
la Figura 10.10. Se trata de una celda de aproximadamente 25 micras de ancho en un
ASIC de una tecnologa con =0.25. Las celdas estndar se apilan como ladrillos en
un muro, y la caja de empotrado (abutment box) defne las fronteras del ladrillo. La dife-
rencia de este lmite y el de la caja de delimitacin (bounding box) es el rea de solapa-
miento entre celdas. Las lneas de alimentacin recorren horizontalmente las celdas, y las
conexiones de seal, en este caso, se sitan en el centro de la celda (los tres cuadrados
etiquetados como A1, B1 y Z), si bien pueden tambin llevarse a las fronteras superior e
inferior de la celda para hacerlas salir a los canales de interconexin.
Figura 10.9 Disposicin de las celdas estndar separadas por canales de interconexin
3

3 J.M. Rabaey, A. Chandrakasan y B. Nikolic. Digital integrated circuits. A design perspective (2e).
Prentice Hall. 2003.
Logic cell Feedthrough cell
Routing
channel
R
o
w
s

o
f

c
e
l
l
s
Functional
module
(RAM,
multiplier,...)
388
cell bounding box
(BB)
ndiff
via
cell abutment box
(AB)
pdiff
pdiff
pdiff
m1
n-well
p-well
ndiff
poly
contact
metal2
GND
VDD
A1
B1
Z
10
Figura 10.10 Estructura tpica de una celda estndar
Dentro de la estructura de las celdas podemos ver las siguientes caractersticas que
estn relacionadas con la forma bsica de las celdas:
Todos los puertos de entrada y salida tienen tipo, capa, posicin, tamao y puntos
de interface predefnidos. Estas caractersticas son determinadas basndose en el m-
todo de colocacin y/o enrutamiento usado para implementar el diseo. Los puertos son
objetivos para el enrutador y deben ser optimizados para resultados ptimos.
Un ejemplo de esto podra ser que el enrutamiento puede ser hecho ms rpido y
fcil usando una seal de sincronizacin que es defnida en la grilla. Las herramientas
de enrutamiento usaran menos recursos computacionales si la grilla es usada, porque la
aritmtica requerida por la herramienta es simplifcada.
La interface de las celdas puede ser diseada para compartir ciertas conexiones.
Ejemplos de esto pueden ser las terminales de fuente de los transistores que estn co-
nectadas a las fuentes de alimentacin. Alternativamente, sustratos y contactos pueden
ser compartidos entre celdas.
Un esbozo rectangular y un set de obstrucciones para cada capa de enrutamiento
tambin son caractersticas de cada celda. Las obstrucciones pueden ser defnidas separa-
damente para cada capa de enrutamiento, o el esbozo entero de la celda puede ser usado
como una obstruccin. Las obstrucciones pueden tener cualquier forma, no estn restringi-
das a rectngulos, pero deben ser reconocidas por la herramienta de enrutamiento.
Todos los polgonos deben estar espaciados desde la frontera de la celda por un
valor igual a la mitad de la distancia de espaciamiento de la regla de diseo.
389
Figura 10.11 Formas de interconexin de flas de celdas: (a) Aproximacin Weinberger; (b) Tcnica de
celdas estndar.
Enrutamiento
El enrutamiento es un paso crucial en el diseo de circuitos integrados. Se basa en
un paso anterior llamado la colocacin, que determina la ubicacin de cada elemento
activo de un circuito integrado. El enrutamiento es entonces el proceso de aadir todos
los cables necesarios para conectar correctamente todos los componentes, obedeciendo
todas las normas de diseo.
La tarea de todos los enrutadores es la misma. Se les da algunos pre-existentes que
consisten en los polgonos de pines (tambin llamados terminales) en las celdas y opcio-
nalmente, algunos pre-cableados existentes llamado pre-routers. Cada uno de estos pol-
gonos est asociado con una red, generalmente por el nombre o nmero. La tarea principal
del router es crear geometras de tal forma que todos los terminales asignados a la misma
red estn conectados y todas las normas de diseo se cumplen. Un router puede fallar
por error en la no conexin de dos terminales que deben estar conectados (abiertos), la
conexin de dos terminales que no deben estar conectados (corto), o mediante la creacin
de una violacin de las normas de diseo. Adems, para conectar correctamente las redes,
los routers tambin pueden esperar para asegurarse de que el diseo cumple las normas,
no tiene problemas de interferencias, se renen todo los requisitos de densidad de metal,
no sufren los efectos de la antena, y as sucesivamente. Esta larga lista de objetivos en
conficto a menudo es lo que hace extremadamente difcil el enrutamiento.
Entre las diferentes propuestas de interconexin o enrutado de flas de las celdas
existen dos que pueden considerarse como las ms representativas: la aproximacin
Weinberger y la denominada tcnica de celdas estndar. En la primera, las conexiones
de seal (entradas y salidas) fuyen en paralelo a los rales de alimentacin, ocupando la
zona central de la celda y adoptando una disposicin perpendicular a las zonas de difu-
sin que defnen los transistores, tal como se ilustra en la Figura 10.11(a). Esta aproxima-
cin resulta especialmente apropiada para diseos bit-slice. En la segunda aproximacin,
las conexiones de seal generalmente ocupan zonas especfcas denominadas canales
de interconexin, fuyendo perpendicularmente a los rales de alimentacin en la vertical
de las celdas (ver Figura 10.11(b)). Esta alternativa da lugar a layouts ms densos en el
caso de la lgica CMOS esttica, y permite un alto grado de automatizacin, por lo que
constituye la alternativa ms utilizada en diseo microelectrnico.
Mirrored cell, sharing well
Metal1
Polysilicon
Well
Cells
Pseudo-NMOS
Static CMOS
Pseudo-NMOS
VDD
Vss
Signals
Signals
Metal1
VDD
Well
Vss
Polysilicon
Routing channel
(a) (b)
390
Figura 10.12 Ejemplo de canal de enrutamiento sin conexiones sobre las celdas
4
Figura 10.13 Comparacin de estilos de canales de enrutamiento (a) sin conexiones sobre las celdas y
(b) con conexiones sobre las celdas
5

4 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999
5 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999
En la Figura 10.12 y 10.13.a se observan ejemplos de canal de enrutamiento sin co-
nexiones sobre las celdas y en la Figura 10.13.b un ejemplo de canal de enrutamiento sin
conexiones sobre las celdas.
H D E A C B Q P R B C A E D H
H D E A C B Q P R B C A E D H
H D E A C B B C A E D H A C B
H D E A C B B C A E D H A C B
VDD VDD VDD VDD VDD
VDD VDD VDD VDD VDD
VSS
VSS
VSS VSS VSS
VSS
VSS VSS VSS VSS
This is an example pf channel routing without over the cell routing
F
E
E
D
T
H
R
O
U
G
H
F
E
E
D
T
H
R
O
U
G
H
F
E
E
D
T
H
R
O
U
G
H
F
E
E
D
T
H
R
O
U
G
H
Metal1
Metal2
LEGEND of layers
involved in routing
Feed
trough
Channel router with over the cell routing
Channel used by the router . over the cel routing
Channel used by the router . over the cel routing
Channel used by the router
Channel used by the router
Channel router without over the cell routing
(a)
(b)
F
u
l
l

h
e
i
g
h
t

o
r

t
h
e

3

r
a
w
s

h
o
u
d
i
n
g

r
o
u
t
i
n
g
F
u
l
l

h
e
i
g
h
t

o
r

t
h
e

3

r
a
w
s

h
o
u
d
i
n
g

r
o
u
t
i
n
g
391
Extraccin
Se trata de una herramienta que deduce el esquema de un circuito a partir del layout
fsico. Es una extensin de los DRC y utiliza algoritmos similares. Explorando las diferentes
capas y sus interacciones, el extractor reconstruye la red de transistores, incluyendo los
tamaos de los dispositivos y las interconexiones. El diagrama de conexiones del circuito
(netlist) resultante contiene informacin precisa de los parsitos, tales como las capacitan-
cias de hilos y difusiones y sus resistencias, cuyos valores estimados anota en el netlist.
El procedimiento de extraccin de un circuito se basa en identifcar y borrar sucesiva-
mente componentes, supuesto que se ha aplicado previamente un DRC y est libre de
errores. Cuando todos los componentes se han extrado, slo permanecern los hilos.
Para esta identifcacin de componentes se requiere el manipular mscaras geom-
tricas, tanto individuales como combinaciones de ellas, por medio de la aplicacin de
sucesivas operaciones de crecimiento y reduccin. Tambin se hace necesario aplicar
combinaciones booleanas de mscaras para obtener nuevas mscaras.
Dos ejemplos usuales de este procedimiento son: la extraccin de componentes pa-
rsitos a partir del diagrama de mscaras y la extraccin de retardos a partir del esquema
elctrico para ser utilizados en el nivel lgico.
Aplicaciones Celdas estndar
Probabilidades de falla en canales de enrutamiento en el
diseo de celdas estndar
Una aproximacin para la extraccin de fallas se realiza empleando un mtodo mejo-
rado para el clculo de reas crticas que se llama Overlap Segmentation. Este clculo
es exacto, si asumimos defectos de formas cuadradas, donde adicionalmente la proba-
bilidad de ocurrencia est determinada para cada falla. El mtodo fue desarrollado en
detalle para la extraccin de fallas en canales de enrutamiento de diseos estndar de
celdas VLSI. Los canales de enrutamiento de canales de frecuencia requieren una nota-
ble cantidad de rea de diseo y las lneas de seal dentro de un canal de enrutamiento
son tpicamente mucho ms largas y tienen ms probabilidades de ser afectadas por
una falla que los nodos internos de una compuerta lgica. En principio, sin embargo, el
enfoque puede ser adaptado para el diseo de estructuras geomtricamente arbitrarias
(sobre todo en el enrutamiento de arreglos de compuertas y switchbox).
A condicin de un cierto rango de tamao defecto, todas las posibles fallas con un
nmero arbitrario de las redes, que pueden estar conectados por un defecto, pueden ser
encontradas. Adems todas las posibles interrupciones que un defecto puede causar en
una sola red o varias redes se detectan.
392
Muchas reas pueden benefciarse con el uso de probabilidades de fallo, por ejemplo
se puede realizar una estimacin de la calidad de un producto. Por otra parte, la probabi-
lidad de falla puede ayudar a evaluar los diseos con respecto a sus defectos y detectar
sensibilidad en reas particularmente susceptibles. En la Figura 10.14 se presentan algu-
nos ejemplos de los tipos de fallas existentes en el diseo de una celda estndar.
R
c
u
r
r
e
n
t

f
l
o
w
s
s
s
s
s
s
R
R
DRoverlap(R,s)
DRcover(R,s)
DRbreak(R,s)
Figura 10.14 (a) Falla tipo puente. (b) Falla tipo rotura
Figura 10.15 Funciones para el clculo de reas crticas
Para cada defecto y una cierta forma de defecto, existe un mtodo de clculo de reas
crticas (Figura 10.15). Se asumen cuadrados defecto en lugar de formas circulares u octogo-
nales. Esta aproximacin es sufciente y los algoritmos geomtricos son mucho ms fciles.
Despus de aplicar el mtodo Overlap Segmentation la confguracin de los rectn-
gulos queda como la siguiente Figura 10.16.
(a)
(b)
area of extra metal
area of missing metal
area of missing insulator
area of extra insulator
C1 C2 C8 C9 C10 C11
C1 C2 C8 C9 C10 C11
C3 C4 C5 C6 C7 C12 C13 C14 C15 C16
C3 C4 C5 C6 C7 C12 C13 C14 C15 C16
393
Figura 10.16 Confguracin de rectngulos
Figura 10.17 Enrutamiento de canales entre flas de celdas
A1
A2 A3
A5
A6
A9
A8
A7
A10
A11
R(EG2)
R(EG1)
R(EG3)
R(EG4)
Modelos fsicos de enrutamiento en diseo de celdas estndar
En el diseo de circuitos VLSI el canal de enrutamiento es uno de los pasos ms
importantes para fnalizar el diseo. Despus de que las celdas se colocan en hileras y
las alimentaciones necesarias son insertadas, un canal de enrutamiento completa las
interconexiones en los canales entre las celdas (Figura 10.17).
the upper row of the cells
the lower row of the cells
routing channel
Los canales de enrutamiento convencionales son restringidos a la utilizacin de dos
capas de enrutamiento en los canales de las interconexiones. El problema del enruta-
miento en celdas estndar convencionales ha sido ampliamente estudiado y hay varios
canales de enrutamiento que pueden producir soluciones utilizando por mucho una o dos
pistas ms de la densidad de canal para la mayora de los problemas prcticos.
Para reducir an ms la zona del canal de enrutamiento, algunos routers utilizan la
zona de rutas extra en las celdas para interconexiones. Estos routers son llamados over-
the-cell channel routers y presentan un algoritmo que produce dos reas de enrutamien-
to, una capa plana sobre las celdas (fuera del canal) y dos capas dentro del canal, las
cuales son usadas para conectar todas las redes (Figuras 10.18 y 10.19). Un enrutador
394
de arreglos de compuertas utiliza over-the-cell channel routers horizontales y verticales
para aumentar la densidad de las celdas. Para la capa sobre las celdas, el router busca
algunas conexiones planas de subredes de modo que el nmero de redes necesitadas
para el enrutamiento dentro del canal es reducido, por tanto se logra un menor nmero
de pistas que la densidad de canal.
En los diseos estndar de celdas, ya que una gran parte del circuito VLSI de la zona
se utiliza para el canal de enrutamiento, los ahorros obtenidos en la zona por la aplica-
cin del proceso over-the-cell channel routing pueden ser muy importantes. Sin embargo,
puede producir slo soluciones simblicas de enrutamiento o soluciones para un diseo
en una tecnologa particular.
Se han desarrollado varios modelos fsicos que tienen como base el over-the-cell chan-
nel routing, con el fn de que los modelos sean lo sufcientemente generales y puedan apli-
carse a la mayora de las tecnologas de diseo. Estos modelos se basan en la bsqueda
de un mximo ponderado del subconjunto de las redes para crear una ruta sobre las cel-
das
6
. El efecto es que la densidad de canal resultante se ve reducida tanto como es posible.
6 J. Cong, B. Preas, C.L. Liu. P hysical Models and effcient algorithms for Over-the-cell routing in
Standard cell design. www.citeseerx.ist.psu.edu, consultado el 27 de Mayo de 2010
upper the channel
upper terminals
P Channel Transistors and
OTC Routing Area
N Channel Transistors and
OTC Routing Area
Vdd Bus
Gnd Bus
Lower Terminals
Lower Channel
Metal2 Metal1 Cut
Figura 10.18 Una solucin vlida mediante el uso de over-the-cell channel routing
Figura 10.19 Ejemplo simblico over-the-cell channel routing
col. 1 2 3 4 5 6 7 8 9 10 11
2 1 4 1 5 3 6 5 6 3 3
1 2 1 5 2 5 4 3 4 3 5
395
Pasos a seguir para el diseo con
Celdas estndar
D
espus de haber conocido que es una celda estndar, como funciona, su es-
tructura, el enrutamiento y la extraccin, podemos ya dar una pauta de cules
son los pasos a seguir en el diseo con celdas estndar.
Este tipo de diseo contempla las siguientes etapas, aunque en la prctica es-
tas etapas pueden variar signifcativamente (Figura 10.20). Estos pasos, llevados a cabo
con el nivel de habilidad comn en la industria, casi siempre producen un dispositivo fnal
que implementa correctamente el diseo original, a menos que se introduzcan fallas al
nivel fsico de fabricacin.
1. Un equipo de ingenieros de diseo comienza con la compresin no formal de las fun-
ciones requeridas por el ASIC a disear, usualmente derivada del anlisis de requerimientos.
2. El equipo de diseo construye una descripcin del ASIC para alcanzar estos ob-
jetivos, utilizando un HDL. Este proceso es similar a escribir un programa computacional
en un lenguaje de alto nivel. Este usualmente es llamado el diseo RTL (por sus siglas en
ingles Register Transfer Level).
3. La validez del diseo es verifcada a travs de una simulacin. Un sistema virtual,
implementado a nivel de software puede simular el desempeo de los ASIC a velocidades
equivalentes de mil millones de instrucciones por segundo.
4. Una herramienta de sntesis lgica convierte el diseo RTL en un gran conjunto de
elementos de bajo nivel, llamados Celdas Estndares. Estos elementos son tomados desde
una biblioteca, que consiste en una coleccin de compuertas pre-caracterizadas (tales como
NOR de 2 entradas, NAND de 2 entradas, inversores, etc.). Las celdas estndares usualmen-
te son especfcas para el fabricante del ASIC. El conjunto resultante de Celdas Estndares,
junto a la interconexin de ellas, es llamado la lista de nodos a nivel de compuertas.
5. La lista de nodos es luego procesada por una herramienta de posicionamiento, la
cual ubica las celdas estndar en una regin que representa el ASIC fnal. Esta ubicacin
est sujeta a un conjunto de restricciones. En ocasiones se utilizan tcnicas avanzadas
para optimizar el posicionamiento.
6. La herramienta de enrutamiento toma la ubicacin fsica de las celdas, y utiliza el
listado de nodos para crear las conexiones elctricas entre ellas. La salida de esta etapa es
un conjunto de foto-mscaras, con las que el fabricante producir los circuitos integrados.
7. Se puede hacer una estimacin bastante precisa de los retardos fnales, las re-
sistencias y capacitancias parsitas y del consumo de energa. Estas estimaciones son
usadas en la ronda fnal de pruebas. Estas pruebas demostrarn que el dispositivo fun-
cionar en los rangos de temperatura y voltaje extremos. Cuando estas pruebas fnalizan,
la informacin de las foto-mscaras es entregada para la fabricacin del chip.
396
Estos pasos de diseo son tambin comunes al diseo de un producto estndar. La
diferencia signifcativa es que el diseo con Celdas Estndar utiliza la biblioteca de celdas
del fabricante, que ha sido utilizada en potencialmente cientos de otros diseos, y por lo
tanto constituyen un riesgo mucho menor que un diseo hecho totalmente a la medida.
Las Celdas Estndares producen una densidad de diseo con un costo comparativa-
mente ms bajo y pueden tambin integrar ncleos IP y SRAM en una forma efectiva, a
diferencia de las matrices de compuertas.
Figura 10.20 Diseo con celdas estndar
7

Ejemplo de Celda Estndar OR de 2 Entradas:
Seleccin del modelo CMOS de la compuerta
Especifcaciones:
tf: tr=3tf.

IL
V
=0.4V

IH
V
=3.8V

OL
V
=0.2V

OH
V
=4.4V
7 Dain Clain. CMOS IC layout, Concepts, methodologies and tools. Newnes. 1999
D
S
Q
Specifications
Implementation
Circuit Entry
Circuit Validation
Layout
Verification
Layout
Extraction
Layout
Entry
Legend
Data Flow
Corrective Action
Design Delivery
Polygon
Editing
Schematic
Capture
Pasos a seguir para el diseo con
Celdas estndar
397
El modelo de lgica Crosse se muestra a continuacin:
INA
INB
INA
INB
VSS VSS VSS VSS
VOUT
VDD
VDD
NMOS1 NMOS2
NMOS3
PMOS1
PMOS2 PMOS3
Este modelo se puede ver como la mezcla entre una compuerta NOR CMOS de dos
entradas con un inversor CMOS a la salida.
Componentes de la Compuerta OR:
INA
INB
VOUT
INV
1 1 2
NOR
Tabla de verdad:
INA INB VOUT
0 0 0
0 1 1
1 0 1
1 1 1
Valores esperados:
INA [V] INB [V] VOUT [V]
0.4 0.40 0.2
0.4 3.8 4.4
3.8 0.4 4.4
3.8 3.8 4.4
398

Se distribuyen los transistores de tal forma que se obtenga la mejor distribucin. Para
que el tiempo de subida sea 3 veces el tiempo de bajada se debe hacer el rea de las
compuertas de polisilicio de los transistores NMOS 3 veces mayor que el rea de los
PMOS. Como puede apreciarse en el modelo del primer layout:
Este primer intento de layout al simularlo presenta conficto con los tiempos y slo se
simula hasta 900ps. Ahora para una nueva simulacin se suspende uno de los transisto-
res de PMOS y se lleva el pozo N a VDD como puede verse a continuacin:
399
Este es un layout de 68 de largo por 60 de alto, se puede notar la ausencia del
primer transistor y la compuerta a VDD del pozo N. Una primera simulacin en SPpice
de este layout se muestra a continuacin a si como su respectivo archivo .cir: * Circuit
6.0V
4.0V
2.0V
0V
-2.0V
0s 10ns 20ns 30ns 90ns 80ns
70ns
60ns 50ns 40ns 100ns
V(INB) V(INA)
V(VOUT)
Extracted by Tanner Researchs * TDB File: C:\Documents and
* Cell: Cell0 Version 1.88
* Extract Defnition File: CNM25.EXT
* Extract Date and Time: 12/17/2007 -
* Warning: Layers with Unassigned
* <EXT-Capacidad poly>
* Warning: Layers with Zero Resistance.
* <EXT-Capacidad poly>
* NODE NAME ALIASES
* 1 = INB (53,72.25)
* 2 = VOUT (77.75,38.75)
* 3 = VDD (22.5,67.5)
* 5 = INA (32,72.75)
* 7 = VSS (18.75,6.5)
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
VDD1 VDD 0 DC 5
VINB INB 0 PULSE(0 5 0 1n 1n 8n 20n)
400
VINA INA 0 PULSE(0 5 0 1n 1n 16n 20n)
VDD2 VSS 0 dc 0
C3 VOUT 0 0.5pF
*C4 vdd 0 1.392FF
M1 4 INB VDD VDD PMOS L=2.5u W=5.25u
M2 VOUT 4 VDD VDD PMOS L=2.5u W=15u
M3 VSS INB 4 6 NMOS L=2.5u W=5u
M4 VOUT 4 VSS 6 NMOS L=2.5u W=5u
M5 4 INA VSS 6 NMOS L=2.5u W=5.25u
* Total Nodes: 7
* Total Elements: 5
* Total Number of Shorted Elements not written to the SPICE fle: 0
* Extract Elapsed Time: 0 seconds
.tran 0.1n 100n
.probe
.END
Esta misma simulacin sirve para medir y verifcar los tiempos de subida y de bajada
a la salida de la compuerta, como podemos ver en seguida.
Tiempos de subida y de bajada
Es importante aclarar que esta y todas las simulaciones se hacen con un condensa-
dor de carga a la salida de 5pF, como puede verse en el texto del archivo OR2.cir.
El tiempo de subida es de 0.19ns aproximadamente.
5.15V
4.00V
2.00V
0V
20.0ns 20.2ns 20.4ns 20.6ns 20.8ns
Time
V(VOUT)
(20.492m, 4.5118)
(20.307m, 495.653m)
401
El tiempo de bajada es de 0.25 ns aproximadamente.
5.18V
4.00V
2.00V
0V
37.200ns 37.400ns
37.600ns
37.800ns
Tiempo
V(VOUT)
(37.522n, 4.4978)
(37.764n, 534.
Lo que quiere decir que la condicin de tiempos de bajada y subida no se cumple. Para
mejorar los tiempos se deben hacer varios cambios en el layout, que se pueden ver en seguida:
402
En esta fgura del layout mejorado se puede notar la puesta a tierra de la implantacin
n+ que haca falta y los cambios en las dimensionas de las reas activas (color verde).
Los resultados de la simulacin fueron las siguientes:
Tiempo de subida tr=0.16ns
4.00V
2.00V
5.05V
0.201ns 20.250ns
20.300ns 20.350ns 20.400ns
20.450ns
20.550ns
20.600ns
Tiempo
0V
V(VOUT)
(20.297n, 42a.498m)
(20.451n, 4.5656)
4.00V
2.00V
4.96V
3.00V
1.00V
0V
37.514ns
Tiempo V(VOUT)
37.550ns 37.600ns 37.650ns 37.700ns 37.
(37.607n, 4.1826)
(37.661n, 763.383m)
Tiempo de bajada tf=0.057ns
403
Margen de ruido.
En el archivo OR2Rev2.cir se modifcaron las seales de entrada para ver como es
el comportamiento de la compuerta a seales degradadas en las entradas (0.4v, 3.8V).
El resultado de la simulacin se observa en la fgura siguiente, donde se aprecia que
a la salida no hay mayor degradacin, luego el funcionamiento de la compuerta frente a
niveles de ruido es aceptable.
V(INB)
V(INA) V(VOUT)
4.00V
5.00V
3.00V
2.00V
1.00V
0.12V
60.0ns 50.0ns 40.0ns
70.0ns
80. 0.6ns 10.0ns 30.0ns 20.0ns
Tiempo
Arreglos de compuertas
Defnicin
Un arreglo de compuertas - GA (por sus siglas en ingles Gate Array) es un conjunto
de compuertas (AND, OR, NOR, Compuertas de transmisin, etc.) que estn interconec-
tadas entre s de una manera particular con el objetivo de formar un grupo funcional que
permita solucionar un problema, que puede ser tan sencillo como un negador para invertir
una seal, hasta un dispositivo de aceleracin de grfcos de ltima generacin.
Tipos de GA
En la actualidad existen varios tipo de GA, sin embargo algunos de ellos han em-
pezado a ser reemplazados por otros que emplean tecnologas ms avanzadas, lo que
redunda en el aumento de las velocidades de procesamiento y un mayor nmero de com-
puertas por rea. Algunos arreglos de compuertas son:
404
Dispositivos lgicos Programables (PLD)
Arreglos Simtricos
Arquitectura basada en flas
PLD Jerrquicos
Arreglos de Compuertas Programables en el Campo (FPGA)
Siendo estos ltimos los ms populares y avanzados hasta el momento.
Dispositivos lgicos programables (PLD)
Los PLD son dispositivos re-confgurables basados en arreglos de compuertas AND
y OR con caminos en metal programables por medio de la interconexin entre ellos,
sin embargo, hoy en da, si se quiere hacer efectivo y competitivo el uso de bloques de
desarrollo general, la mejor forma es usando hardware re-confgurable que permita usar
programacin, por lo tanto estos dispositivos han ido evolucionando de tal forma que f-
nalmente fueron transformados a FPGAs.
Arreglos simtricos
Esta arquitectura consiste en bloques lgicos confgurables (llamados CLB por sus si-
glas en ingles) distribuidos en flas y columnas de una matriz e interconexiones alrededor
de esta. Esta matriz simtrica est rodeada por bloques de entrada y salida I/O los cuales
conectan al mundo externo. Cada CLB consiste en n-entradas de una tabla Look up y un
par de fip fops programables. Los bloques I/O tambin manejan funciones como controles
tri-estado y velocidad de transicin de las salidas. Las interconexiones proveen el camino
de enrutamiento. Interconexiones directas entre elementos lgicos adyacentes tienen un re-
tardo ms pequeo comparado con las interconexiones de propsito general (Figura 10.21)
Figura 10.21 Arreglo simtrico de compuertas
8
8 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
Interconnections
Logic Block
(CL & FFs)
405
Arquitectura basada en flas
Consiste en alternar las flas de los mdulos lgicos y los caminos de las interconexio-
nes programables. Los bloques de entrada y salida se encuentran ubicados en la periferia
de las flas. Una fla puede contener flas adyacentes va interconexin vertical. Mdulos
lgicos pueden ser implementados en varias combinaciones.
Los mdulos secuenciales pueden implementar funciones secuenciales-combinato-
rias complejas. El enrutado est dividido en pequeos segmentos conectados por ele-
mentos anti-fusibles entre ellos (Figura 10.22).
Figura 10.22 Arquitectura Basada en Filas
9
PLDs Jerrquicos
Esta arquitectura est diseada de forma jerrquica con un nivel alto el cual contiene
solamente bloques lgicos e interconexiones. Cada bloque lgico contiene un nmero
de mdulos lgicos, y cada modulo lgico tiene elementos funcionales lgicas secuen-
ciales y combinatorias. Cada uno de estos elementos funcionales es controlado por una
memoria programada. La Comunicacin entre bloques lgicos es alcanzada por arreglos
de interconexiones programables. Bloques de entrada y salida rodean este esquema de
bloques lgicos e interconexiones (Figura 10.23).
9 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
Routing
Channels
Logic
Modules
l/O Block
l
/
O

B
l
o
c
k
l
/
O

B
l
o
c
k
l/O Block
406
Figura 10.23 PLDs jerrquicos
10
Arreglos de Compuertas Programables en el Campo (FPGA)
Los bloques lgicos dentro de un FPGA (Figura 10.24) son implementados usando
mltiples niveles bajos de Fan-In, el cual da un diseo ms compacto comparado con
una implementacin lgica de tipo AND-OR. El FPGA provee dos tipos de confguracin:
La conexin entre bloques lgicos.
Generacin de una funcin para cada bloque lgico.
Un bloque lgico de un FPGA puede ser confgurado de tal forma que puede proveer
funcionalidad tan simple como un transistor o tan compleja como un microprocesador. Es
usado para implementar diferentes combinaciones, para generar funciones lgicas com-
binatorias y secuenciales. Los bloques lgicos de un FPGA pueden ser implementados
de las siguientes formas:
Par de transistores
Compuertas combinacionales como NAND o XOR.
Tablas Lookup de entrada N.
Multiplexores
Ancha estructura And-Or para Fan-In.
10 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
l/O Block
l
/
O

B
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c
k
l
/
O

B
l
o
c
k
l/O Block
Logic
Module
...connects
407
Interconnections
Logic Block
(CL & FFs)
Figura 10.24 Versin simplifcada de la arquitectura interna de un FPGA
11
El enrutamiento del FPGA se basa en el uso de segmentos de cable de distintas lon-
gitudes los cuales pueden ser interconectados bajo switches elctricos programables. La
densidad de bloques lgicos usados en un FPGA depende del largo y del nmero de seg-
mentos de cable usado para el enrutamiento. El nmero de segmentos usado para una
interconexin tpica depende de la densidad de bloques lgicos usados y el rea utilizada
para realizar el enrutamiento.
La habilidad para reconfgurar la funcionalidad de un FPGA le da al diseador una
nica ventaja, ya que reduce signifcativamente los costos y el tiempo de produccin.
Bloques Lgicos
Un bloque lgico en un FPGA puede ser implementado de diferentes maneras depen-
diendo del nmero de entradas y salidas, cantidad del rea utilizada, complejidad de las
funciones lgicas a ser implementadas y nmero total de transistores utilizados.
Crosspoint FPGA
Consiste en dos tipos de bloques lgicos. El primero usa un par de transistores los
cuales funcionan en paralelo como lo muestra la Figura 10.25.
Figura 10.25 Par de transistores en paralelo
12
11 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
12 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
Transistor Pair
408
El segundo tipo de bloques lgicos son las RAM lgicas, las cuales pueden ser utili-
zadas como memorias de acceso aleatorias.
Plessey FPGA
Es un bloque bsico que contiene dos entradas NAND en las compuertas, las cuales
estn interconectadas para implementar la funcin deseada.
Figura 10.26 Plessey FPGA
13
Tanto el tipo Crosspoint como Plessey tienen una ventaja en su alto porcentaje de
uso de los bloques, pero requieren un largo nmero de segmentos de cable y switches
programables los cuales ocupan mucha rea.
Bloque lgico de Actel
Si las entradas de un multiplexor estn conectadas a una constante o a una seal,
ste puede ser usado para implementar diferentes funciones lgicas. Por ejemplo un
multiplexor de dos entradas a y b, implementar la funcin ac+bc. Si b=0 se implementa
ac, y si a=0 se implementa bc.
Figura 10.27 Bloque Actel
14
13 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
14 http://www.actel.com/products/axcelerator/docs.aspxhttp://www.atmel.com/dyn/products/product_
card.asp?part_id=2066
Config RAM
8
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M
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Latch
CLK
D...
0
1
0
1
0
1
a1
a2
a3 a4
W
X
Y
Z
f
409
Normalmente los bloques lgicos de Actel consisten en mltiples nmeros de multi-
plexores y compuertas lgicas.
Bloque lgico Xilinx
El bloque lgico de Xilinx (Figura 10.28), se utiliza para implementar cualquier tipo de
funcin de tipo tabla Look up. Las lneas de entrada se conectan a la entrada y al enable
de la tabla Look up. La salida de la tabla entrega el resultado de la funcin lgica que se
ha implementado. La tabla Look up se implementa usando SRAM.
Una entrada k de una funcin lgica LUT es implementada usando una memoria SRAM
de tamao2^ *1 k . La cantidad de diferentes posibilidades para k entradas es 2^2^k . La
ventaja de este tipo de arquitectura es que soporta la implementacin de muchas funciones
lgicas, sin embargo la desventaja es la inusual cantidad de celdas de memoria requeridas
para implementar un tipo de bloque lgico en caso de tener muchas entradas.
Figura 10.27 Bloque Actel
1516 17
Un N-LUT puede ser analizado como una implementacin directa de una tabla de
verdad. Cada uno de los LATCHS contiene el valor de la funcin correspondiente a una
combinacin de la entrada. Por ejemplo, la siguiente tabla tipo 2-LUT implementa dos
entradas de funciones AND y OR.
Figura 10.29 Ejemplo 2-LUT
18
15 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
16 http://www.xilinx.com/support/library.htm
17 http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?iLanguageID=1&category=-
1212262&sGlobalNavPick=SUPPORT&sSecondaryNavPick=BOARDS
18 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
Set by configuration
bit- stream
OUTPUT
4-input look up table
INPUTS 4LUT
Logic Block
FF
latch
1
0
INPUTS AND QR
00
01
10
11
0
0
0
1
0
1
1
1
Example: 2-lut
410
Bloque lgico de Altera
Los bloques lgicos de Altera se han desarrollado desde los primeros PLD. Consisten
en compuertas AND con ancho Fan-In (sobre las 100 entradas) alimentadas con com-
puertas OR con 3 a 8 entradas. La ventaja de tener una amplia ventana de Fan-In para
las compuertas AND es que pocos bloques lgicos pueden implementar toda la funcin,
reduciendo la cantidad de rea utilizada para las interconexiones; pero la desventaja es
la baja densidad de bloques lgicos en un diseo que requiera menos entradas lgicas.
Otra desventaja es el uso de dispositivos pull-up (compuertas AND) los cuales consu-
men potencia esttica.
Tamao de bloques lgicos vs. Rendimiento
El tamao de los bloques lgicos juega un papel importante a la hora de decidir la
densidad de los bloques lgicos y el rea de utilizacin en un FPGA. Esto adems afecta
el rendimiento del FPGA
19
Un bloque lgico de gran tamao utiliza ms lgica y de ah, un menor nmero de
bloques lgicos se requieren para implementar una funcin en el FPGA. Por otro lado, un
gran bloque lgico gastar ms espacio dentro del FPGA. Por eso el tamao ptimo para
un bloque lgico es uno que optimice el uso de compuertas mientras se utiliza tan poco
espacio como sea posible
20
El rea lgica activa es generalmente mucho menor que el rea utilizada para rea-
lizar las interconexiones. El rea total es la suma de ambas reas
21

El rea ruteada es mucho mayor que el rea activa. Esta dentro del 70 al 90%
22
19 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
20 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
21 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
22 http://www.tutorial-reports.com/computer-science/fpga/tutorial.php
C
A
P

U
L
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1
1
Diseo de Alto Nivel
415
Introduccin
H
asta hace unos treinta aos, el esfuerzo en el diseo se concentraba todava
en los niveles elctricos para establecer las caractersticas y las conexiones
entre componentes bsicos, especialmente transistores. El proceso de dise-
o era altamente manual y tan solo se utilizaban herramientas tipo PSPICE
para simular esquemas elctricos. Mientras los procesos tecnolgicos se hacan ms
complejos, los problemas de integracin iban en aumento y los diseos eran cada vez
ms difciles de compilar y la comprobacin de fallos resultaba mucho ms tediosa.
Los circuitos MSI (Medium Scale Integration) y LSI (Low Scale Integration) se dise-
aron mediante el desarrollo de prototipos basados en mdulos simples. Cada mdulo
estaba conformado por compuertas probadas previamente, pero este mtodo poco a
poco fue quedndose obsoleto conforme aumentaba la complejidad y el tamao de los
circuitos, tanto, que a fnales de la dcada del setenta, era obvio el desfase existente en-
tre la tecnologa y la metodologa del diseo
1
..
La considerable difcultad que puede llegar a tomar el fabricar un dispositivo con
alta escala de integracin, involucra riesgos y costos muy elevados que los fabricantes
normalmente no estn dispuestos a asumir. Es hasta entonces cuando nace la nueva
tendencia basada en los llamados lenguajes de descripcin de hardware, con los que no
es necesario hacer una caracterizacin elctrica del circuito, sino que se concentra en el
funcionamiento lgico del sistema. Con estas herramientas, es posible implementar un
circuito a partir de una idea abstracta, sin necesidad de que el diseador tenga que des-
componer su idea en componentes concretos
2
.
1 F. Torres. Lenguajes de Descripcin de Hardware. Universidad Autnoma de Guadalajara. 2004.
2 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004.
416
Diseo de Sistemas Digitales
T
odos los productos sin importar su naturaleza deben pasar por una etapa de
diseo que va desde la concepcin misma de la idea y su funcionamiento has-
ta el desarrollo de esquemas de fabricacin. El diseo de sistemas digitales,
como su nombre lo indica se centra en sistemas que funcionan con seales
elctricas discretas y que slo pueden tomar dos valores: 1 0 y en consecuencia
estn compuestos por elementos de igual naturaleza.
Los sistemas digitales tienen un proceso de diseo que puede llegar a ser bastante
complejo, por lo que en l pueden intervenir muchas personas; cada una con una tarea
particular y percepciones del producto un poco distintas. La tarea especfca de cada per-
sona hace que para su labor sean importantes diferentes datos y otros no tanto. As, cada
producto (cada diseo) requiere de varias representaciones (descripciones) que diferen
en la informacin que es importante. Adems cada representacin requiere frecuente-
mente de distintos niveles de detalle.
Los tres tipos de representacin ms utilizados son: representacin funcional o de
comportamiento, representacin estructural y representacin fsica. En la fgura 1 se tiene
la carta Y donde se muestra la divisin del proceso de diseo en los tres dominios.
Dominio
Comportamiento
Dominio
Estructura
Niveles
Subrutina
Instruccin
Registros
Transistores
Transistores
Programa
Procesadores
Celdas
Mdulos
Dominio
Fsico
Figura 11.1 Carta Y (Gajski y Kuhn 1983). Dominios del proceso de diseo
417
En general se puede decir que todo diseo de productos electrnicos y en particular
de sistemas digitales tiene por lo menos tres etapas con tres representaciones principales
y los siguientes objetivos:
1. Proporcionar la representacin del comportamiento para defnir el funcionamiento
del producto (representacin funcional).
2. Convertirla en una representacin estructural formada por componentes de una
librera dada de componentes.
3. Producir una representacin fsica que especifque cmo se monta y se fabrica el producto
3
.
Representacin Funcional o de Comportamiento
Es la representacin ms global. Ve el diseo o sistema como una caja negra, a la
cual se le defnen unas entradas y salidas (Figura 11.2). A cada combinacin en las en-
tradas se le asigna una determinada salida, lo que defne el funcionamiento general del
sistema y las restricciones de rendimiento. Pero no defne las operaciones que van dentro
de la caja ni los componentes que las van a ejecutar. En general una representacin de
comportamiento describe el funcionamiento del sistema pero no su implementacin. Se
puede hacer la descripcin en lenguaje natural.
Representacin Estructural
A diferencia de la representacin funcional, la representacin estructural describe el
interior de la caja negra con sus componentes y conexiones. Se centra en la implementa-
cin del sistema sin hacer mayor nfasis en su funcionamiento. En ocasiones es posible
deducir la funcin del sistema con base en su descripcin estructural, pero no siempre se
pueden garantizar los mejores resultados al hacer esto, pues los componentes pueden
no estar utilizados a su pleno potencial o las seales pueden estar codifcadas. Adems si
el nmero de estructuras utilizadas es muy grande se hace muy dispendioso determinar
la funcin real del sistema.
Utiliza bloques funcionales predefnidos almacenados en libreras; de los cuales no se
hace referencia distinta a su funcin, sin entrar en detalles, como se observa en la Figura 11.3.
3 GAJSKI, Daniel D. Principios de Diseo Digital, Prentice Hall, 1997
Figura 11.2 Caja negra
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Program Counter
Registers
Control Unit Arithmetic
Logic Unit
Input/ Output
System
Main
Memory
Central Processing Unit
Figura 11.3 Ejemplo procesador Von Neumann
Figura 11.4 Ejemplo CPU, se agregan dimensiones y adems datos descriptivos
Representacin Fsica
Con la representacin fsica se hace una descripcin detallada del diseo en trmi-
nos fsicos; por ejemplo, se describen las dimensiones del diseo y sus componentes, la
geometra de los mismos y de las conexiones, el peso del sistema, la disipacin de calor,
el consumo de energa y la posicin de los conectores entre otros. Es una descripcin del
sistema ya implementado (fabricado) y de sus componentes y conexiones. As se des-
cendi desde una caja negra y su funcin, pasando por una descripcin de componentes
y conexiones hasta la descripcin del sistema construido (Figura 11.4).
419
Figura 11.5 Tabla de verdad sumador completo
Otras Representaciones
Existen otras representaciones, muchas veces intermedias o afnes entre las anterior-
mente mencionadas o dependiendo del nivel de abstraccin utilizado.
Tablas de Verdad
Son una tabulacin de todas las posibles combinaciones de entradas y sus respecti-
vas combinaciones de salidas.
A B Cin Sum Cout
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
Estas tablas permiten expresar la funcin del sistema en trminos de vectores de
entrada y salida, pero sin defnir una funcin en trminos matemticos, aunque de ella se
pueden deducir expresiones del lgebra de Boole.
lgebra de Boole
El lgebra de Boole permite expresar la funcin de un sistema digital utilizando ex-
presiones propias de la lgica digital como: NOT, AND, OR. Las funciones Booleanas
son expresiones que permiten obtener la implementacin de un determinado sistema en
funcin de compuertas estndar almacenadas en alguna librera. Estn intrnsecamente
relacionadas con las tablas de verdad, ya que de una tabla de verdad es posible obtener
una expresin booleana y viceversa.
Esquemticos de Compuertas
Se obtienen gracias a la interconexin de compuertas que se determinan a partir de expre-
siones booleanas. Se utilizan compuertas predefnidas en alguna librera y simbologa estndar.
420
Smbolo Clsico Smbolo Alterno
Compuerta OR
Compuerta NOR
Compuerta AND
Compuerta NAND
Inversor
Figura 11.6 Compuertas bsicas
Figura 11.7 Diagrama de tiempos
Formas de Onda
Dentro de las formas de onda que son tiles para describir un sistema digital se des-
taca el diagrama de tiempos. En ste se puede visualizar el comportamiento de las varia-
bles de acuerdo al cambio de las entradas en el tiempo. Segn el nivel de abstraccin en
el que se quiera trabajar se pueden ver entradas/ealidas o en niveles inferiores entradas,
salidas, variables intermedias, seales de prueba y salidas de subsistemas. Tambin se
utilizan diagramas con las respuestas reales en el tiempo de los sistemas digitales. Es de-
cir diagramas en los que se consideran las caractersticas dinmicas de los componentes
reales; los retardos de procesamiento y las caractersticas analgicas de los sistemas.
1 2 3 4 5 6 7 8
Reloj
A
B
C
421
Figura 11.8 Niveles de abstraccin
Lenguajes de descripcin de Hardware HDL (Hardware
Description Language)
Los lenguajes para descripcin de Hardware, permiten a los diseadores utilizar cdi-
gos de programacin con los cuales defnir el funcionamiento del sistema paso a paso. Es
habilidad del diseador tener en cuenta que est programando Hardware y no Software.
Dentro de los lenguajes ms comunes se encuentran: VHDL, Verilog, ABEL. Regular-
mente cada tecnologa de prototipo (PAL, PLA, ROM, CPLD, FPGA) adopta su propio
entorno de programacin.
Niveles de abstraccin
Cada una de las representaciones anteriormente estudiadas puede utilizar distintos
niveles de abstraccin para hacer la descripcin deseada. Cada nivel de abstraccin
describe a su vez el tipo de componentes con los que se realiza el diseo. Se identifcan
cuatro tipos de objetos dentro de un sistema electrnico:
Transistor (dispositivos y circuitos)
Compuerta
Registro (mdulos)
Procesador (sistemas)
Dispositivo
S
G
D
Cicuito
Compuerta
Dispositivo
Mdulo
Sistema
Transistor
Es el ms bajo de los niveles de abstraccin, en l se encuentran transistores, resis-
tencias y condensadores que se combinan para formar circuitos analgicos o digitales
que cumplen alguna funcin (representacin estructural). Dicha funcin estar descrita
por algn tipo de relacin corriente-tensin o alguna ecuacin diferencial (representacin
funcional) y estar compuesto por celdas. Las celdas son arreglos geomtricos (rectn-
gulos) de distintos colores, que representan las capas de material que se deben utilizar
para la fabricacin de los transistores.
422
Compuerta
En el nivel de compuerta los componentes principales son compuertas lgicas (NOT,
AND, OR) y biestables (FLIP-FLOPS). Estos ya son elementos que trabajan con lgica
digital. Se describen en trminos de ecuaciones booleanas o mquinas de estados fni-
tos (FSM). Las compuertas se agruparn para formar mdulos aritmticos y de almace-
namiento que se usan como componentes bsicos a nivel de registro. En este nivel de
abstraccin las compuertas son cajas negras con entradas y salidas, de quienes slo se
conoce su funcin, pero no su composicin interna.
Registro
A este nivel de abstraccin los componentes principales son mdulos aritmticos y de
almacenamiento como: sumadores, comparadores, registros, contadores, multiplicadores,
pilas, caminos de datos y fcheros de registro. Estos mdulos cuentan con una descripcin
fsica determinada (dimensiones, tiempos de propagacin). Cuando se interconectan estos
mdulos forman los componentes bsicos del siguiente nivel de abstraccin.
Procesador
Es el nivel ms alto de abstraccin, sus componentes son: procesadores, memorias,
controladores e interfaces, microchips a medida (ASICs, application-specifc integrated
circuit). En este nivel se interconectan dichos componentes para formar mdulos multi-
chips. Su funcionalidad se describe regularmente en lenguaje natural, en HDL o lengua-
jes de programacin. Regularmente se construyen libreras con los componentes de cada
nivel de abstraccin y de acuerdo a la tecnologa de fabricacin que utilicen, tambin hay
libreras estndar en las que slo se contemplan las funciones de los componentes pero
no sus caractersticas de comportamiento real. Dichas libreras se complementan con las
herramientas de diseo asistido por computador (CAD, computer aided design).
Topologas de Diseo Digital
Bottom-Up, que consiste en partir de los componentes bsicos del sistema e ir agru-
pndolos en mdulos. Este mtodo se vuelve inmanejable a medida que aumenta el
tamao del diseo, siendo til solo para diseos de baja escala.
Con este mtodo se realiza la descripcin del circuito o sistema que se pretende
desarrollar, empezando por identifcar los componentes ms bsicos del sistema, para
luego agruparlos en diferentes mdulos hasta llegar a uno solo que represente el sistema
completo. Esta metodologa no implica una estructura jerrquica de los elementos, pues
resulta sufciente con la descripcin del circuito.
En trminos generales, esta forma de disear no es muy adecuada, ya que implica
un ciclo de diseo bastante inefciente. Para diseos complejos y de gran tamao, no
se puede trabajar a bajo nivel con miles o millones de componentes, pues sera difcil
garantizar un correcto funcionamiento y una adecuada comprobacin y correccin. Sin
embargo, esta metodologa se utiliz exitosamente en los primeros tiempos de la auto-
matizacin de los procesos de diseo, ya que las herramientas de diseo permitan una
descripcin sencilla a bajo nivel.
423
Top-Down, es el proceso de capturar una idea en un alto nivel de abstraccin e imple-
mentarla partiendo de dicha idea, para despus ir hacia abajo incrementando el nivel de
detalle fsico segn como sea necesario. El usuario solo debe centrarse en la descripcin
comportamental del diseo y sern las herramientas CAD las que lo irn descomponin-
dolo en diseos ms simples.
Verificacin
Prototipacin
Diseo
Figura 11.9 Diagrama de secuencia en el proceso de diseo
Actualmente es necesario hacer diseos cada vez ms complejos y en menor tiempo.
Para esto, la metodologa Top-Down toma un problema y lo divide en varios subproble-
mas, que a su vez pueden ser divididos en otros problemas mucho ms especfcos y
sencillos de tratar. En el caso de un circuito, eso se traduce en la divisin del sistema
completo en mdulos, cada uno con una funcionalidad determinada.
El continuo desarrollo de las herramientas CAD, les ha permitido ofrecer la posibilidad
de reproducir de forma automtica la metodologa de diseo Top-Down. As, permiten la
implementacin de un circuito a partir de una idea abstracta sin necesidad de que el di-
seador tenga que descomponer su idea en componentes concretos
4
. De esta manera,
basta con describir el comportamiento del sistema y el software genera el nivel de com-
puertas lgicas. Esto minimiza la cantidad de tiempo invertido en un diseo.
Con esta metodologa se utilizan tecnologas genricas, lo que permite la reutilizacin
de los diseos. De esta manera es posible crear un nuevo diseo a partir de otro existen-
te. Adems, como se dedica ms tiempo a la defnicin y al diseo, se encuentran ms
fcilmente muchos errores en el proceso de descripcin del circuito.
Top-Down permite diferenciar claramente entre el comportamiento funcional del sistema y
los detalles de implementacin, facilita las tareas de modelado de los sistemas y permite en-
lazar directamente con herramientas de sntesis automtica de circuitos microelectrnicos
5
.
En el primer nivel de la Figura 11.10 se aprecia un sistema inicial dividido en mdulos,
los cuales se dividen sucesivamente hasta llegar a los componentes bsicos del circuito
o elementos primarios. Estos elementos se enmarcan en un cuadrado con las lneas ms
gruesas. Los mtodos de diseo se basan en programas computacionales conocidos
como herramientas de automatizacin del diseo electrnico (EDA Tools), las cuales so-
bresalen por ofrecer una reduccin signifcativa en el tiempo del diseo.
4 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004.
5 S. Snchez, A. Barriga, P. Brox, I. Baturone. Sntesis de Sistemas Difusos a Partir de VHDL. Insti-
tuto de Microelectrnica de Sevilla, CNM-CSIC, Sevilla, Espaa. Septiembre 2004
424
Nivel Bajo
(Down)
Nivel Alto
(Top)
Figura 11.10 Metodologa de diseo Top Down
Figura 11.11 Diagrama de Flujo con herramientas EDA
La metodologa de diseo descendente disminuye el tiempo de diseo. En la realizacin
de las simulaciones no es necesario slo un prototipo, ya que este generalmente funciona;
antes se deba repetir el proceso 2 o 3 veces hasta que el prototipo funcionara. Las ltimas
herramientas de diseo electrnico permiten implementar de forma automtica la metodo-
loga de diseo Top-Down. Las herramientas siguen el diagrama de fujo de la Figura 11.11.
Especificaciones
Entrada del Diseo
Sintesis Lgica Entrada HDL
Implementacin
Programacin
Verificacin
Simulacin DHL (Opcional)
Simulacin Funcional
Simulacin Temporal
425
Se parte del planteamiento de las especifcaciones funcionales del diseo. En la etapa de
entrada de diseo se realiza una descripcin del circuito, para la cual existen varias alternati-
vas como la captura esquemtica (dibujo del circuito mediante interfaz grfca), los lenguajes
de descripcin HDL (VHDL, Verilog, Abel y CUPL), y los diagramas de transicin de estados.
La simulacin HDL, simula el comportamiento del circuito que se acaba de describir
antes de la sntesis lgica, que consiste en tomar la descripcin HDL y a partir de ella,
generar y simplifcar las ecuaciones lgicas correspondientes al circuito descrito.
La simulacin funcional, simula las ecuaciones lgicas en condiciones ideales, es
decir, sin tener en cuenta los tiempos de propagacin.
La Simulacin temporal: Despus de la implementacin ya se conoce como queda
programado el circuito y se puede realizar una simulacin teniendo en cuenta los retardos.
Los lenguajes HDL permiten realizar el primer paso de la metodologa del diseo
descendente. Se describen en un lenguaje de alto nivel el comportamiento requerido
del circuito a disear. Esta descripcin se puede hacer mediante tablas de verdad, lista
de transiciones de estados, ecuaciones lgicas. Con base a la descripcin, el programa
realiza los siguientes pasos:
1. Sintetiza y simplifca las ecuaciones lgicas.
2. Simula las ecuaciones.
3. Sintetiza el circuito lgico.
4. Simula el circuito lgico.
5. Sintetiza el archivo para programar un PLD.
Herramientas de Diseo
EDA (Electronic design Automation) es el nombre que se le da a todas las herramien-
tas, tanto de hardware como de software, que sirven de ayuda en el proceso de diseo de
sistemas electrnicos. Dentro del EDA, las herramientas CAD juegan un papel importante.
El impacto de las herramientas CAD sobre el proceso de diseo de circuitos electrnicos y
sistemas procesadores es fundamental. No solo por la adicin de interfaces grfcas para
facilitar la descripcin de esquemas, sino por la inclusin de herramientas como simulado-
res, que facilitan el diseo y la conclusin con xito de los proyectos. Sin embargo no solo
el software es importante, pues el hardware de alta velocidad e interfaces muy sofsticadas,
son tambin caractersticas que facilitan el diseo de dispositivos electrnicos.
En el ciclo de diseo de hardware las herramientas CAD estn presentes en todos los
pasos. Primero en la fase de descripcin de la idea, luego en las fases de simulacin y
comprobacin, y por ltimo en la fase de fabricacin, por ejemplo en el diseo de circuitos
impresos o en circuitos integrados de aplicacin especfca (ASICs).
Existen varias herramientas CAD para el diseo de hardware
6
, como son:
Lenguajes de descripcin de hardware. Son lenguajes mediante los cuales es po-
sible describir un circuito. La descripcin puede ser estructural, donde se muestra la
6 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004
426
arquitectura del diseo, o puede ser una descripcin del comportamiento, donde se des-
cribe como se ha de comportar el circuito, en lugar de describir los elementos de los que
est compuesto. Existen muchos lenguajes para la descripcin de circuitos, que suelen
ser propios de un determinado fabricante de chips. VHDL, adems de ser estndar, tiene
un amplio campo de aplicacin, desde el modelado para simulacin de circuitos, hasta la
sntesis automtica de los mismos.
Captura de esquemas. Es la forma clsica de describir un diseo electrnico y la
ms extendida, ya que era la nica utilizada antes de aparecer las herramientas CAD. Se
basa en diagramas en los que se muestran los diferentes componentes del circuito y sus
interconexiones.
Grafos y diagramas de fujo. Se trata de una descripcin grfca del comportamien-
to del circuito sin llegar a describir sus componentes.
Simulacin de sistemas. Se usa para la simulacin con elementos de alto nivel
como discos duros, buses de comunicaciones, etc.
Simulacin funcional. Comprueba el funcionamiento del circuito a partir del com-
portamiento lgico de sus elementos, sin contemplar problemas fsicos como retrasos.
Simulacin digital. Es muy cercana al comportamiento real del circuito y prctica-
mente garantiza el funcionamiento correcto del sistema, pues tiene en cuenta aspectos
como los retrasos en la propagacin de las seales.
Simulacin elctrica. De muy bajo nivel, pero muy confable. Las respuestas se
elaboran al nivel del transistor.
Realizacin de PCBs. Para realizar el trazado de pistas y posterior fabricacin de
circuitos impresos.
Realizacin de circuitos integrados. Las capacidades grfcas de estas herramien-
tas permiten la realizacin de las diferentes mscaras o capas que intervienen en la rea-
lizacin de circuitos integrados.
Figura 11.12 Diseo PCB
427
Todo este conjunto de herramientas facilitan las diferentes etapas de desarrollo del
diseo: descripcin de especifcaciones, verifcacin de comportamiento, sntesis auto-
mtica, etc. Con objeto de manejar de forma adecuada la complejidad del diseo y mini-
mizar la posibilidad de introducir errores. En las distintas etapas del proceso se utilizan
diferentes niveles de abstraccin para describir el sistema y se concentran solo en aque-
llos aspectos del diseo que resultan signifcativos en cada nivel
7
.
Diseo Modular
Cuando se hace referencia a un diseo modular, lo que se pretende es evadir los in-
convenientes ocasionados por los mtodos que buscan desarrollar un diseo totalmente
compacto. Los problemas ms comunes son la rigidez, poca fexibilidad en el diseo,
prdida excesiva de tiempo en la bsqueda y correccin de errores, defciencia en la do-
cumentacin posterior y la imposibilidad de reutilizar partes del diseo en otro proyecto
8
.
Realizar un diseo dividindolo en porciones menores, conlleva una serie de ventajas
que no se pueden desconocer. Por un lado, se reduce la posibilidad de introducir errores,
pues cada modulo se prueba por separado; facilita la comprensin del sistema para quienes
no participaron en el diseo; permite realizar modifcaciones puntuales de manera ms fcil y
rpida; se elimina la redundancia en el diseo, pues al tener mdulos claramente diferencia-
dos por funcionalidad, no hace falta repetirlos, sino que se acoplan a la tarea que se requiera
en un determinado momento; es posible repartir tareas entre un grupo de diseadores; y los
mdulos diseados se pueden utilizar en proyectos posteriores. Estas dos ltimas caracters-
ticas, convergen en un aspecto de gran importancia: la reduccin en los tiempos de diseo.
Para llevar a la prctica esta metodologa de diseo, es importante tener en cuenta
que se requiere de cierta experiencia para lograr una buena divisin del problema, pues
de no ser as, se puede caer en el error de generar un nmero elevado de mdulos muy
dependientes unos con otros, lo que representa una mayor probabilidad de introducir
errores al sistema completo
9
. Esto se resume en la necesidad de crear mdulos de alta
independencia, que en lo posible operen sin necesitar mucho de los otros mdulos
10
.
En la metodologa del diseo modular se utilizan constantemente algunos trminos
relacionados. A continuacin, algunos de ellos:
Diseo jerrquico. Un complejo diseo electrnico puede llegar a utilizar millones de
componentes lgicos para describir correctamente su funcionamiento. Estos diseos nece-
sitan organizarse de tal forma que resulte fcil su comprensin. Una forma de organizar el
diseo es la creacin de un diseo modular similar al concepto de diseo Top-Down
11
. Una
jerarqua consiste en construir un nivel de descripcin funcional de diseo debajo de otro,
de forma que cada nuevo nivel posea una descripcin ms detallada de su tarea.
7 S. Snchez, A. Barriga, P. Brox, I. Baturone. Sntesis de Sistemas Difusos a Partir de VHDL. Insti-
tuto de Microelectrnica de Sevilla, CNM-CSIC, Sevilla, Espaa. Septiembre 2004.
8 J. Leiva. Diseo de Algoritmos. Departamento de Lenguajes y Ciencias de la Computacin. Univer-
sidad de Mlaga. Curso 2004/2005.
9 R. Rodrguez. Diseo de Alto Nivel. Dpto. de Informtica - Universidad Francisco de Vitoria. Curso
2003/2004
10 J. Leiva. Diseo de Algoritmos. Departamento de Lenguajes y Ciencias de la Computacin. Univer-
sidad de Mlaga. Curso 2004/2005.
11 F. Pardo, J. Boluda. VHDL Lenguaje Para Sntesis y Modelado de Circuitos. Alfaomega, segunda
edicin. 2004.
428
Abstraccin procedural. Se asume a cada modulo del diseo cual si se tratara de
una caja negra, donde cada una de estas especifca que hace, pero no como lo hace.
Ninguna caja negra debe saber cmo otra caja negra realiza una tarea, sino slo qu ac-
cin realiza. Los distintos componentes de un diseo deben mantenerse aislados unos de
otros. La abstraccin procedural separa el propsito de un diseo de su implementacin.
Una vez que el diseo se ha desarrollado, es posible usarlo sin necesidad de conocer las
particularidades de su funcionalidad, sino con slo tener una defnicin de la accin que
realiza y una descripcin de los parmetros que maneja
12
.
Ingeniera concurrente. Es un enfoque de manufactura que permite el diseo y
desarrollo integrado de productos y sus procesos relacionados. Fomenta el desarrollo
de tareas en paralelo, los equipos de trabajo multidisciplinarios y el intercambio efciente
de informacin. De esta forma se logra repartir ms efcientemente las tareas entre los
diseadores y se desarrollan mdulos, ms rpida y efcientemente
13
.
Mdulos Reutilizables y Tiempo de Diseo
Una consecuencia directa de aplicar una metodologa de diseo modular, es la po-
sibilidad de reutilizar segmentos de un diseo, pues muchos de los mdulos se pueden
almacenar como si se tratara de un conjunto de plantillas. De esta forma, pueden existir
diversos mdulos, cada uno con una funcionalidad especfca y claramente identifcada
[10]. Para citar solo algunos ejemplos, tenemos los siguientes:
Mdulos interfaz. Son mdulos que permiten la comunicacin del sistema con el
medio exterior. As por ejemplo, para dispositivos que han de ser conectados mediante el
puerto USB del PC, no se requiere disear uno de estos mdulos para cada nuevo pro-
totipo, puesto que dicha interfaz es estndar y no requerira modifcaciones signifcativas
de un prototipo al otro.
Mdulos de visualizacin. Estos mdulos son los encargados de procesar deter-
minada informacin, de tal forma que sea posible su legibilidad en algn dispositivo de
visualizacin, como un LCD o un monitor.
Mdulos aritmticos. Son los mdulos especializados en realizar las operaciones
necesarias entre las variables relacionadas con el sistema. Pueden existir mdulos que
realicen varias operaciones u operaciones particulares. Es por esto, que en diseos don-
de se requiera realizar ciertas operaciones matemticas, se pueden utilizar mdulos exis-
tentes especializados en dicha tarea.
Es fcil notar que al reutilizar los mdulos, tenemos una reduccin notable de tiempos
en el ciclo de diseo, pues aunque las especifcaciones de un diseo con seguridad no
sern iguales a las de otro, no ser necesario comenzar totalmente desde cero, ya que
se cuenta con una serie de mdulos previamente diseados y probados.
Otro aspecto que reduce notablemente los tiempos en el diseo es la posibilidad de
dividir el trabajo entre el grupo de diseadores, ms an cuando se aplican los principios
de la ingeniera concurrente, con los que se pretende que los desarrolladores, desde un
12 J. Leiva. Diseo de Algoritmos. Departamento de Lenguajes y Ciencias de la Computacin. Univer-
sidad de Mlaga. Curso 2004/2005
13 R. Garca. Ingeniera Concurrente y Tecnologas de la Informacin. Ingenieras, Vol. VII, No. 22.
Enero-Marzo 2004.
429
principio, trabajen de forma paralela y adems tengan en cuenta todos los elementos del
ciclo de diseo, desde el diseo conceptual, hasta su disponibilidad, incluyendo calidad,
costos y necesidades del usuario fnal.
Modelo empleado en las simulaciones.
En un circuito integrado los transistores MOSFET, se representan mediante un modelo
equivalente de tensiones y corrientes en sus terminales, que son el resultado de alguna com-
binacin de tensiones en la compuerta (gate) y drenador (drain) respecto a fuente (source).
Estos modelos se guardan en fcheros conocidos como parmetros tecnolgicos que
se convierten en el resultado de las medidas realizadas por el fabricante y son impres-
cindibles para obtener una ptima simulacin del dispositivo.
Los parmetros ms importantes son:
LEVEL: nivel de complejidad del modelo usado.
Tox: espesor del oxido en la compuerta.
Vto: Tensin de umbral.
LD: difusin lateral.
NSUB: dopado del sustrato.
Gamma: factor de efecto de sustrato.
0: movilidad de electrones con valor bajo de campo elctrico.
exp, crit: parmetros de correccin de movilidad.
Delta: factor de correccin por anchura pequea.
RSH: resistencia de cuadro de la difusin.
NEFF: coefciente de carga total en canal, fja y mvil.
Lambda: factor de modulacin de canal.
Otros parmetros son:
Cj: capacidad unitaria de la unin.
CGDO: capacidad de superposicin.
Js: densidad de corriente de saturacin de las uniones.
Polisilicio
xido
Silicio
S
G
P
N+ N+
B
D
ID
B= Body = Sustrato
S= Source = Fuente
D= Drain = Drenador
G= Gate = Puerta
VGS < VTN VGS > VTN ; VDS < VGS -VTN VGS > VTN ; VDS > VGS -VTN
ID = 0 [ (VGS -VTN) VDS - VDS /2 ] ID = KN/2 (VGS -VTN) (1+ VDS)
CORTE HMICA
SATURACIN
Figura 11.13 Modelo MOSFET nivel 1
430
Entre los parmetros ms importantes para el diseo tenemos:
W: anchura del canal.
L: longitud de canal.
PD/PS: permetros del drenador.
AD/AS: rea del drenador.
Los parmetros L y W, determinan el comportamiento del transistor.
S
B
D
G
S
B
D
G
Figura 11.14 Mosfets
Figura 11.15 Nivel de capas
Permetro= 2W + 2N
rea = W x N
L
N
W
431
2500
3500
7300
6900 6900
11000 8000 7300 7300
8400
POLY M1 M2 M3 M4 M5
POLY M1 M2 M3
0.35 0.5 0.6 0.6 0.6 0.6
0.35
0.6 0.6 0.7 0.8
0.5
Tecnologas de 0.35m / 0.5m.
Parmetros SPICE para MOSFET
SPICE Model Index
Zero- Bias Threshold Voltage
Process Transconductance
Body- Bias Parameter
Channel Modulation
Oxidie Thickness
Lateral Diffusion
Matallurgical Junction Depth
Surface Inversion Potential
Substrate Doping
Surface State Density
Fast Surface Density
Total Channel Charge Coefficient
Type of Gate Material
Surface Mobility
Maximum Drift Velocity
Mobility Critical FIeld
Critical Field Exponent in Mobility Degradation
Transverse Field Exponent (mobility)

VTO
K
g
l
tox
xd
xj
2lfFl
NA, ND
Qss/q
m0
umax
xcrit

LEVEL
VT0
KP
GAMMA
LAMBDA
TOX
LD
XJ
PHI
NSUB
NSS
NFS
NEFF
TPG
U0
VMAX
UCRIT
UEXTP
UTRA

-
V
A/V2
V05
1/V
m
m
m
V
cm-3
cm-3
cm-3
-
-
cm2/V-sec
m/s
V/cm
-
-

1
0
2.E-5
0
0
1.0E-7
0
0
0.6
0
0
0
1
1
600
0
1.0E4
0
0

Parameter Name Symbol
SPICE
Name
Units
Default
Value
432
Parameter Name
Source resistance
Drain resistance
Sheet resistance (Source/Drain)
Zero Bias Bulk Junction Cap
Bluk Junction Grading Coeff.
Zero Bias Side Wall Junction Cap
Side Wall Grading Coeff.
Gate-Bulk Overlap Capacitance
Gate-Source Overlap Capacitance
Gate-Drain Overlap Capacitance
Bulk Junction Leakage Current
Bulk Junction Leakage Current
Density
Bulk Junction Potential
Rs
RD
Ro
Ci0
m
Cisw0
msw
CgbO
CgsO
CgdO
Is
Js
0
RS
RD
RSH
CJ
MJ
CJSW
MJSW
CGBO
CGSO
CGDO
IS
JS
PB

/O
F/m
-
F/m
-
F/m
F/m
F/m
A
A/m
V
0
0
0
0
0.5
0
0.3
0
0
0
0
1E-8
0.8
Symbol
SPICE
Name
Units
Default
Value
Parameter Name Symbol
SPICE
Name
Units
Default
Value
Drawn Length
Effective Width
Source Area
Drain Area
Source Perimeter
Drain Perimeter
Squares of Source Difussion
Squares of Drain Difussion
L
W
AREA
AREA
PERIM
PERIM
L
W
AS
AD
PS
PD
NRS
NRD
m
m
m
m
m
m
-
-
-
-
0
0
0
0
1
1
Otros parmetros:
433
Software
El software es una parte verdaderamente importante a la hora de realizar un diseo
ya que permite tener una visin aproximada de la funcin que cumplir el circuito, o rea-
lizar la interconexin de dispositivos en un impreso.
Existen innumerables herramientas CAD para este fn, ya sean de libre distribucin,
versiones de prueba (Trials) o licenciadas, todo depende de la aplicacin y la complejidad
del diseo.
En la web se encuentran muchos tipos de aplicaciones, por ejemplo en cuanto a la
simulacin de un circuito, tenemos:
ORCAD.
Electronic Workbench.
Microcap.
Tina.
De otra parte, para el diseo de circuitos impresos tenemos:
Electra.
Ares.
Eagle.
QuickCheck
Finalmente en cuanto al diseo a nivel de compuertas:
L-Edit.
Protel.
Ivex.
Figura 11.16 Ejemplo de empleo de software de simulacin de circuitos
434
E
l diseo de un circuito integrado digital es bsicamente un proceso de descrip-
cin del mismo, junto con la simulacin de su comportamiento para verifcar
que el diseo es correcto, conforme a las especifcaciones o requisitos del mis-
mo. La descripcin digital puede hacerse a diferentes niveles, en particular, a
nivel geomtrico (layout), a nivel lgico (esquemtico) o a nivel funcional (programa).
El nivel geomtrico (descripcin fsica del circuito integrado) no tiene sentido en el
diseo sobre circuitos integrados programables (pues ya estn fabricados) y es utilizado
en forma muy limitada en el diseo de ASICs con librera, es decir en el diseo de celdas
estndar (standard cell) o de arreglo de compuertas (gate array), solamente se usan al-
goritmos de colocacin y conexin de las celdas de la librera, que ya estn diseadas.
Los niveles lgico y funcional ofrecen dos alternativas de diseo: en forma grfca de
esquema de compuertas y biestables, adecuadamente conectadas, o en forma de texto,
describiendo el comportamiento del circuito; actualmente, y cada vez ms, predomina
la descripcin en texto, utilizando un lenguaje de descripcin circuital (HDL, Hardware
Description Language).
Existen, pues, tres niveles de descripcin de los diseos digitales:
Nivel geomtrico (layout): descripcin grfca de las diferentes regiones fsicas
que conforman el circuito integrado (difusiones, polisilicio, metal, contactos,...), o sea, el
dibujo que corresponde a las mscaras con las que se fabricar el integrado; este nivel
es propio y casi exclusivo del diseo completo (full custom).
Nivel lgico (esquemtico): descripcin, en trminos de compuertas lgicas y bies-
tables; es el nivel que corresponde directamente al diseo con librera,
Nivel funcional (texto): descripcin del comportamiento del circuito en un lenguaje
de descripcin circuital (como puede ser VHDL o Verilog).
Las tareas realizadas por los diversos tipos de descripcin, se resumen en la Tabla 11.1.
Descripcin del diseo de alto nivel
435
1 Nivel Funcional
Lenguajes de Descripcin Funcional
- Edicin y anlisis de la descripcin.
- Simulacin funcional.
- Compilacin lgica.
2 Nivel Lgico
Descripcin
- Captura de esquemas.
- Generacin de celdas matriciales (ROM, PLA, RAM, ...).
Simuladores Lgico-temporales
Anlisis Temporal
- Verifcacin de tiempos de anticipacin y de mantenimiento.
- Clculo de retardos y deteccin de caminos crticos.
Test
- Simulacin de fallos.
- Cobertura de test.
- Generacin automtica de test
3 Nivel Geomtrico
Descripcin
- Colocacin y conexionado de celdas: Placement and Routing.
- Edicin grfca.
Simulacin
- Extractores de parmetros: back-annotation.
- Simuladores Informticos.
Comprobacin Lgica
- Extractores lgicos.
- Verifcacin de correspondencia.
- Verifcadores de reglas de diseo
Tabla 11.1 Subdivisiones de la descripcin del diseo digital
En todos los niveles es preciso comprobar que el diseo es correcto, a travs de la
simulacin de su comportamiento:
En el nivel geomtrico, se utilizan simuladores informticos, en particular el simu-
lador SPICE, extrayendo previamente, sobre el layout, los transistores y los componentes
capacitivos y resistivos presentes.
En el nivel lgico, se emplean simuladores lgico-temporales que actan en trmi-
nos de funciones booleanas y de retrasos temporales (tiempos de propagacin).
En el nivel funcional, los lenguajes de descripcin circuital ofrecen simuladores del
comportamiento del circuito, tal como queda descrito en dichos lenguajes.
Adems, en el nivel lgico se aplica el anlisis de tiempos para verifcar que se res-
petan los tiempos de propagacin, de anticipacin y de mantenimiento (y, en el caso de
ASICs, se obtiene el conjunto de vectores de test necesarios en el proceso de integracin
para comprobar que cada ejemplar fabricado responde efectivamente al diseo).
436
En el nivel funcional (lenguajes de descripcin circuital), se dispone de compiladores
que trasladan la descripcin al nivel lgico. En dicho nivel lgico, los compiladores para
circuitos integrados programables, traducen el diseo en el mapa de fusibles que corres-
ponde a su programacin; en el caso de ASICs, del nivel lgico se pasa al nivel geomtrico
mediante algoritmos de ubicacin y conexin que sustituyen la descripcin lgica por la
conexin de las correspondientes celdas de la librera, adecuadamente situadas.
Proceso de Diseo
El proceso de diseo se puede defnir como la secuencia de pasos que llevan des-
de el concepto de un producto hasta los esquemas de fabricacin que describen cmo
hacer dicho producto.
Especifcaciones de Diseo
Una vez analizados los requisitos y las interfaces con el entorno en que va a funcionar
el producto, se incluye un diseo con el esquemtico de la arquitectura del mismo en for-
ma de diagrama de bloques de alto nivel. En el diagrama, cada bloque tendr una funcin
clara que se puede especifcar con una formula o algoritmo matemtico, o simplemente
en lenguaje natural. Tal diagrama debe especifcar el tipo y formato de los datos que se
transferen entre los bloques y puertos de entrada/salida.
Desarrollo con una biblioteca de componentes
Una vez que se ha desarrollado el diagrama de bloques de alto nivel en la fase de es-
pecifcacin, se debe redefnir iterativamente o descomponer en componentes menores.
La fnalidad de este proceso es asegurar que el producto no contenga ms que los com-
ponentes predefnidos en la biblioteca de componentes que se ha caracterizado para una
tecnologa de fabricacin. En algunos casos estas bibliotecas contienen componentes de
uno o ms niveles de abstraccin.
Los componentes de la biblioteca deben estar, por tanto, probados y completamente
documentados para que los diseadores puedan usarlos si tener que analizar su estructura.
Sntesis del diseo
En el proceso de diseo, la sntesis es el procedimiento mediante el cual se convierte
una especifcacin o descripcin del comportamiento de un componente, en una descrip-
cin estructural usando componentes de los niveles de abstraccin ms bajos que se
incluyen en una biblioteca dada.
La sntesis se puede entender como un proceso de redefnicin de la descripcin de
comportamiento, en el que se aaden ms detalles estructurales en cada paso. En la
prctica, esto normalmente signifca que la descripcin se divide en varios bloques y se
reescribe para refejar el resultado de la divisin.
Siguiendo los niveles de abstraccin descritos anteriormente, se pueden identifcar ta-
reas de sntesis:
1. Sntesis del sistema: convierte una especifcacin en una estructura de componen-
tes a nivel de procesador.
2. Sntesis de la arquitectura: convierte algoritmos, diagramas de fujo o conjuntos de
instrucciones en componentes a nivel de registro.
437
3. Sntesis secuencial: transforma la descripcin de una maquina de estados fnitos
en compuertas y biestables.
4. Sntesis lgica: transforma expresiones booleanas en componentes a nivel de
compuertas.
Anlisis del diseo
Una vez se ha sintetizado un diseo, se evala verifcando que satisface los requisi-
tos de la especifcacin, o en algunos casos, verifcando que el diseo desarrollado es
realmente el mejor dentro de las distintas alternativas de diseo. Una de las medidas ms
importantes es el costo de fabricacin del producto concreto. Esta medida usualmente se
aproxima con el tamao o medida del rea, ya que el rea de un microchip o una PCB
es proporcional al costo de su fabricacin.
La otra medida importante que concierne al proceso de diseo son las prestaciones
del producto, las medidas ms usuales de esta medida son: retardo entrada/salida, pero-
do de reloj, y tiempo necesario de ejecucin de una instruccin o programa.
Finalmente, el ndice de testeabilidad se defne en fusin del nmero de fallos de
fabricacin detectables y del nmero de patrones de test que se necesitan para detectar
todos estos fallos. En general, el nmero de fallos potenciales es proporcional al nmero
de patrones de test que se necesitan, que a su vez es proporcional al tiempo necesario
para verifcar el producto fabricado.
Documentacin
El paso fnal del proceso de diseo consiste en preparar la documentacin del micro-
chip o sistema fabricado. Esta documentacin generalmente incluye la representacin
fsica como de comportamiento del producto, pero omite las representaciones estructu-
rales detalladas, que se consideran confdenciales del fabricante. La informacin sobre
el comportamiento se da usualmente en forma de un diagrama de bloques tosco acom-
paado por un diagrama de fujo que describe el comportamiento del sistema completo o
de alguna de sus partes. Adems esta documentacin sobre el comportamiento presenta
protocolos de comunicacin y se suele dar en forma de diagramas de tiempo para una o
varias entradas y salidas. La representacin fsica, por otra parte, contiene el tamao, la
informacin de encapsulado, y los nombres y posiciones do todos los conectores. Final-
mente, esta documentacin tambin especifca los rangos mnimos, normales y mximos
de corriente, tensin, potencia, temperatura, y tiempos de retardo.
Herramientas CAD
Capturado y modelado del diseo
Se puede capturar la representacin estructural usando una herramienta de captura.
Esta herramienta permite al diseador seleccionar un componente de un men situado
en la pantalla y conectarlo a otros componentes mediante lneas que representan cables.
Este tipo de representacin estructural de captura se denomina esquemtica, y las herra-
mientas que frecuentemente se usan para su captura se conocen como herramientas de
captura de esquemas.
438
Alternativamente, con un lenguaje de descripcin de hardware, como el estndar
VHDL del IEEE, se puede llevar a cabo la captura de esquemas. Sin embargo, adems
de la captura de esquemas estos lenguajes de descripcin del hardware tambin per-
miten capturar representaciones de comportamiento, as que se puede describir con el
diseo como una combinacin de su comportamiento y de su estructura.
Cada una de estas descripciones se denomina modelo del diseo real, ya que propor-
ciona parte de la informacin sobre el diseo manual. La herramienta CAD puede usar
la informacin de diseo que proporciona cada modelo para analizarla posteriormente,
evaluar la calidad del diseo o incluso para su sntesis posterior. El proceso de desarrollo
de estos modelos se denomina modelado, y la gua que proporciona instrucciones para
describirlos, incluyendo la informacin requerida para que puedan ser usados por otras
herramientas, se denomina gua de modelado.
Herramientas de sntesis
Las tcnicas de sntesis se usan siempre que se necesita convertir una descripcin
del comportamiento en una descripcin estructural que contenga componentes de una bi-
blioteca dada. Las herramientas de diseo lgico permiten convertir expresiones boolea-
nas en estructuras a nivel de compuerta, adems minimizan el nmero de compuertas,
el retardo de propagacin y/o el consumo de energa. Las herramientas de sntesis se-
cuencial son necesarias para sintetizar estructuras que contengan elementos de memo-
rias. Estas herramientas estn concebidas para minimizar el nmero de elementos de
memoria a usar en el circuito, para generar una codifcacin de los estados y entradas
que reduzca sus costos, para minimizar el retardo entrada/salida, y para simplifcar las
expresiones booleanas que se requerirn en su implementacin.
Las herramientas de sntesis de alto nivel o de comportamiento se usan para convertir
expresiones aritmticas, conjuntos de instrucciones, o descripciones algortmicas, en es-
tructuras a nivel de registro, en el que se minimizan tanto el tamao del microchip como
el tiempo de ejecucin.
Verifcacin, simulacin y estrategias de test
Una vez se ha capturado el diseo mediante una herramienta de captura de esque-
mas, se necesita verifcar si el diseo funciona como se esperaba. En el procesamiento
y evaluacin de un circuito integrado se utilizan tres tipos de procedimientos: de simula-
cin, verifcacin y supervisin, que tienen objetivos y metodologas de ejecucin total-
mente diferentes:
Simulacin funcional
Anlisis de tiempos y
Test del circuito fabricado.
Estos tres procedimientos se referen, respectivamente, a la verifcacin del compor-
tamiento del circuito resultante del proceso de diseo (Tabla 11.2), a la verifcacin de los
tiempos implicados en tal circuito y a la verifcacin de cada circuito integrado obtenido
tras el proceso de fabricacin.
439
La simulacin funcional trata de comprobar si el diseo realizado funciona adecua-
damente, es decir, si se ajusta a las especifcaciones o requisitos que se pretendan
alcanzar. Consiste en reproducir el funcionamiento real del circuito para verifcar que es
correcto, incluyendo las ms diversas situaciones posibles de sus entradas y comproban-
do la ausencia de errores en la respuesta del circuito. Es un estudio estmulo/respuesta
(entradas/salidas) en relacin con el funcionamiento normal del circuito; se realiza con
simuladores lgico-temporales que evalan la respuesta booleana a los vectores de en-
trada y calculan tambin el tiempo de respuesta. Cada celda bsica es sustituida por la
correspondiente funcin booleana y por un tiempo de propagacin que tiene en cuenta la
carga (fan out y capacidad equivalente) que soporta su salida.
La simulacin funcional se efecta globalmente (calculando las salidas que produce el
circuito en funcin de las ondas de entrada que recibe) y suministra informacin sobre la vali-
dez del diseo (sobre si es correcto o no); en caso de que no sea correcto, obliga a redisear
parcial o totalmente el circuito para que su funcionamiento coincida con el que se pretende.
1 verifcacin del comportamiento
Simulacin
- Funcional
- Lgica-temporal
- Computacional (Informtica)
2 verifcacin de tiempos
Anlisis de tiempos
- Tiempos de anticipacin y de mantenimiento
- Tiempos de propagacin y
- caminos crticos
3 verifcacin del circuito obtenido
Test
- Simulacin de fallos
- Cobertura de fallos
Tabla 11.2 Procedimientos de verifcacin.
El anlisis de tiempos trata de comprobar que se respetan las restricciones tempora-
les internas (compatibilidad entre los tiempos de propagacin, los tiempos de anticipacin
set-up y de mantenimiento hold) y de calcular la velocidad mxima de trabajo del circui-
to; asimismo, aporta informacin sobre los caminos en que se violan las restricciones
temporales y sobre los caminos que resultan crticos respecto a la velocidad mxima de
funcionamiento del circuito.
Ambos procedimientos de comprobacin/verifcacin (simulacin funcional y anli-
sis de tiempos) se ejecutan en las diferentes etapas del diseo: tanto en el nivel lgico,
sobre el esquemtico del circuito, como en el nivel geomtrico, sobre las mscaras que
conectan con el proceso de fabricacin. Cuanto ms cercana es la informacin que utili-
zan al nivel fsico defnitivo del circuito ms precisa es la simulacin temporal y el anlisis
de tiempos. Cuanto ms prximos nos situemos a la confguracin fsica real del circuito
integrado, mayor precisin puede obtenerse en los aspectos de carga efectiva que sopor-
440
tan las salidas de las celdas bsicas y en los retardos debidos a los efectos resistivos y
capacitivos que introducen las conexiones (es decir, en aquellas cuestiones que afectan
a los clculos temporales).
Tanto la simulacin funcional como el anlisis de tiempos son comprobaciones que
se ejecutan en el proceso de diseo y pueden determinar una vuelta atrs en el mismo
para corregir lo que no funciona bien. En cambio, el test de un circuito integrado es la
comprobacin, posterior a la fabricacin del mismo, que garantiza que el circuito se ha
fabricado bien, es decir, que todas las celdas que confguran el circuito han sido inte-
gradas correctamente de forma que el resultado fsico coincide con el esquema circuital
resultante del diseo.
El test no equivale, ni mucho menos, a la simulacin funcional: no se trata de verifcar
que el funcionamiento normal del circuito es el deseado, sino de comprobar que todos
y cada uno de los transistores han sido fabricados y conectados correctamente. Tngase
en cuenta que, si el circuito es relativamente complejo, su funcionamiento total no puede
ser simulado, dado que requerira una secuencia enormemente alta de vectores de test.
El test es, por tanto, mucho ms exigente que la simulacin funcional: que el diseo
es correcto queda garantizado, en la misma etapa de diseo, por la simulacin funcional
y, complementariamente, por el anlisis de tiempos en lo que se refere a restricciones
temporales; con el test de lo que se trata es de garantizar, para cada uno de los circuitos
integrados, que tal diseo ha sido fabricado correctamente, es decir, que cada uno de
los circuitos fsicos obtenidos (chips) corresponde exactamente al diseo. El proceso de
diseo ha de estar orientado al test; no basta un diseo funcional sino que hay que efec-
tuar, a la vez, un diseo para el test, siendo as que, en muchas ocasiones, los aspectos
relativos al test resultan ms difciles y complejos que el propio diseo funcional.
El test va ms all de una comprobacin funcional de los casos de inters: los vec-
tores de test pretenden verifcar que todos los nodos booleanos presentes en el circuito
integrado son capaces de actuar correctamente, lo cual asegura, en gran medida, que el
circuito fsico responde efectivamente al diseo efectuado y no contiene errores debidos
al proceso de integracin. En la prctica, es imposible la comprobacin funcional com-
pleta de un circuito digital complejo, recorriendo todos los casos posibles; el test permite
efectuar una comprobacin completa de todos los nodos booleanos del mismo, confor-
me a un modelo conceptual establecido para tal fnalidad.
El test se efecta, tambin, mediante un estudio estmulo/respuesta (entradas/sali-
das) utilizando una secuencia apropiada de vectores test (que no coincide con la secuen-
cia propia de la simulacin funcional, aunque sta puede formar parte del conjunto global
de vectores de test). Los vectores de test han de permitir controlar, desde las entradas
del circuito integrado, cada uno de los nodos booleanos internos del mismo (pudiendo
situarlos a valor 0 1) y observar, desde las salidas del circuito integrado, el estado
booleano de cada uno de dichos nodos; de esta forma, podremos comprobar que cada
celda bsica est en su sitio y que acta correctamente.
No se debe olvidar que aun cuando la aplicacin del test es posterior a la fabricacin,
afecta directamente al diseo por cuanto que el circuito ha de ser testeable (no todos lo
son) y, adems, la obtencin de los vectores de test forma parte del diseo del circuito.
C
A
P

U
L
O
1
2
Test de circuitos integrados
445
Introduccin
Test de circuitos integrados
E
l proceso de diseo de circuitos integrados (CIs) fnaliza con el desarrollo del
producto y la evaluacin de sus especifcaciones. Con este fn, el test de los
circuitos integrados est encaminado a verifcar que las capacidades del pro-
ducto correspondan con las esperadas, adems de probar bajo qu condicio-
nes es capaz de operar el dispositivo.
Realizar el test permite encontrar errores en el diseo que se pudieron pasar por alto,
o aspectos que no se tuvieron en cuenta para la aplicacin prctica y que en las simula-
ciones no aparecen, todo esto antes de su produccin en masa para evitar la fabricacin
de dispositivos defectuosos que en ltimas representaran gastos elevados para la em-
presa diseadora. Estos test tambin buscan garantizarle al cliente un funcionamiento
ptimo, al descartar componentes defcientes y permitir que slo chips libres de fallas
lleguen hasta el consumidor.
Para probar un circuito integrado existen diferentes pruebas, dependiendo de lo que
se busque verifcar, como son: el test funcional, en el cual se prueba que el circuito cum-
pla con su objetivo, presente las seales de salida deseadas cuando se le apliquen las
seales de entrada del diseo; el test temporal, analizando los tiempos de respuesta del
circuito, se observa que tengan los tiempos de propagacin, tiempos de hold y set-up es-
perados, bajo ciertas condiciones en las seales de entrada; y el test de fabricacin, en
el que se verifca si el circuito est bien fabricado.
E
l test es una etapa muy importante durante el ciclo de produccin de los circui-
tos integrados. El objetivo del test es el de verifcar si los circuitos fabricados
funcionan o no correctamente, en funcin de las especifcaciones con las que
fueron diseados. El costo total para fabricar CIs est relacionado directamen-
te con el costo de test, pero igualmente con el tiempo necesario para generar y aplicar
el test y con la calidad de dicho test.
El costo de test es una parte importante dentro del costo de fabricacin. En 1999 el
International Technology Roadmap for semiconductors (ITRS, por sus siglas en ingles)
explicaba el problema que tiene el costo del test debido a su aumento relativo respecto
al costo total. La tendencia se bas en los circuitos que ocupaban el mayor segmento del
mercado (microprocesadores), y auguraba que este aumento seguira en el futuro. Sin
446
embargo esta tendencia se ha visto modifcada desde entonces, por un lado, no todos los
sectores han seguido la misma tendencia, y por otro lado, se han conseguido mejoras en
el test que han permitido relajar esta tendencia, y el aumento relativo del costo del test
en muchas aplicaciones se ha disminuido. A pesar de ello, no en todos los segmentos ha
habido mejoras, y en algunas aplicaciones el costo del test puede llegar a signifcar hasta
el 70% del costo total de fabricacin.
Otro factor importante consiste en el momento en el cual se realiza el test, y conse-
cuentemente, en qu momento se detectan los defectos de los circuitos. El hecho de
que se detecten en una etapa muy tarda dentro del proceso de fabricacin repercute
directamente en los costos. Si estos defectos se detectan demasiado tarde, se malgasta
tanto tiempo como recursos en continuar el proceso de fabricacin de unos circuitos que
sern posteriormente descartados por defectuosos, aumentando as el costo unitario de
fabricacin. La calidad del test que considera algunos de los circuitos defectuosos como
buenos puede provocar una prdida de confanza del cliente y posteriormente, repercutir
directamente en las ventas. En otro caso, considerar defectuosos circuitos que son co-
rrectos disminuye el rendimiento del proceso de fabricacin, y por ende, aumenta el costo
unitario de fabricacin.
1981 1997 1993 1990 1987 1984
10,0E-6
100,0E-6
10,0E-3
2014 2011 2008 2005 2003 2001 1999
1,0E-3
1,0E-6
100,0E-9
10,0E-9
1,0E-9
C
o
s
t
e
/

t
r
a
n
s
i
t
o
r

(
c
e
n
t
$
)
Ao
cost/tran
ASIC TESTER cost/tran
Micro tester cost/tran
Figura 12.1 Evolucin del costo/transistor.
447
Test de fabricacin
E
l proceso de test de fabricacin se inicia aceptando el diseo como funcional-
mente correcto, es decir, que el diseo presentado va a cumplir con su prop-
sito, y posteriormente se trata de comprobar que fsicamente tambin lo es.
Para esto, se realiza un estudio de estmulo-respuesta (entradas-salidas), en
el que se emplean unos vectores de test que pretenden controlar desde las entradas,
el valor de un nodo y observarlo desde las salidas.
Vector de test = {vector de entrada,vector de salida}
Para realizar este estudio se utiliza una mquina de test que accede a los nodos de
entrada/salida mediante sondas de punta y aplica a las entradas los vectores de test.
Una vez realizado el estudio, se obtiene el resultado, de carcter binario ya que si est
correcto el circuito se encapsula, y si es incorrecto se desecha.
Entre los objetivos del test de Circuitos Integrados digitales encontramos:
1. Que el comportamiento lgico del circuito sea el esperado (test de funcionamiento).
2. Que Las salidas alcancen los valores de tensin e intensidad previstos en las ho-
jas de especifcaciones (test esttico o test DC).
3. Que el comportamiento dinmico (tiempos de subida, bajada y propagacin) se
encuentren en los mrgenes previstos (test dinmico o test AC).
Fases del test de fabricacin
1. Durante el diseo del circuito: Estos pasan por una etapa de verifcacin para ga-
rantizar las caractersticas.
2. Fabricacin del circuito:
Comprobaciones que aseguren que sea correcta la realizacin de los proce-
sos tecnolgicos.
Se comprueba funcionalmente desde los nodos de E/S.
Sistemas automticos de test (ATE).
Los ATE estn concebidos de forma que permiten automatizar los tres tipos de com-
probaciones que se mencionan en los objetivos del test. Estn construidos por: una mesa
de test DOUT; un controlador encargado de gobernar estos recursos para poder esta-
blecer las condiciones bajo las que se realizarn las comprobaciones; memoria donde
almacenar los patrones de test. Su funcin es almacenar patterns (conjunto de vectores
de test)
3. La vida activa del circuito se comprueba una vez montado sobre la placa.
448
Tipos de test fabricacin
1. Test tecnolgico: que comprende la medicin de parmetros DC (tensiones VIL,
VIH, resistividades, etc.), y parmetros AC (tiempos de propagacin, tiempos de
subida y de bajada).
2. Test de puntas: bloqueos y circuitos abiertos.
3. Test de encapsulado.
4. Test de prototipo.
Test concurrente y no concurrente
Concurrente: Se incluyen circuitos integrados que permiten que los resultados
que se van obteniendo por el sistema se vayan comprobando mientas se estn
obteniendo.
No Concurrente: Se incluye en el circuito circuitera adicional para testearlo sin
necesidad de ATEs.
Modo sistema: El circuito funciona normalmente.
Modo test: El circuito se autocomprueba.
Test de prototipo contra test industrial
Test de prototipo: Para testear pocas unidades. Se comprueba que funcione, por
qu no funciona, donde est el error, lmites hasta los que funciona y si puede ser
destructivo.
Test industrial: Para testear muchas unidades. La respuesta del test es booleana.
No es destructivo.
Inconvenientes del test de circuitos integrados
1. Hay que comprobar cada uno de los circuitos, lo cual implica un consumo de tiem-
po muy elevado, que se traduce en sobrecostos de produccin.
2. EL nmero de nodos accesibles es muy reducido, haciendo que el anlisis no sea
completo y un circuito defciente podra no ser detectado.
3. El test de CIs en la mquina de test es caro y el nmero de vectores de test nece-
sarios puede ser muy grande.
4. En el caso de circuitos secuenciales es necesario adems determinar el orden de
aplicacin.
Test temporal
El objetivo del test temporal consiste en verifcar que se cumplan los tiempos de
propagacin esperados en las simulaciones, bajo ciertas condiciones de las seales de
entrada. Principalmente se prueban dispositivos especiales fabricados en el contorno de
la oblea: resistencias, transistores, condensadores, etc. Por ser un test de calidad, solo
se prueban algunas obleas y se realiza un anlisis estadstico.
449
Modelo de fallos
D
ebido a que comprobar el funcionamiento de un circuito integrado es un pro-
blema muy complejo, se debe realizar un modelo de fallos, en el que se pueda:
Determinar los fallos posibles y contar su nmero.
Encontrar vectores de test para cada fallo.
Conocer que fallos detecta cada vector de test.
Calcular la cobertura de fallos.

100

Fallos detectados
Cobertura de fallos
Fallos Posibles
=
Los defectos tpicos que se pueden encontrar en un circuito integrado son (Figura 12.2):
Cortocircuito entre capas.
Cables interrumpidos.
Cortocircuito entre la puerta (gate) y el sustrato.
Estos fallos dan lugar a las siguientes consecuencias:
Nodos cortocircuitados con las alimentaciones.
Nodos cortocircuitados entre s.
Nodos Flotantes.
Dentro de los modelos de fallos se encuentran:
Fallos por bloqueo (Stuck at): se dan 2 fallos:
Stuck at 1: Cortocircuito entre un nodo y VDD.
Stuck at 0: Cortocircuito entre un nodo y GND.
Fallos por circuito abierto: que incluyen:
Stuck open: Nodo en circuito abierto.
Stuck closed: Nodos en cortocircuito.
Estos fallos pueden dar lugar a dispositivos secuenciales. Por ejemplo, en una NOR
de 2 entradas, un circuito abierto puede comportarse como se ilustra en la Figura 12.3.
450
Figura 12.2 Posibles fallos en un circuito integrado
1
Figura 12.3 Esquema NOR con circuito abierto en NMOS (izquierda). Tabla de verdad (derecha)
2
MODELO STUCK AT
Este modelo de fallos cuenta con las siguientes caractersticas:
Se consideran como elementos componentes del circuito las celdas bsicas.
Se consideran nodos las entradas a estas celdas bsicas y las salidas primarias.
Para cada nodo se toman dos fallos posibles:
Nodo bloqueado a 1: Stuck at 1
Nodo bloqueado a 0: Stuck at 0
Se supone que en el circuito hay un nico fallo.
1 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
2 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
A
A
B
B
A B
Out
1
1
0
0
1
0
1
0
0
0
Out - 1
1
451
Figura 12.4 Ejemplos de deteccin de fallos con el modelo Stuck at
3

S
e toma el modelo Stuck at, que es el modelo ms utilizado. Los defectos fsi-
cos pueden modelarse como lneas de circuito lgico que quedan bloqueadas
permanentemente a 0 o a 1.
Dice que un circuito combinatorio se puede probar siempre que se puedan
controlar y observar todos sus nodos, siempre y cuando en el circuito no aparezcan re-
dundancias booleanas
3 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
El fallo que se detecta de forma directa con este modelo es el cortocircuito entre dos
terminales de un transistor MOS, y entre un nodo y la alimentacin. El resto de fallos
posibles se detecta de forma indirecta, haciendo una segunda prueba a cada nodo. Los
fallos detectados son:
Transistor MOS en circuito abierto.
Pistas cortadas.
La interconexin entre pistas.
Este modelo no detecta fallos mltiples, pero es capaz de detectar alguno de ellos
individualmente. Para detectar un fallo, inicialmente se aplica a un nodo del circuito el
valor booleano D, deseado y se observa el valor del nodo de salidas (Figura 12.4).
Vectores de test: (000,001,010,100)
(000,111)
A
B
Carry_In
Carry_Out
Suma
+
Fallos detectados:
Fallos detectados:
D=0 => y=0
D=1 => y=1
D=0 => y=0
D=1 => y=1
stuck-at_1 en la entrada *
stuck-at_0 en todas las entradas
stuck-at_1 en todas las entradas
stuck-at_0 en la entrada *
0
0
0
D
1
1
1
D
*
*
y
y
Test de circuitos integrados combinatorios
452
Algoritmo D
Este algoritmo, introducido por IBM en los aos 60, se utiliza para determinar los vec-
tores de test. Consiste en:
1. Asignar el valor D al nodo a evaluar.
2. Se propaga el valor D hasta las salidas, asignando los valores adecuados a los
nodos intermedios (observar n).
3. D y el resto de los valores de la etapa anterior se propagan hacia las entradas
(controlar n).
Test de un nodo
Para llevar a cabo el test de un nodo se observar el siguiente ejemplo: el circuito de
la fgura 5, implementa la funcin segmento f de un conversor BDC a 7 segmentos:
__ __ __
Yf D C B C A B = + + +
Figura 12.5 Esquema conversor BDC a 7 segmentos
4
Se analiza el nodo 7:
1. Se le asigna el valor D a n7.
2. Observar: (n2,1); (n9,D); (n1, n8,0); (n10,D).
3. Controlar: (n1=0, Di=0); (n2=1, Ci=1); (n7=D, n3=D, n4=1); estos valores fuerzan
n5 y n6, y por lo tanto n8=0, y esto es correcto.
4. Vectores de test 01D1 (0101 bloqueo a 0, 0111 bloqueo a 1).
Nodo no evaluable
Tenemos la funcin:
( )
________
Yf D C B A B A simplificando Yf D C B A
| |
= + + + = + + +
|
\ .
El nodo 7 no se puede evaluar, los valores bolanos de n7 y n8 son incompatibles.
4 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
1
0
0
0
1
1
1 1
1
0
0
0 0
D
C
B
A
fallos = 2*10
n1
n2
n3
n4
n5
n6
n8
n7
n9
n10
Yf
453
0
0
0
0
1
1
1 1
X
0
0
0 0
D
C
B
A
n1
n2
n3
n4
n5
n6
n8
n7
n9
n10
Yf
Figura 12.6 Esquema de circuito implementado con la funcin no evaluable
5
Generacin de vectores
A continuacin se presenta el procedimiento para la generacin de vectores.
Se toma un nmero de vectores aleatorios (o funcionales) y se calcula la cobertura
que producen (60% a 80%).
Se incrementa este conjunto mientras produzca resultados.
Se estudian los nodos no evaluados y se obtienen sus vectores de test segn
algoritmo D.
Cuando se alcanza la cobertura deseada (usualmente 95% 98%) se detiene
el proceso.
Se intenta minimizar el nmero de vectores de test necesarios, ya que se paga por
el tiempo de testeo. Normalmente se paga por paquetes de 64K o 256K vectores.
El tamao del paquete depende de las caractersticas del test empleado.
Diseo orientado al test
El objetivo de un diseo orientado al test es el de mejorar la controlabilidad y observabili-
dad de los nodos, para incrementar la tasa de cobertura con un nmero menor de vectores.
Para esto, se utilizan los siguientes mtodos:
Eliminacin de redundancias.
Insercin de puntos de test, es decir convertir nodos internos en salidas para me-
jorar la observabilidad y aadir el control externo a entradas de puertas internas,
multiplexndolas para funcionar en modos normal/test.
Separar el circuito en bloques estudiables de forma individual.
Insercin de puntos de test y utilizacin
Para identifcar los posibles fallos en un circuito se pueden aumentar los puntos de con-
trol y observacin al insertarlos fsicamente:
5 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
454
Puntos de control CP:
Figura 12.7 Puntos de control CP con inyeccin de 0
6
Figura 12.8 Puntos de control CP con inyeccin de 1/0 segmentos
7
Puntos de observacin OP:
Figura 12.9 Puntos de observacin OP segmentos
8
6 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
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7 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
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8 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
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C1
C2
CP
C1
CP1
C1
C2
C2
CP2
CP1
CP2
0
1
C1
C2
CP
G
0P
455
Utilizacin de los puntos de test:
Los puntos de control:
Buses de control, direccionamiento y datos en un diseo estructurado en bus.
Lneas de control en dispositivos triestado.
Seales de control en memorias.
Puntos de observacin:
Seales redundantes.
Caminos de realimentacin globales.
Salidas de dispositivos con muchas entradas (multiplexores, generadores de
paridad, etc.).
Salidas de fip-fops, contadores, registros de desplazamiento.
Buses de datos, direccin y control.
La insercin de puntos de test implica un aumento en el nmero de nodos de entrada/
salida, por lo que se utilizan salidas y entradas multiplexadas, en modo test o modo normal.
Test de circuitos integrados secuenciales
El valor de los nodos depende de los vectores de entrada y del estado almacenado en
los biestables, por tanto se necesitan secuencias ordenadas de vectores de entrada para
fjar el estado interno, por ejemplo, en un test de un contador de 16bits, si partimos de 0,
se necesitaran 65534 pulsos de CLK para comprobar el Stuck at 0 del bit MSB.
En el diseo orientado al test, se cuentan con las siguientes caractersticas:
Diseo sncrono con nico fanco activo de reloj (se evala con base a un nico reloj).
Uso o no de determinado tipo de biestables.
Uso o no de triestados.
Inicializacin del sistema, de los biestables (necesario para la simulacin).
SCAN-PATH
El Scan-Path consigue la reduccin del problema al separar la lgica combinatoria
de la secuencial, aadiendo un multiplexor a la entrada de los elementos de memoria,
facilitando la evaluacin de un nico registro de desplazamiento.
Este mtodo tambin permite evaluar todos los biestables (full scan) o solo en los que
se requiera (partial scan). EL control y la observabilidad se consiguen encadenando los
biestables, durante el test de uno o varios registros de desplazamiento.
456
Figura 12.10 Diferencias entre un fip-fop sin escaneo (Izq.) y con escaneo (Der.)
9
Figura 12.11 Lgica funcional del Scan-Path
10
Ventaja: Vectores de test slo para la parte combinatoria, optimiza el uso de ATE.
Desventajas: Necesita lgica adicional, pines adicionales, nmero de ciclos de test
elevado, las condiciones del test no son reales, la lgica adicional empeora el circuito por
aumentar el retardo, el consumo y aumenta el riesgo de mal funcionamiento.
Operacin
1. Se obtienen los vectores de test de cada bloque combinatorio (delimitado por ele-
mentos secuenciales) segn el algoritmo D.
2. Se cargan estos vectores de test encadenados en el registro de Scan (modo test)
sern necesarios tantos pulsos CLK como biestables (n) tenga el registro de Scan
(se puede reducir el nmero de pulsos usando varios registros cortos, pero se
requieren ms pines).
3. Se pone el circuito en modo normal y se aplica un pulso CLK.
9 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
10 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
Los circuitos requieren de pines extra para el escaneo, por lo que los biestables son
ms complejos, como se observa en las Figuras 12.10 y 12.11.
flip-flop sin scan
flip-flop con scan
scan_in
scan_enable
q/scan_out
clk
clk clk qn qn qn
d
d
d q q
clk qn
d q
clk qn
d q
clk qn
d q
clk qn
d q
clk
scan_enable
scan_in
scan_out
Lgica Funcional
457
4. Se regresa al modo test y se extrae el valor del registro de Scan, aplicando n pul-
sos de CLK. En esta fase tambin se puede cargar de nuevo el registro.
Test de placas y de sistemas complejos
L
a extraordinaria complejidad que alcanzan hoy da las placas de circuitos digita-
les y los sistemas digitales completos repercute fuertemente sobre su compro-
bacin, lo que resulta sumamente difcil. La flosofa desarrollada con el mtodo
del scan path para el test de circuitos secuenciales es aplicable al test de placas
de circuitos integrados digitales de la siguiente manera:
a. Ha de incluirse un biestable en cada terminal de los circuitos integrados; dicho
biestable actuar en modo de test formando parte junto a biestables internos del registro
de desplazamiento que conforma el camino de exploracin (scan path) para el test del CI.
b. Los caminos de exploracin de los diversos circuitos integrados sern conectados
en serie para formar un largo camino de exploracin global para el test de placa.
c. El scan path permite controlar en serie todas las entradas y salidas de los CI y
observar en serie todas sus salidas, de forma que se puede probar cada uno de dichos
circuitos utilizando sus propios vectores de test.
d. El scan path permite fjar valores en las salidas de los circuitos integrados y obser-
var, luego, las entradas de todos los circuitos, lo cual hace posible comprobar las pistas
de conexin, comprobando si los valores fjados en las salidas de los circuitos son recibi-
dos correctamente en las entradas de los circuitos conectados a tales salidas.
Esta manera de abordar el test de placas digitales, mediante la inclusin de biestables
en el contorno de todos los circuitos integrados, para formar junto con los biestables in-
ternos propios del diseo un camino de exploracin scan path de la placa, constituye un
mtodo de comprobacin que recibe el nombre de exploracin de contorno: boundary scan.
Test-in
Test-out
Entradas
Biestables
internos Salidas
Pistas
cicuito
impreso
Figura 12.12 Boundary scan
458
El boundary scan requiere disponer de circuitos integrados especiales preparados
para el test de contorno, dichos circuitos incorporan biestables y perifricos en todos sus
terminales, as, en todas sus entradas y salidas; y cuatro terminales adicionales dedica-
dos especfcamente al test: dos para la entrada TDI test in y salida TD0 test out del
registro de desplazamiento, uno como entrada de control para la ejecucin del test TMS
test mode switch, y otro como entrada de reloj para el test TCK.
Si el circuito integrado es secuencial, los biestables propios del circuito son conecta-
dos al registro de desplazamiento scan path junto con los biestables perifricos, para
poder efectuar el test completo de los circuitos.
El circuito funciona en tres modos, completamente diferentes:
1. El modo normal en el cual no actan los biestables perifricos y no existe scan
path: TMS = TDI = 0 y TD0 = 0.
2. El modo de desplazamiento TMS = 1, TCK = pulsos de reloj, en que se produce el
desplazamiento del registro que confgura el scan path y, por tanto, la entrada y
la salida de los vectores de test.
3. El modo de ejecucin de test TMS = 0, TDI = 1, TCK = un solo pulso de reloj (TD0
=1) en que los biestables perifricos actan en dos sentidos:
a. Antes del pulso de reloj, como entradas hacia los circuitos integrados (para realizar
su test interno) y como salidas (para realizar el test de conexiones entre ellos).
b. Despus del pulso de reloj, como entradas (para recibir el resultado del test interno).
Test de placas PCB JTAG
Este es un procedimiento anlogo al test secuencial. Defnido por el estndar IEEE
JTAG (Join Test Action Group), cuenta con las siguientes caractersticas:
Registro de todos los pines de los circuitos integrados.
Scan-Path formado por todos los pines de los circuitos.
Necesidad de terminales especfcos para el test: scan-input, scan-output, scan-
clk y test-mode.
Aplicable tanto al test de la placa como al de los circuitos.
459
Test interno
E
ste mtodo de prueba de circuitos integrados es muy til para aplicaciones de
circuitos extensos repetitivos, tales como RAM o PLA. Busca reducir costos de
test, posibilitar el test sobre la placa, en algunas situaciones la autodiagnosis
dinmica y la tolerancia a fallos.
Para el test interno se requiere:
Generador de vectores de test: LFSR.
Analizador de resultados: analizadores de FIRMA.
BIST (Built-In Self Test)
Se basa en un registro especial que acta como generador y/o compresor de los pa-
trones que se aplican a un circuito y no necesita introducir ningn vector de test.
Funciona de la siguiente manera: estando en modo test, se aplican pulsos CLK mien-
tras se comprueba que la salida del comparador de test (TDO) permanece en cero.
Ventajas: Se eliminan los costos de generacin de vectores de test, el test se realiza
a la velocidad del circuito, no hay circuitera externa de comprobacin.
Desventajas: Necesita espacio propio, no se puede acceder a nodos Internos.
Contiene una mquina de estados que analiza conjuntamente todos los vectores de
test. La generacin interna de los vectores de test puede ser con pre-almacenamiento,
test exhaustivo o pseudo-aleatorio (LFSR: Linear Feedback Shift Register).
Figura 12.13 Esquema BIST
11
11 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
clk
d q
Q0
clk
d q
clk
d q
clk
d q
clk
d q
Q1 Qm Qm-1 Qm
V0
V1 Vm'
Vm-1
Vm
clk
460
Compactacin de vectores (frma)
Para este mtodo, es necesario comparar las salidas producidas por los vectores
internos de test para comprobar la correccin del circuito. Para simplifcar el circuito com-
parador, se compactan las salidas.
FIRMA sobre N bits: compresin de una palabra de M>>N bits.
Dos palabras de M bits tendrn diferente FIRMA si son distintas y diferen en no
ms de N bits.
Un LFSR adecuadamente modifcado es un compresor de FIRMA.
clk
d q
clk
d q
clk
d q
clk
d q
clk
d q
clk
d q
clk
d q
clk
d q
CLK
D0 D1 D2 D7 D6 D5 D4 D3
Figura 12.14 Esquema compactacin de vectores FIRMA
12
BILBO (Built-In Logic Block Observer)
Utiliza un LFSR interno capaz de generar vectores de test pseudo-aleatorios, o fun-
cionar como analizador de frmas.
Seales: SIN y SOUT, que construyen los pines de escaneo; B1 y B2 que permiten
escoger el modo de funcionamiento.
Funciona muy bien en circuitos muy modulados o con estructura en bus. Cada mdu-
lo tiene 2 registros BILBO.
Funcionamiento: Modo registro desplazamiento, modo test, modo registro desplazamiento.
Figura 12.14 Esquema BILBO
13
12 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
13 Urriza I., Garca J.I. Test de Circuitos Integrados. Tipos de test de fabricacin. Test tecnolgico. Inge-
niera Electrnica y Comunicaciones. odyssea.cps.unizar.es/~te/Docencia_archivos/sysel_archivos/test.pdf
L
F
S
R
L
F
S
R
Bloque
a
testear
1
Bloque
a
testear
2
461
Los registros reconfgurables BILBO permiten su reutilizacin tanto funcional, como
de generadores de vectores y de analizadores de frma, permitiendo el test secuencial de
los distintos bloques.
Test AD-HOC
Es un conjunto de normas de diseo que permiten acceder y controlar mejor los
nodos internos. Las normas prcticas de diseo para el test son:
1. Facilitar el acceso y la observacin de los nodos internos: convirtiendo seales
confictivas en pines E/S, uso de MUX para facilitar el acceso y la observacin a
nodos internos, uso de registros desplazamiento
2. Asegurar la inicializacin de todo elemento de memoria interna.
3. Evitar la lgica redundante porque puede enmascarar la deteccin de fallos.
4. Evitar la generacin de seales de reloj internas, as como de asincronizaciones.
5. Particin del circuito, si es muy grande.
6. Dar un buen informe del circuito diseado: donde debe especifcarse el funciona-
miento lgico del circuito, las seales de control y reloj, la sincronizacin de todas
las seales, y que elementos del test son testeados con lgica adicional.
El test en la etapa de diseo.
Durante el diseo del circuito, estos deben pasar por una etapa de verifcacin para
garantizar las caractersticas deseadas. El objetivo del test en esta etapa principalmente
consiste en reducir el tiempo de diseo y maximizar las probabilidades de xito.
Herramientas
a. Simuladores genricos:
Analgicos.
Digitales.
Descripcin
Simulacin
Prototipo
Verificacin
Ajustes/ Simulacin Fin
Diseo Analgico Diseo Digital
Descripcin
Simulacin
Prototipo
Verificacin
Ajustes/ Simulacin Fin
Autoverificacin
Figura 12.16 Esquema de simuladores genricos
462
Autoverifcacin: (Test Bench)
Adquiere resultados correctos.
Ejecuta la simulacin.
Compara resultados de la simulacin con los esperados.
En caso de error genera mensaje texto.
Reduce el uso de visores de formas de onda.
Acelera la depuracin de sistemas complejos.
Debe ser fable y exhaustivo.
b. Simuladores ad-hoc
Los simuladores ad-hoc, como ya se mencion, se basan en un conjunto de normas
de diseo que permiten acceder y controlar mejor los nodos internos. Son programas que
materializan el algoritmo que se desea plasmar en hardware.
Tcnicas de prueba
Particin
1. Particin funcional: Separar funciones completas en un solo mdulo funcional. Sin
solapes ni comparticiones.
f1 f2 f3
f4 f5 f6
f1
f2
f3
f4
f5
f6
Adecuado Inadecuado
Figura 12.17 Particin funcional
Figura 12.18 Particin fsica.
2. Particin fsica: Si un determinado mdulo funcional combina partes analgicas y
digitales, deberan separarse.
Adecuado Inadecuado
Digital
Digital
Digital
Digital
Digital
Analog
Analog
Analog
Analog
463
Puntos de prueba
1. Pasivos: Su propsito es la observacin de seales. Se utilizan para conectar
instrumentos de anlisis.
Osciloscopio: Permite el ajuste de circuitos analgicos y la monitorizacin de
seales digitales crticas.
Analizador Lgico: Permite el anlisis de seales digitales e incluir conectores
para simplifcar la conexin.
2. Activos: Mediante puntos de prueba activos es posible introducir seales en el
circuito con objeto de controlar su funcionamiento. Dichas seales permiten:
Introduccin de estmulos.
Inicializar circuitos digitales.
Abrir lazos de realimentacin en circuitos digitales (con la ayuda de multi-
plexores) para facilitar el test.
Desconectar seales de reloj para poder introducirlas desde el exterior.
3. Activos y Pasivos:
Tambin es posible utilizar la tcnica de puntos de prueba utilizando puntos activos y
pasivos de forma simultnea combinando las caractersticas que se describieron ante-
riormente. Esta tcnica es de amplia utilizacin en sistemas digitales con buses de datos.
Durante el test, el instrumento de test se conecta como un dispositivo ms del bus.
Puede comportarse como receptor (anlisis), como transmisor, o incluso como con-
trolador del bus (excitacin).
ATE:Sistemas automticos de test.
Estn construidos por: una mesa de test donde se encuentra el CI a probar o DUT
(Device Under Test) y que contiene los recursos de test (generadores de estimulos,
comparadores, drivers, etc.), un controlador encargado de gobernar estos recursos
para poder establecer las condiciones bajo las que se realizarn las comprobaciones,
y dispositivos de memoria para almacenar los patrones de test. La funcin bsica de
un ATE es comparar los resultados obtenidos en las medidas con los que debera
entregar un dispositivo funcionando correctamente (vector de test).
Estructura de un ate
SECCIN DE CONTROL: ordenador y software.
SECCIN DE TEST:
Generadores de estmulos.
Unidades o matrices de conmutacin.
Instrumentos de medida.
INTERFAZ CON LA UNIDAD:
Acondicionadores de las seales.
Cableado y alimentacin de la unidad.
464
CONTROLADOR
DUT
Conmutacin
Instrumentos de
Excitacin
Instrumentos de
Medida
Fuente de
Alimentacin
Figura 12.19 Estructura de un ATE.
Tipos de ATEs
1. In Circuit
Son los encargados de comprobar la continuidad, los circuitos abiertos y cerrados y de rea-
lizar medidas sobre sistemas que se encuentran conectados. Se basan en utilizar camas
de agujas para aplicar y recibir los estmulos analgicos y fundamentalmente digitales.
2. Funcionales
Aplican estmulos al sistema a probar (tarjetas y sistemas) y miden las respuestas
que generan mediante dos mtodos a saber:
Comparar con resultados almacenados previamente.
Analizar los datos obtenidos.
3. Known-Good
Sistemas de ATE que permiten mantener un sistema completo. Se basan en introdu-
cir, en un sistema que funciona correctamente, la unidad de prueba y medir las res-
puestas. Si el sistema funciona correctamente la unidad probada es correcta.
4. DE COMPARACIN
El sistema compara el DUT con una referencia que funciona correctamente. Para ello
aplica al DUT y a la referencia las mismas seales comparando las respuestas obtenidas.
Ventajas de los sistemas de ATE
Disminucin de los tiempos de prueba.
Posibilidad de repeticin de las medidas
Menor preparacin del operador del sistema.
Eliminacin de los errores.
Mayor capacidad de anlisis.
465
Generacin automtica de estadsticas e informes.
Disminucin de costos y aumento de la produccin.
Instrumentos de medida
En los ATEs se utilizan equipos para medir seales analgicas y digitales en los ran-
gos de frecuencia que van desde las seales continuas hasta los GHz.
Instrumentos:
Multmetros.
Osciloscopios.
Digitalizadores con y sin DSP.
Frecuencmetros/Contadores.
Medidores de potencia.
I/O Digital Optoacoplada.
Instrumentos de excitacin
En los ATEs se utilizan equipos para aplicar estmulos analgicos y digitales.
Generadores arbitrarios.
Generadores sintetizados de barrido.
Convertidores D/A.
Generadores de pulsos.
Elementos de conmutacin
Utilizados para encaminar las seales entre el DUT y los instrumentos.
Multiplexores.
Scanners.
Matrices de conmutacin.
Ejemplo: ADVANTEST Modelo T6682 ATE
Figura 12.20 ADVANTEST Modelo T6682 ATE
14
14 Lubaszewski M. MIC05: Teste de Circuitos Integrados. PPGMicro UFRGS. 2007.
466
1. Diagrama de bloques
Figura 12.21 Diagrama de bloques Advantest T6682 ATE
15
2. Caractersticas
Utiliza VLSI chips en implementacin de 0.35 m.
1024 canales de pins.
Velocidad: 250, 500, o 1000 MHz.
Exactitud de tiempo: +/- 200 ps.
Tensin: -2.5 a 6 V.
Exactitud CLK: +/- 870 ps.
Ajuste resolucin CLK: 31.25 ps.
Patrn de multiplexado: escritura 2 patrones en un ciclo ATE.
Multiplexado de Pines: usa 2 pines para controlar 1 pin de DUT.
15 Lubaszewski M. MIC05: Teste de Circuitos Integrados. PPGMicro UFRGS. 2007.
ALPG
(Option)
SCPG
(Option)
Tester
Controller
Pin Data
Selector
Rate
Generator
SQPG
TTB
Data Fail
Memory
AFM
(w/ALPG)
Formatter
Timing
Generator
Timing
Memory
Waveform
Memory
Digital
Compare
PE DUT
Device
Power
Supplies
PMUs
MDC UDC
Frame Processor
A
P
E
N
D
I
C
E
471
Iniciando L-edit
Para iniciar L-edit, haga clic en el botn start en la ventana taskbar y vaya hacia el direc-
torio de instalacin de L-Edit (generalmente en Programs>Tanner L-edit Pro> L-edit Pro).
Luego haga doble click en el icono de L-Edit que esta en el escritorio y tiene la si-
guiente presentacin:
Setup de archivos
Cada diseo en L-edit contiene informacin bsica tal como una lista de layers (tra-
zos), marco de la tecnologa y la opcin del modulo especifco para SPR, DRC, y extrac-
cin. Toda esta informacin es conocida como el setup. Esta informacin de diseo se
puede transferir usando File >ReplaceSetupy File >ExportSetup.
Exportacin de Setup.
Cuando inicia L-edit, el programa toma el archivoledlt.tdb y lo lee para cargar la in-
formacin, esto siempre lo har por defecto. Si L-Edit no encuentra este archivo en el
directorio correcto , L-Edit buscara el directorio donde el ejecutable este localizado. En
caso de que L-edit no encuentre el archivoledlt.tdb, el mostrara un mensaje de peligro
de error.
Con o sin archivo de inicio, ledlt.tdb, cuando L-edit inicia genera una nueva celda nue-
va, Cell0. Para poner en marcha L-edit con un archivo TDB especifco, se debe hacer
doble click sobre el archivo TDB y este se cargara y abrir automticamente el L-Edit.
Lnea de Argumentos y de Mando.
Para iniciar L-edit con una lnea de argumentos, haga click en Start y seleccione Run.
Use Browse para llegar hasta el directorio que contenga a ledit.exe.
L-edit usa las siguientes lneas de comandos y argumentos:
fle1.tdb, fle2.tdb, ...
Nombre de los archivos TDB.
-d
Previene a L-edit para cambiar el actual directorio. Sin esta bandera, L-edit carga el
472
actual directorio a el ltimo TDB abierto en L-edit.
-d <dir name>
Cambia el directorio actual a uno especifcado.
-f
Instruccin para que L-Edit ignore trabajos de grupos y uso de archivos de confgu-
racin.
-n
Desactiva la grilla.
-r
Este comando asocia el archivo TDB con la versin de L-Edit mostrada en la linea
de mando.
-s
Evita la asociacin de archivos.
-u <nombre de archivo>
Carga el archivo macro especifcado. Mltiples opciones u pueden ser usadas para
cargar varias macros.
-U <nombre de archivo>
Carga el archivo macro especifcado y ejecuta la primer macro registrada en UPI_En-
try_Point. Solo una macro puede ser ejecutada, pero la macro puede ser ejecutada den-
tro del llamado de otra macro.
Interfase
Los siguientes son los componentes de la interfase de L-Edit:
Barra de men.
Herramientas estndar.
Herramientas de edicin.
Herramientas de dibujo.
Herramientas de verifcacin.
Herramientas de pegado y ruta.
Paleta de trazos.
Barra de estado.
Colocacin o coordenadas.
Barra de botones del mouse.
rea de trazo.
Interfase de lnea de mando.
A continuacin se muestra su ubicacin en la pantalla de trabajo:
473
Barra de Titulo y Barra de Men.
La barra de titulo indica el archivo y la celda activa. La barra de men contiene los
comandos de L-Edit y se muestra de la siguiente manera:
FILE Comandos para crear, abrir, guardar e imprimir archivos.
EDIT Comandos para copiar, borrar, seleccionar, encontrar y editar texto.
VIEW Comandos para expandir, contraer y cambiar la vista.
DRAW Comandos para transformar diseos elementales.
CELL Comandos para crear, manipular e instanciar celdas.
SETUP Comando para acomodar parmetros del setup para la aplicacin, diseo,
trazos, paleta de colores, y herramientas.
TOOLS Comandos para examinar XrefCells, creacin y borrado de trazos, DRC,
acomodado y enrutado del diseo, extraccin, vistas de corte de seccin y activacin de
macros.
WINDOWS Comandos para mostrar ventana de documentacin.
HELP Comandos para acceder a guas de usuario e informacin general acerca
de L-Edit.
Arreglo de Ventana.
El men Windows contiene comandos para manipulacin de ventanas de documen-
tos y textos de L-Edit.
474
Buscar Ayuda.
Para conseguir documentacin, presione el botn ( ) de ayuda o seleccione una
de los siguiente comandos del men ayuda (Help)
Layout Editor
Placement and Routing
Design Verifcation
UPI
X-Tools
Dev-Gen
Quick Reference
Application Notes
FAQ
Para determinar la versin de L-Edit que esta usando, seleccione Help>About L-Edit.
L-Edit le mostrara la siguiente ventana de dialogo:
De click sobre Supportpara ver el contacto con Tanner EDA TechnicalSupport.
475
De click sobre Memory para ver informacin del sistema operativo de su coputador.
L-Edit desplegar la siguiente presentacin:
Si tiene muchas ventanas abiertas en L-Edit usted puede recibir la siguiente advertencia:
Barras de Herramientas.
L-Editutilisa ocho diferentes barras de herramientas que se pueden mostrar u ocultar
usando View >Toolbars.
Tambin se puede mostrar y esconder las barras de herramientas a travs de un
men sensitivo. Para activar el men posicione el puntero en cualquier parte de la barra
de herramientas y de un click con el botn derecho del mouse. El men es dinmico y
puede mostrar las opciones y herramientas para confgurar el L-Edit.
476
Usted puede mover y redimensionar todas las herramientas. Para cambiar de posicin
una barra, de click sostenido sobre una esquina y arrstrela a la nueva posicin. L-Edit
mantiene su confguracin de tablero cuando usted cierre la sesin. Si quiere que la herra-
mientas retornen a la posicin inicial use ResetToolbarsmostrada en la anterior grafca.
Herramientas Estndar:
477
Herramientas de Edicin:
Herramientas de Dibujo:
Esta herramienta tiene botones para ortogonales, 45 grados y para todos los angulos.
Para mostrar solo un set de botones de click derecho sobre la barra de dibujo y seleccione.
478
Los siguientes botones son los que presenta la barra de dibujo:
Herramientas de Verifcacin:
479
Herramientas de ruta y postura:
Paleta de Trazos:
La paleta se muestra a continuacin:
L-Edit soporta un gran nmero de tecnologas, cuyos layers estn agrupados en la pa-
leta de layers representados por iconos que representan a cada material. El icono muestra
el color y el patrn de cada layer simulado en el trazado. Cuando el puntero del mouse se
desplaza sobre la paleta, el nombre de cada material aparece en la barra de estado.
Para ver layers adicionales puede usar la barra de desplazamiento de la paleta que
se muestro en la anterior grafca.
Usando el botn derecho del mouse en la parte superior del men asociado con la
paleta, se puede ocultar, mostrar o asegurar los layers, abrir el dialogo setuplayers, y
cambie el tamao de los iconos de la paleta. Para activar el men posicione el puntero
en cualquier parte de paleta y de click derecho a lo cual aparecer la siguiente pantalla:
480
Lock[nombre Layer] Cuando ejecuta este comando no puede dibujar, mover o editar
objetos con el layer especifcado. Use Lock All o Unlock All, respectivamente.
Cuando un layer es boqueado, L-Edit indica este estado de dos formas:
Una mascara de comprobacin aparece al lado como Layer[nombre Layer].
El icono del layer es enrejado en l paleta de trazos, as:

Barra de estado.
All hay tres barras asociados con L-Edit: La barra de estado, la barra de botones del
mouse y el localizador. Para ocultar o mostrar la barra de estado use: View > Status Bars.
Barra de estado.
La barra de estado, localizada en la parte inferior de la ventana de L-Edit, presenta la
sensibilidad y la informacin de los detalles de la interfase.
481
Barra de Botones del Mouse.
Esta muestra la actual funcin de cada botn.
Los botones del mouse tienen diferentes funciones de pendiendo de la localizacin
del mouse en la aplicacin.
Localizador.
Normalmente el localizador proporciona la localizacin del puntero respecto a un ori-
gen absoluto. El origen absoluto esta en la coordenada (0,0) y esta marcado con una
cruz en el rea de trazo.
Se puede cambiar la relacin entre las unidades del localizador y cualquier unidad
fsica en los dilogos SetupDesign- Technology y SetudDesign Grid
Area de trazos.
El rea activada para el trazo del objeto es llamada area de trazo. El origen del siste-
ma esta marcado con una cruz y esta dado por la coordenada (0,0), esta marca se puede
activar u ocultar usando View >Display>MajorGrid y View >Display>MinorGrid. Tambien
se puede ajustar el espaciado entre los puntos de la grilla mayor o menos usando Setu-
pDesignGrid.
Sistema de Coordenadas.
L-Edit usa las unidades del localizador para reportar dimensiones de objetos y co-
ordenadas. Este tambien las utiliza para mostrar la grilla, el desplazamiento del mouse
sobre la grilla, y el ruteado de grilla BPR.
Para realizar los clculos L-Edit usa, como unidades internas, enteros de 30 bits con
signo. La relacin entre unidades internas, unidades de localizador y unidades fsicas es
defnida de la siguiente manera:
Las unidades fsicas son mapeadas a unidades internas en SetupDesignTechnology
Las unidades del localizador son mapeadas a unidades internas en SetupDesignGrid
Realizacion de compuertas
Cargar cnm25
Para abrir el programa L-Edit 9.1 y cargar automticamente las reglas de diseo
cnm25, se debe hacer doble clic en el cono cnm25.tdb
482
y aparecer la siguiente ventana de inicio
donde podemos notar que se han cargado las reglas de diseo
Se puede observar el men principal (arriba), la barra de herramientas (izquierda y
debajo del men principal) y el rea de edicin (centro)
Guardar
Lo primero que se debe hacer es guardar el archivo con un nombre diferente, para lo
cual hacemos clic en File>Save as
En Nombre cambiamos cnm25.tdb por nombre.tdb, en nuestro caso, escribimos
ejemplo-inversor.tdb. Ntese que no se cambia la extensin tdb.
483
Al hacer clic en Guardar, aparecer la sgte ventana
donde se puede observar que ya la celda numero cero aparece con el nombre que le dimos.
Paleta de colores
La paleta para las reglas cnm25 es la siguiente

Verde: rea activa
Gris: polisilicio 0
Rojo: polisilicio 1
Azul: metal
Puntos Verdes: implantacin N
Negro: contacto
484
Pasando el mouse sobre cada color se puede conocer la capa Correspondiente.
Estos colores se pueden cambiar en el Setup.
Realizacin de un transistor Nmos
El primer paso para la realizacin del transistor es crear los cortes de contacto, en
todas las tecnologas las dimensiones mnimas de los cortes de contacto son las que
identifcan a la tecnologa, en nuestro caso 2.5um.
Se hace clic en BOX y en la paleta de colores hacemos clic en el
icono negro correspondiente a contacto, luego dibujamos un cuadro de 2.5 x 2.5.
Para saber de las dimensiones de los objetos que se estn dibujando, en la parte
inferior de la ventana se observa un mensaje que nos indica la capa sobre la que se esta
trabajando y las dimensiones (en micras) del objeto seleccionado (ver sgte fgura)
La cruz que aparece en el rea de edicin indica el punto con coordenadas (0,0)
En esta fgura se puede observar que el ancho y el largo del area de contacto dibuja-
da es de 2.5um.
Ahora hacemos clic en el icono de area activa (verde) y dibujamos un rectangulo mas
grande, as:
485
Aqu se ha copiado el area de contacto para que queden iguales. Esto se hace selec-
cionandolo y luego se presiona Control+C y Control-V, o se va al men de edicion y se
copia y se pega.
Para mover se hace clic sobre el area de contacto y con el botn central del mouse
presionado, se mueve al lugar que queramos.
Ahora se hace clic en el icono correspondiente a Metal (azul) para hacer el drain y el
source. El diseo va as:
Ahora realizamos el area de Gate, hacemos clic en el icono correspondiente a Polisi-
licio 1 (rojo)
Esta es la estructura bsica de un transistor, pero falta determinar si es tipo P o tipo
N. Se debe tener en cuenta que el sustrato es tipo P y viene determinado as.
Para realizar un transistor tipo N, debemos aadir una implantacin N, icono de pun-
titos verdes. El transistor tipo N quedara de la sgte forma:
Realizacin de un transistor Pmos
Para realizar un transistor Pmos se realiza el mismo procedimiento anterior pero so-
bre un pozo tipo N, el cual se construye con el icono blanco (pozo n) que se encuentra
debajo del icono de contacto. El transistor Pmos queda as:
486
Realizacin del inversor cmos
Ya tenemos el transistor nmos y el transistor pmos, ahora solo nos falta unir las reas
de gate y la de drain con source.
El circuito fnal queda de la sgte manera:
Se recomienda aadir unas zonas extra para optimizar los diseos, en estas zonas se
conectan la alimentacin, es decir, Vdd y Vss.
EL diseo optimizado es el sgte:
487
Nomenclatura de los nodos
A continuacin debemos colocar nombres a los nodos para poder ubicarlos fcilmen-
te a la hora de realizar la simulacin del circuito.
Para esto debemos hacer clic en y luego hacer clic en la capa que queremos
nombrar, por ejemplo para el nodo de entrada (gate). Aparece la sgte ventana:
En On layer, se selecciona la capa correspondiente, en nuestro caso Polisilicio 1; en Port
name, se coloca el nombre que queremos asignar, para el ejemplo Vin; y en Text size se
coloca el tamao del texto, en nuestro caso para que se vea colocamos 4.5; clic en Aceptar.
De sta misma forma le ponemos los nombres a Vdd, Vss y Vout.
488
El circuito queda de la sgte forma:
Deteccin de errores.
Para detectar errores se hace clic en , aparece esta ventana:
Damos clic en Aceptar y empieza el proceso de deteccin de errores. Si no hay erro-
res aparece el sgte cuadro:
489
Clic en OK.
Correccin de errores
Si el diseo presenta errores aparece la sgte ventana
Habilitar el Display DRC Error Navigator y al hacer clic en OK, aparece
Donde aparece una lista detallada de los errores presentados, al haber un error se
presenta un numero diferente de cero entre parntesis cuadrados. Para identifcar el error
se debe dar doble clic en cada error y el programa ubicar dicho error.
Por ejemplo al hacer doble clic en el error 2.3.1 Margen entre area activa p+ y pozo
n aparece lo sgte:
490
Donde se indica que dicho margen es menor al establecido en las reglas de diseo.
Este error se soluciona haciendo el pozo n un poco ms grande.
Luego vamos al sgte error que corresponde a la dimensin del rea de contacto, ha-
cemos doble clic.
Para solucionar este error debemos aumentar el tamao del contacto a por lo menos
2.5u x 2.5u.
Luego vamos al sgte error realizando el mismo procedimiento anterior
Para solucionar este error pegamos las pistas, ya que ambas son de metal y segn el
diseo deben estar unidas.
Una vez corregido los errores verifcamos nuevamente y corremos el DRC hasta que
hayamos corregido todos y cada uno de los errores.
Con ste procedimiento hemos diseado un inversor en la tecnologa cmos utilizando
las reglas de diseo cnm25.
491
El uso de las celdas estandar en L-EDIT
La Celda Standard es bloque de construccin bsico para cualquier diseo de circuito
integrado, esta puede ser creada en el mismo layout o llamada desde otro archivo diferente.
A continuacin se muestra el ejemplo de construccin de match D, a partir de celdas:
El Latch a nivel de compuertas tiene la siguiente confguracin:
En donde el funcionamiento de este es el siguiente cuando Ck es igual a uno la
compuerta de transmisin de la entrada deja pasar el dato y pasa al inversor de arriba
y cuando Ck es igual a cero la compuerta de transmisin de la entrada se abre y la otra
compuerta de transmisin se activa dando como resultado el dato guardado.
A nivel de transistores la compuerta de transmisin es la siguiente:
y el inversor es el siguiente:
492
Como vemos en el latch D estas dos estructuras se repiten varias veces, lo cual dibu-
jarlas cada vez de nuevo en L-edit resulta bastante dispendioso, por tal razn, en L-Edit
se permiten la creacin de celdas para el ahorro de tiempo.
El Primer paso es abrir un archivo nuevo (layout) en L-edit, en donde se va a disear el latch.
En L-edit se va a File>New
En este archivo es donde se van a pegar todas las celdas creadas.
Para la creacin de la primera celda se va a barra a la barra de men y en el comando
Cell>new
A continuacin aparecer una ventana como la siguiente:
En esta ventana los campos a modifcar son los siguientes:
Cellname: Aqu se debe colocar el nombre con el cual se va a identifcar las cel-
das, en nuestro ejemplo puede ser inversor o compuerta, dependiendo de cual se va
a disear en esta celda.
493
Autor, organization, information: esto es informacin adicional que le desee agregar
el diseador.
Y en el cuadro open new window, cuando esta activada, abre un nueva ventana para
el diseo de la celda.
En esta nueva ventana abierta se disea la celda que se desea crear, como si fuera
un archivo nuevo tal como fue explicada en el ejemplo anterior del inversor.
El inversor creado en la celda debe ser parecido al siguiente:
Para la creacin de la compuerta de transmisin se sigue el mismo procedimiento
anterior, pero estando en la ventana original donde se va a disear el latch D, entonces
para cambiar a la ventana del latch se va la barra de men y se escoge window y en la
parte de abajo se escoge la ventana del latch, como se muestra a continuacin:
A partir de la ventana original se hace la creacin de una nueva celda.
Nota: no olvidar estar chequeando las reglas de diseo para evitar posibles errores
cuando se hagan llamados de las celdas despus en la ventana del latch.
494
El aspecto de la compuerta de transmisin (layout) debe ser como el siguiente:
Se debe tener en cuenta que en la celda de esta compuerta no esta el inversor que
conecta el control con el gate del transistor p, esto no se coloco debido a que se va apro-
vechar el diseo de la celda del inversor por aparte.
Ahora si se pasa de nuevo a la ventana del latch para hacer el llamado de cada
una de las celdas.
Para el hacer el llamado de la celda del inversor, en la barra de men se va al coman-
do Cell>instante, como se muestra a continuacin:
495
A continuacin aparece una nueva ventana como la siguiente:
En fle se selecciona el archivo donde fueron creadas las celdas, en nuestro caso, las
celdas fueron creadas en el mismo archivo y por lo tanto este aparece por default, pero
si se desea hacer el llamado de una celda de otro archivo pues all se selecciona. En el
recuadro de abajo se selecciona la celda que se desea llamary se da ok.
Nota: Una celda no se puede llamar a si misma por lo tanto en el recuadro blanco la
primera celda (el archivo desde donde se hizo el llamado), aparece con una cruz roja.
A continuacin esta aparece en la pantalla como una foto y en primera instancia esta
no puede ser modifcada, y de ah en adelante se hace el llamado cuantas veces se re-
quiera de la misma forma que la anterior.
Para nuestro ejemplo se necesitan 5 inversores (contando los de las compuertas de
transmisin) y 2 compuertas de transmisin.
Despus de que se hace el llamado de todos las celdas, el aspecto es el siguiente (el
llamado debe ser hecho desde la ventana del latch)
Nota: Para no hacer el llamado todas las veces de las celdas, la imagen de la primera
celda puede ser repetida con las comando de copiar y pegar y se crean las nuevas cel-
das. Tengan en cuenta cuando se hace el llamado de la segunda celda igual a la anterior,
esta queda encima de la anterior y hay que moverla a otro lugar.
496
Ahora si se procede a unir todas las celdas para formar el latch D, el procedimiento de
unir celdas es igual a crear cada uno de las componentes, es decir, se le pueden agregar
las layers necesarias externas a cada una de las celdas.
Si de casualidad se desea modifcar las celdas llamadas en este diseo, se selec-
ciona la celda a modifcar. Se va a la barra de men, luego, Edit>Edit in-place>pushinto.
Si se desea acceder a esta opcin desde al barra de herramientas, es por medio del
icono .
Esta opcin lo que hace es deshabilitar la celda como una foto y permite modifcar
las capas internas, si se hace una modifcacin a una de las celdas, se ve refejada en
cada una de las celdas llamadas iguales y las que pudieran ser llamadas despus.
497
Nota: Si se modifca la celda original que ha sido llamada de otro archivo, los cambios
no se ven refejados inmediatamente en las celdas que fueron llamadas. Por lo tanto para
que estos cambios se puedan ver se debe hacer de la siguiente forma:
En la barra de men se escoge Tools>Workgroup>Examine XrefCells links, como
se muestra a continuacin:
y luego aparece una ventana como la siguiente:
En nuestro ejemplo, no se hace necesario la modifcacin de las celdas llamadas de
otros archivos por lo tanto no aparece ninguna celda en este cuadro, pero si se hace el
llamado desde otro archivo y se desea actualizar se presiona el botn de update.
El botn unlink se utiliza si se desea desvincular la posible celda seleccionada en el
cuadro blanco de su celda original, es decir, la celda se convierte en un diseo abierto en
el archivo donde fue llamada y queda como si hubiera sido diseada all.
El botn redirect se utiliza cuando se desea cambiar la fuente desde donde fue llama-
da una celda externa.
498
Otras opciones que ofrece el comando Cell de la barra de men:
Open: permite abrir una celda que no ha sido abierta.
Copy: permite crear una copia de una celda con un nombre diferente en el mismo archivo.
Despus de seleccionar copy aparece una ventana como la siguiente:
All se debe seleccionar la celda que se va a copiar, y luego aparece una nueva ven-
tana donde se debe poner el nuevo nombre de la celda creada.
499
Rename: permite cambiar el nombre de la celda y la informacin adicional dada
por el diseador.
Delete: borra la celda que se escoja en la nueva ventana que aparece.
RevertCell: permite devolver los cambios hechos a las celdas a partir de las siguien-
tes operaciones
File > Save
Tools > Generate Layers
Tools > DRC
Tools > Extract
Draw > Assign GDSII Data Types
Draw > Clear Rulers
Tools > Clear Generate Layers
Tools > Clear Error Layers
Nota: a partir de Undo del comando edit no se regeneran cambios hechos en las celdas.
El navegador de diseo (designnavigator)
Esta opcin permite observar las celdas llamadas y creadas en una estructura jerar-
quizada de acuerdo a los llamados de las celdas
Para abrir esta opcin se debe ir al comando view>designnavigator o de la barra de
herramientas con el cono .
La estructura de esta ventana es como la siguiente:
Enrutamiento
Este captulo del tutorial de L-Edit describe cmo utilizar la herramienta de colocacin
y enrutamiento de forma automtica de celdas estndar (SPR) al igual que el uso de blo-
ques caractersticos de L-Edit (BPR)
500
Paquete de herramientas spr (standard cell place and route)
El SPR es un paquete de enrutamiento para celdas estndar, que puede generar au-
tomticamente el Layout para un chip. Este consiste en 3 mdulos, que se pueden utilizar
de forma individual o conjunta:
Un mdulo central de enrutamiento para generar el ncleo de la celda.
Un generador de PADs.
Un mdulo que permite conectar los PADs con el ncleo de la celda.
Al ejecutar estos tres mdulos, se obtiene un diseo como este:
Las celdas estndar y PADs que utiliza el SPR se encuentran en una librera de celdas
estndar. El Netlist es generado por el formato EDIF o por el formato TPR (Tanner Place
and Route). Entonces, el SPR genera el ncleo, los PADs y el Layout del chip en L-Edit, el
cual se comprueba y posteriormente se extrae. Para verifcar los posibles retardos, se pue-
de generar un archivo de capacitancia nodal (CAP) durante el proceso de enrutamiento.
Los pasos de colocacin y enrutamiento se automatizan completamente. Se puede
utilizar enrutamiento de dos o de tres capas, incluyendo la opcin de la enrutamiento
sobre la celda (OTC). Se pueden enrutar hasta dos seales de I/O (ej., seales del reloj)
por separado para controlar los posibles retardos.
501
Colocacin y enrutamiento de bloques (BPR)
El (BPR) es una herramienta automatizada de colocacin y enrutamiento de bloques.
Puede ser utilizada para incorporar bloques generados por el usuario, bloques habituales,
celdas estndar, ncleos y PADs SPR-generados en el diseo, y realizar el montaje del
chip. BPR inicializa un diseo mediante un netlist EDIF o TPR para los bloques que se utili-
zarn, despus pone esos bloques en una celda de un nivel superior. Una vez que se inicia-
lice un diseo de BPR, los bloques se pueden poner y enrutar automtica o manualmente.
BPR permite que se realice la colocacin incremental, donde la posicin y la orientacin
de bloques puestos sern conservadas cuando usted agrega nuevos bloques a su diseo.
SPR
Para correr el SPR, se necesitan los siguientes archivos:
Un archivo de diseo (.tdb)
Un netlist (.tpr, .edf, .edn, or .edi). Este archive contiene una descripcin textual del
diseo esquemtico y defne las celdas requeridas.
Una librera de celdas estndar, que contiene las celdas y los pads para el diseo.
Importante:
Para la colocacin y enrutamiento de un diseo, primero se debe defnir la tecnologa
apropiada para la librera de celdas estndar. Para esto se debe ir a File > New para copiar
el archivo de tecnologa .tdb que se va a utilizar, antes de iniciar el SPR. Tambin se puede
abrir un archivo de diseo que contenga la confguracin de la tecnologa adecuada.
Desarrollo del proceso SPR
Para enrutar un diseo utilizando L-Edit/SPR, se siguen los siguientes pasos:
Crear una representacin esquemtica del diseo.
Exportar el esquemtico como un netlist. L-Edit soporta la versin 2.00 del formato EDIF.
Dar clic en File > New para crear el archivo de layout. Importar la informacin del di-
502
seo (tecnologa) de la librera de celdas escribiendo el nombre de la librera en el campo
Copy TDB setupfrom fle del cuadro de dilogo New File.
Dar click en File >Savepara guardar el diseo inicial con un nombre apropiado.
Escoger Tools > SPR >Setup. Especifcar el nombre de lalibrera de celdas estndar
y el archivo netlist. Tambin especifcar el nodo y el nombre de puerto de alimentacin y
tierra, tal como se us en el esquemtico.
Dar clic en InitializeSetup. Aqu se leer el netlist y se inicializarn los cuadros de
dilogo de instalacin con la informacin del netlist.
Dar clik en CoreSetup, PadframeSetup, y PadRouteSetup respectivamente, para
especifcar los parmetros faltantes para el enrutamiento del ncleo.
EnCoreSetup se tienen los siguientes pantallazos:
General: Se defnen la librera de celdas, los puertos de las celdas estndar y los
puertos de salida utilizados en la generacin del ncleo:
503
Layers : Defne las capas que se usarn para enrutar el ncleo. Se especifcan dos
o tres capas. Si se usan tres capas, se puede seleccionar el enrutamiento OTC. Tambin
se defnen las capacitancias entre las capas de enrutamiento.
El enrutamiento OTC (sobre la celda) utiliza caminos sobre las celdas, en la capa H2,
entre el borde del canal y el puerto ms alejado entre las celdas.
504
Design Rules: Se especifcan las reglas de diseo que L-Edit debe seguir para el
enrutamiento, de acuerdo a la tecnologa de diseo utilizada.
505
Los parmetros que se deben defnir se muestran en las siguientes fguras:
Placement: Contiene opciones para controlar la colocacin automtica:
IMPORTANTE: Si la optimizacin de colocacin se desactiva, el agrupamiento de
celdas puede ser utilizado para colocar las celdas en una secuencia especfca.
506
El cuadro de dilogo que aparece es el siguiente:
Global Signals: Contiene opciones para enrutar las seales globales de entrada.
Este cuadro se puede ignorar si no se activa la opcin Global input signalroutingen el
cuadro de dilogo Standard Cell Place and Route.
Power: Contiene opciones para la colocacin y el ancho de las barras de alimen-
tacin y tierra.
507
I/O Signals:Contiene opciones para la colocacin de las seales de entrada/salida.
EnPadframeSetup se dan las opciones para que L-Edit tome las celdas PAD de la
librera estndar de celdas, las coloque en un rea rectangular y, si se requiere, las co-
necte. Aqu se tienen los siguientes pantallazos:
General: Contiene campos para especifcar las celdas y los puertos en la librera es-
tndar para que L-Edit utilice para la generacin del padframe.
508
Layout: Se especifca el tamao del padframe y la localizacin de los PADs, adems
de caractersticas individuales de cada PAD.
PadrouteSetup: El PAD ROUTER de L-Edit es un enrutador de dos capas. Primero,
enruta el bus de alimentacin en una capa y luego las seales en otra capa. Para cada
lado del padframe, hay una correspondencia entre las seales conectadas en el padfra-
me y las seales conectadas en el ncleo.
509
Los parmetros necesarios se introducen en este cuadro de dilogo, el cual consiste
en cinco pantallazos, que son:
General: Se escribe el nombre de la celda chip, que contiene el ncleo y el padframe.
Aqu es donde se har el enrutamiento.
Layers: Se usa para especifcar las capas de las seales I/O, la alimentacin y tierra
y los caminos PAD (de ser necesario).
510
Design Rules: Se especifcan las reglas de diseo que L-Edit debe usar para realizar
el enrutamiento, de acuerdo a la tecnologa de fabricacin.
Si los puertos del PAD se encuentran en la capa de enrutamiento PAD, se aplican las
siguientes reglas de diseo:
511
Para seales I/O, todos los puertos del PAD deben estar en la misma capa, pero esta
no debe ser necesariamente la capa de enrutamiento. En este caso, se insertan unos
caminos (PAD VIAS) usando las siguientes reglas:
CoreSignals: Se usa para especifcar las seales que entran o salen del ncleo. Este
cuadro se llena automticamente si el netlist contiene las conexiones PAD.
512
PadframeSignals: Se especifca la lista de seales que entran o salen del padframe.
Este cuadro se llena automticamente si el netlist contiene las conexiones PAD.
513
Dar click en Tools > SPR > Place and Route.Aparecer el siguiente cuadro de dilogo:
Seleccionar la opcin apropiada Core place and route, Padframegeneration, o Pa-
droute). Dependiendo del diseo de celdas estndar, seleccionar la opcin Global input
signalroutingTambin se puede elegir la forma del chip, por ejemplo si se desea una
forma cuadrada, se debe seleccionar Square. Especifcar las opciones de salida (Por
ejemplo, nombrar los nodos, etc.).
Dar click en el botn Run. Dependiendo de las opciones seleccionadas, el SPR ge-
nerar tres nuevas celdas: un ncleo, una celda de caminos y/o un chip (que contiene el
ncleo y los caminos). Si el diseo ya posee estas celdas, el SPR le advertir antes de
sobrescribir estos archivos.
Cuando el proceso se ha completado, el SPR mostrar un cuadro de dilogo SPR
Complete con la informacin esttica del diseo. (Se puede usar Tools > SPR >Sum-
mary en cualquier momento para mostrar los detalles.
Dar clic en OK para mostrar el diseo completo. El siguiente diseo tiene 990 celdas
estndar (3.150 compuertas).
514
Confrmar que las dimensiones del ncleo y/o los caminos concuerdan con la limita-
cin de tamao impuestas. Si no concuerdan, se debe volver a correr el SPR con una
nueva confguracin del ncleo.
Verifcar el diseo usando L-Edit /DRC y el L-Edit/Extract.
Salvar el diseo en el formato GDSII.
Generacin del ncleo y enrutamiento de PADs
Para los PADs, L-Edit slo realiza el enrutamiento entre el borde externo del ncleo
y el borde interno del padframe. Entonces, las posiciones y dimensiones del ncleo son
muy importantes, pero su geometra intena no. Por esto, L-Edit determina la posicin del
ncleo buscando un puerto de empalme (abutmentport), que defne los lmites del ncleo.
El programa crea este puerto en la capa defnida comoIconlayer. Para defnir el Iconlayer
se debe ir a Setup>SpecialLayers. Este proceso debe, adems, cumplir con lo siguiente:
El ncleo debe contener los puertos dentro de sus bordes para cada seal que vaya
hacia el padframe.
Los puertos en el ncleo y el padframe deben estar ordenados para que ninguna seal se
cruce sobre otra entre el ncleo y el padframe (excepto las seales de alimentacin y tierra).
Sin embargo, las seales que s se pueden cruzar, solo lo podrn hacer si son de dife-
rentes materiales (por ejemplo, Metal2 para seales I/O y Metal1 para alimentacin y tierra).
Las lneas de alimentacin y tierra son del mimo material y no se deben cruzar.
La siguiente fgura muestra la colocacin de los puertos a lo largo del ncleo.
Generacin y enrutamiento de PADs
En la creacin de un padframe L-editenruta las seales solo hasta el borde interno
del padframe. Entonces, las posiciones y dimensiones del Padframe son muy importan-
tes, pero su geometra intena no. Para indicar la regon en la cual puede ser puesto el
ncleo, L-edit coloca un puerto rectangular en el borde interno del padframe.
515
Para cada seal que va al ncleo, el padframe debe contener una seal de puerto en
el mismo borde interno. Los puertos para cada seal que va al ncleo se deben colocar
en el padframe, en el mismo orden y en la misma posicin que los puertos de la seal
alrededor del ncleo. Estos puertos pueden estar en el nivel superior o pueden estar en
un nivel inferior. Los pads de alimentacin y tierra deben estar en diferentes sitios del
padframe. L-edit no puede enrutar directamente entre los pads en el padframe. Solo pue-
de enrutar entre el padframe y el ncleo. En la siguiente fgura vemos un padframe con
puertos para las seales, alimentacin y tierra.
Un padframe puede ser generado mediante dos mtodos:
Generacin de un padframe desde un netlist con las celdas PAD (PAD CELLS).
Si el netlist contiene Padcells, se debe usar el botn de InitializeSetup, el cual los
incluye automticamente, en el cuadro de dilogo SPR PadframeSetupLayout.
Completar los campos faltantes, como tamao y nombre del Padframe. En el cuadro
SPR Setup escriba los nombres de las librerias que contiene el correspondiente NETLIST.
Ejecutar el SPR con la opcin Padframegenerationactivada.
Generacin de un PADFRAME sin NETLIST o PADCELLS
Si el Netlist no contiene Padcells, o no est disponible, se deben poner los nombres
de las celdas manualmente en el cuadro de dilogo SPR PadframeSetupLayout.
Completar los campos faltantes, como tamao y nombre del Padframe.
En el cuadro SPR Setup escribir los nombres de las librerias que contienen los Pad-
cells y dejar el correspondiente campo de NETLIST en blanco.
516
Ejecutar el SPR con la opcin Padframegenerationactivada.
Enrutamiento de seales globales de entrada (GLOBAL INPUT
SIGNAL) (ejemplo: seal de clock)
Este enrutamiento es utilizado para enrutar dos seales I/O como el clock, indepen-
dientemente de otras seales. Para este procedimiento, las celdas estndar deben con-
tener dos buses con cuatro puertos de seales globales, colocadas por encima y por de-
bajo de los buses de alimentacin y tierra. La siguiente fgura muestra una celda estndar
con dos buses de seales globales:
Durante el enrutamiento, L-Edit conecta los puertos que pertenecen las redes de
seales globales (nombradas como A y B en la siguiente fgura) a los buses de seales
globales respectivos:
Luego de la colocacin, L-Edit adiciona un nmero de celdas buffer al fnal de las flas
de celdas estndar, calculadas por el programa. Esto se debe indicar en el cuadro de
dilogo SPR CoreSetupGlobal Signal.
Las celdas buffer se usan nicamente en uno o dos buses. Cada celda buffer contiene
un puerto IN que es accesible desde un lado y es colocado en la capa vertical. El puerto
IN de la celda buffer ms lejana se conecta con la barra de seales globales. Esta barra
tambin se coloca en la capa vertical pero dentro de la barra vertical de alimentacin.
517
El enrutamiento de PADs conecta las barras de seales globales verticales al puerto
apropiado en el padframe. La asignacin de capas para las seales globales es equiva-
lente a la asignacin de seales I/O fuera del ncleo. Los PADs de las seales globales
deben ser colocados hacia el lado izquierdo y derecho de las barras.
Diseo de libreras de celdas estndar
Librera de celdas estndar
Las celdas en una librera de celdas estndar deben cumplir con ciertas reglas de tamao y
posicin de puertos. Usualmente, una librera de celdas estndar incluye dos clases de celdas:
Celdas estndar, para enrutar con L-Edit.
Celdas PAD, que son opcionales y son usadas por L-Edit en el enrutamiento de padframe.
518
Celdas estndar
Puertos de empalme:
Cada celda estndar debe tener un puerto especial de empalme (Abutment Port). Las di-
mensiones y la posicin de esta clase de puertos corresponden a los lmites de la celda a la cual
pertenece. Este puerto debe tener la misma altura en todas las celdas estndar que se utilicen.
Puertos de alimentacin
Los buses de alimentacin entran y salen al fnal de las flas de celdas estndar, se ubican
horizontalmente y se conectan a los puertos de alimentacin en cada celda. Estos se deben
colocar en los extremos de la celda estndar. Los nombres de los puertos de alimentacin se
especifcan en PowerSignaland GroundSignalen el cuadro de dilogo SPR Setup.
Los puertos de alimentacin (Vdd o Gnd) deben tener la misma altura y posicin rela-
tiva al puerto de empalme en cada celda estndar de la librera. El ancho de los puertos
de alimentacin debe ser cero.
Puertos de seales
Las dems seales que no son de alimentacin y tierra se enrutan por el lado supe-
rior o inferior de la celda estndar. Estos puertos debe tener altura cero y un nombre que
obedezca a las celdas estndar primitivas en el Netlist.
519
Hay tres opciones de enrutamiento de cables para seguir caractersticas especiales
de un set de celdas estndar:
Puertos RowCrosser
Para enrutar cables entre dos canales de enrutamiento (es decir, a travs de una fla
de una celda estndar) L-Edit usa unos puertos especifcados por el usuario que identif-
can caminos cruzados en flas de celdas. En una celda estndar, conviene utilizar tantos
puertos Rowcrosser como las reglas de diseo y los parmetros del SPR lo permitan.
Esto ayuda a incrementar la efciencia de rea.
520
Celdas estndar especiales
L-Edit requiere tres celdas estndar especiales que deben ser includas en el set de li-
breras. Estas celdas son nicamente para conexin de nodos. Las celdas Tie-to-Powery
Tie-to-Ground se necesitas donde una celda estndar tiene un pin directamente conec-
tado a Vdd o Gnd. La celda RowCrosser contiene nicamente un puerto RowCrosser.
Su propsito es permitir la conexin entre dos canales ubicados arriba y debajo de una
fla de celdas.
En la siguiente fgura se observan tres confguraciones tpicas:
Celdas PAD
Puertos de conexin entre Celdas PAD
La siguiente fgura ilustra la conexin entre dos celdas PAD (A y B). En la generacin
del padframe, L-Edit puede optimizarlo bajo ciertas condiciones para que PADs adyacen-
tes sean adheridos entre s como se muestra entre las celdas B y C. Esta fgura tambin
muestra arreglos tpicos de los puertos de alimentacin y los puertos de seales.
521
Puertos Espejo
Se puede especifcar un puerto espejo en el cuadro de dilogo SPR PadframeSe-
tupGeneral. Cuando L-Edit encuentra una celda con el nombre del puerto espejo espe-
cifcado, automticamente altera la orientacin de la celda colocndola de manera adya-
cente, nombrada como puerto espejo.
La siguiente fgura ilustra un padframe generado con algunos efectos espejo:
Diseo de celdas para enrutamiento de seales globales
Para el enrutamiento de seales de entrada, las celdas estndar y las celdas buffer
son extendidas por dos buses de seales globales, que se sitan arriba y debajo de los
buses de alimentacin en la capa horizontal. Cada bus contiene dos puertos (nombrados
como GS1 y GS2 en la siguiente fgura). Estos nombres se defnen durante el diseo de
la celda, y forman parte de la defnicin de la celda en la librera de celdas estndar.
Colocacin y enrutamiento de bloques
L-Edit cuenta con la herramienta BPR (Block Placement and Routing), que automti-
camente coloca y enruta un diseo usando un Netlist de formato TPR o EDIF, y bloques
esquemticos como entrada.
522
BPR inicializa un diseo extrayendo del Netlist los bloques y las conexiones a utilizar.
Luego compara el Netlist con los bloques en el layout y coloca bloques referenciados en
el diseo en una celda de alto nivel.
La conectividad se muestra como una red de conexiones pin a pin. Cuando el diseo es
inicializado, se pueden colocar bloques automtica o manualmente de acuerdo a la impor-
tancia de minimizar la longitud total de enrutamiento o el rea total cubierta por los bloques.
Cualquier diseo BPR debe tener una celda defnida como top-level BPR cell. Esta
es la celda de ms alto nivel de jerarqua dentro del archivo, la cual contiene todos los
bloques. Solo puede haber una de estas celdas por archivo.
Proceso de diseo BPR
El proceso L-Edit/BPR consiste en cinco pasos y uno adicional de anlisis de tiempos,
anlisis integral de seales y pasos de verifcacin del layout.
DesignPreparation. Este paso debe ser realizado antes de inicializar el BPR. Du-
rante la preparacin del diseo, se crean y/o copian todos los bloques que deben ser
enrutados durante el proceso BPR.
Initialization. Durante este proceso se especifca el archivo Netlist que L-Edit leer,
cual celda debe ser usada como top-level BPR cell, los nombres asociados con algn
tipo especial de seal, y si se va a utilizar unatop-level I/O cell. La especifcacin de los
parmetros de inicializacin se hace en el cuadro de dilogo Tools > BPR >Initialization
523
Placement. Durante esta instancia, los bloques son posicionados manual y/o auto-
mticamente en el layout. Se puede hacer un anlisis de propiedades elctricas y fsicas
del diseo. Los parmetros de colocacin automtica se especifcan en el cuadro de di-
logo Tools > BPR >AutomaticPlacement.
Routing. El enrutamiento es la creacin y arreglo espacial de interconexiones (cables y
vas) entre los bloques, y opcionalmente, PADs I/O. Este proceso se puede llevar a cabo ma-
nual o automticamente. Los parmetros para el enrutamiento se especifcan en los cuadros
de dilogo Tools > BPR >SetupManualRouter y Tools > BPR >SetupAutorouter.
Timing Analysis and Signal Integrity Analysis. L-Edit provee herramientas de an-
lisis elctrico para cualquier paso del proceso BPR que simula el comportamiento de la
seal de una o varias redes. Mediante estos anlisis se puede evaluar el impacto de la
colocacin escogida, la topologa de interconexin y algunos otros parmetros del diseo.
Layout Verifcation. Se realiza mediante el Design Rule Checker (DRC)
Preparacin del diseo
Para inicializar un diseo para BPR, se debe:
Defnir una tecnologa apropiada. Si se inicia L-Edit sin un archivo de diseo, se debe
ir a File > New para copiar la confguracin TDB.
Crear o copiar en el archivo de diseo (.tdb) cada uno de los bloques y celdas refe-
renciadas en el netlist usado para inicializar el diseo.
Crear un netlist que sera usado durante la inicializacin. Este netlist contiene una
descripcin de los esquemticos e identifca los bloques y otras celdas requeridas.
Defnicin de Bloques
Un bloque es una clase de celda que est elctricamente conectada debido a que
est referenciada en el netlist. Cualquier celda que pueda ser referenciada en otras cel-
das y tenga puertos puede ser usada como un bloque en BPR.
524
Inicializacin
Para inicializar un diseo BPR se debe abrir un archivo de diseo, abrir una celda y
seleccionar Tools > BPR >Initialization. Se abre el siguiente cuadro de dilogo:
Si se da clic en Initialize , L-Edit confrmar que todas las celdas y puertos han sido
mapeadas y, si fuera necesario, avisar de errores antes de inicializar el diseo.
Si se da clic en Setup, L-Edit abrir el cuadro de dilogo BPR Setup.
Tabla de Mapeo
Mediante esta tabla se pueden mapear los nombres de las celdas y los pines en un
netlist en el archivo de diseo.
525
Comprobacin del Netlist
Cuando se carga un Netlist, cada parte en el diseo es comparada con el netlist para verifcar:
Que los nombres de las partes concuerden con los nombres en el netlist.
Que los nombres de los puertos de enrutamiento concuerden con los nombres de los
pines de los bloques en el netlist.
Colocacin (PLACEMENT)
Este proceso se puede realizar manual o automticamente. Se crean unas guas de
enrutamiento (Routing guides) que se actualizan cada vez que se cambia la orientacin
o la posicin de un bloque.
Routing guides
Colocacin automtica
La herramienta BPR automaticplacement utiliza dos propiedades para colocar los
bloques de acuerdo a la importancia que se le asigne a cada una:
Areautilization controla el espaciamiento de los bloques. Una alta utilizacin de rea
se logra cuando los bloques tienen muy poca distancia entre ellos.
Connectivityweight factor controla la importancia de minimizar la longitud de enru-
tamiento o el rea desperdiciada debido a diferentes tamaos de bloques.
Estas propiedades se especifcan en el siguiente cuadro de dilogo (Tools > BPR
>AutomaticPlacement):
526
Ejemplo de un alto porcentaje de utilizacin de rea:
Enrutamiento (ROUTING)
Este proceso se puede realizar manual o automticamente. Se realiza dando clic en
Tools > BPR >Setup, donde hay tres pantallazos:
General: Se especifcan las opciones globales y el tipo de grid que se usar en el
enrutamiento manual.
527
Autorouter: Se genera un enrutamiento ortogonal de cables y vas entre los bloques
en el netlist y los puertos.
Luego del enrutamiento automtico, BPR muestra una lista de redes (nets) que fue-
ron y bloqueados y que no fueron enrutados:
528
Manual Router
Para utilizar el enrutador manual, debemos seleccionar Tools > BPR >SetupMa-
nual Router, con lo cual aparecer la siguiente ventana de dilogo:
A continuacin aparecer un listado con las caractersticas del enrutamiento propio de
cada capa. Debemos completar los campos antes de proceder al enrutamiento manual.
Una vez en el diseo podemos encontrarnos con el problema de que algunos cables
de enrutamiento, no se encuentran en una forrmatima, o que simplemente nos sobran.
Para manejar este problema podemos apoyarnos en las instrucciones, Cuty Delete. Un
ejemplo de cmo borrar estos segmentos indeseados se muestra a continuacin:
529
Uso del navegador de NETLIST:
El navegador de Netlist es una poderosa herramienta que nos permite ver la infor-
macin de las redes (nmero de pines, conexiones sin enrutar, tamao total, retardo
mximo, etc.), cambiar y ajustar los valores de las redes, ver y editar seales de redes y
enrutar la topologa de cada red entre otros. Para recurrir a este, debemos seleccionar
Tools > BPR >NetlistNavigator, con lo cual aparecer la siguiente pantalla:
En esta pantalla podemos apreciar el estado de nuestro diseo, desde el punto de vista
de las redes que lo componen. Algunos de los campos ms signifcativos presentes son:
Number of blocks: Nmero de bloques del diseo.
Routingcompletion: Porcentaje de redes que han sido totalmente enrutadas.
Total number of nets:Nmero total de redes.
Total number of unrouted nets:Redes sin enrutar.
Routing Status: Nos indica si el diseo, est enrutado, parcialmente enrutado o sin enrutar.
530
SignalType: Nos indica el tipo de seal que es el Netlist.
Si ahora seleccionamos Details podemos ver con detalle la informacin propia de las
redes. Algunos campos que podemos esperar ver son:
Pin nameNombre del Puerto asociado al Pin.
CellnameNombre de la celda a la que el pin pertenece. Campo de solo lectura.
ElectricalmodelSe usa para especifcar el nombre del modelo del subcircuito externo
en el Netlist de Pspice que defne el comportamiento del mdulo. .
Ejemplo de uso del BPR
En esta seccin se muestran algunos pasos claves en eldiseo BPR, usando un sim-
ple ejemplo de diseo. Se trabajar con tres archivos: Adder1bit.tdb, Adder1Bit_pla-
ced.tdb, Adder1Bit_routed.tdb. Estos archivos se encuentran en samples\bpr\adder-
1bit (Subdirectorio de L-edit).
ABRIENDO L-EDIT Y ABRIENDO UN ARCHIVO:
Lo primero que debemos hacer es abrir L-Edit con un archivo en limpio (Layout1). A
continuacin use File > New para abrir el dilogo de nuevo archivo, aqu seleccione La-
youten el campo File type. Haga clic en Browse para aadir el archivo Adder1bit.tdb.
ubicado en samples\bpr\adder1bit
Luego hacemos clic en OK para cerrar esta ventana. Ahora salvamos el archivo en el
subdirectorio BPR\Adder1bit con el nombre de samples\bpr\adder1bit.
531
Ahora ya estamos listos para empezar el tutorial.
Inicializacin
Para inicializar el diseo BPR, todas las celdas que se usen en el Netlist deben existir
en el archive de Layaout. Tambin se debe especifcar el Netlist que L-Edit leer por ra-
zones de conectividad.
Inicializacin del TPR Netlist:
Cuando BPR se inicializa con un TPR netlist, las celdas I/O pueden estar explcita-
mente en el archivo de netlist, o no. Si no se encuentran, BPR automticamente har las
conexiones correspondientes.
Inicializacin EDIF Netlist:
Cuando el BPR se inicializa con un EDIF Netlist, no es necesario defnir una celda I/O
si los puertos externos estn defnidos en el Netlist para el nivel BPR. Este es el caso del
ejemplo que mostraremos.
A continuacin mostraremos los pasos bsicos para hacer un diseo BPR:
Copiando celdas usando el navegador de diseo:
Con la celda CELL0 activa, haga clic en el Navegador de diseo , con lo cual L-
edit nos mostrar las Celdas que se encuentran en ste archivo.
En el caso del ejemplo, las celdas disponibles son Adder_I0, Nand2, etc. Haga clic en
la celda Adder_IO y lleve una copia a nuestro archivo en blanco of tutorial.tdb.
532
Repita el paso anterior para copiar las celdas Nand2, ViaM1M2, y XOr2 en nuestro
archivo en blanco. Ahora con el navegador de diseo activo pulse ctrl.+S para guardar el
archivo. Ahora haga clic derecho en la Celda CELL0, y seleccione Rename y a continua-
cin teclee toplevel.
A continuacin cerramos el navegador de diseo y hacemos doble clic en la celda top-le-
vel. Luego usamos Tools > BPR >Initialization para abrir el cuadro de inicializacin. En este
cuadro entramos el Netlist, y otros parmetros que nos sern muy tiles a la hora de disear.
Para completar este cuadro de inicializacin debemos llenar los campos que se mues-
tran a continuacin:
Debemos seleccionar la opcin Top levelonly de las opciones de Netlist, agregar Sig-
nal como tipo de seal por defecto, seleccionar Adder_IO de las celdas en Top level I/O,
digitar un pitch de enrutado de 8000 y seleccionar Routing Guides de las capas en la lista
Routing guide layer. Ya que tenemos lo necesario para el diseo, damos clic enInitialize
533
Una vez hecho esto el diseo debe verse as:
Ya que tenemos el diseo nos enfocaremos en el Enrutamiento Automtico.
Enrutamiento automtico:
El autoenrutador esta en la capacidad de enrutar una serie de nodos y redes que se
encuentran en el diseo permitiendo la interconexin de los diferentes bloques funciona-
les de nuestro diseo. A continuacin se mostrar como.
Elija File > Open para abrir el archivo Adder1Bit_placed.tdb que se encuentra en el
subdirectorio \samples\bpr\adder1bit. Aparecer la sguiente ventana.
534
Luego damos clic en Tools > BPR >SetupGeneral para confrmar que la seleccin
del tipo de ruteo es Connection.
Luego damos clic en Autorouter, con lo cual obtendremos la siguiente pantalla:
En la anterior pantalla seleccionamos las caractersticas propias de cada capa, con lo
cual el enrutador se guiar a la hora de asignar los caminos. Por ejemplo podemos poner
el METAL1 en capas horizontales y el METAL 2 en capas verticales. Una vez defnidas
las caractersticas de las capas, procedemos a correr el programa de autoenrutamiento.
Use Tools > BPR > Route All to automatically route all nets in the design.
BPR will display the following Automatic Routing Report when the router has com-
pleted its attempt.
Note that seven nets were completely routed, and one net was not routed at all.
Para esto seleccionamos Tools > BPR >RouteAll, para que as se enluten autom-
ticamente todas las redes en el diseo. El BPR mostrar de forma automtica un reporte
cuando se fnalice la tarea.
535
Una vez enrutado, nuestro diseo debe verse ms o menos as:
Simulacion - extraccion a SPICE
Una vez el diseo de L-Edit ha sido completado, podemos crear un archivo que nos
permita la simulacin del componente en otro programa, como en nuestro caso para PS-
PICE. Hay dos componentes necesarios que nos permite el uso de las herramientas de
extraccin y chequeo de reglas: el paquete que caracteriza las operaciones y un archivo
de tecnologa. El archivo de tecnologa nos defne las caractersticas de los materiales y
el diseo de reglas para los materiales usados.
Es muy simple crear un archivo de simulacin del diseo a nivel de mascaras que
podemos crear en L-Edit para probar en SPICE. Una vez el diseo a sido chequeado
cumpliendo las reglas de diseo y es declarado completo, se debe ir al men Tools para
seleccionar el comando Extract.
536
En esta ventana en la hoja general se pide el archivo de defnicin de extracciones
(.ext) en el que esta especifcado las conexiones entre las diferentes capas del layout y
dems dispositivos disponibles segn la tecnologa utilizada, adems se pide el nombre
de destino y su correspondiente ubicacin, al cual se le crear con la extensin .spc para
realizar su simulacin en PSPICE. Adems se debe seleccionar Labelalldevices, para
que se edite las etiquetas de los distintos dispositivos.
El archivo para nuestro caso CNM25.ext contiene la siguiente informacin:
# File: CNM25.ext
# For: Extractor defnition fle
# CNM (IMB-CSIC) June 1996
#
connect(Polisilicio 1,Metal,Contacto)
connect(Polisilicio 0,Metal,Contacto)
connect(EXT-Difusion n+,Metal,Contacto)
connect(EXT-Difusion p+,Metal,Contacto)
# Contacto de substrato
connect(EXT-Substrato,Metal,EXT-Contacto de subs.)
# Contacto de pozo
connect(Pozo n,Metal,EXT-Contacto de pozo)
# Transistor NMOS
device = MOSFET(
RLAYER = EXT-Transistor n;
Drain = EXT-Difusionn+,WIDTH;
Gate = Polisilicio 1;
Source = EXT-Difusionn+,WIDTH;
Bulk = EXT-Substrato;
MODEL = NMOS;
)
# Transistor PMOS
device = MOSFET(
RLAYER = EXT-Transistor p;
Drain = EXT-Difusion p+, WIDTH;
Gate = Polisilicio 1;
Source = EXT-Difusion p+, WIDTH;
BULK = Pozo n;
MODEL = PMOS;
)
# Capacidad
device = CAP(
RLAYER = EXT-Capacidad poly;
Positive = Polisilicio 1;
Negative = Polisilicio 0;
MODEL =;
)
537
En esta misma ventana y en la hoja output podemos elegir si la extraccin se realiza
usando los nombres de los nodos y puertos o si se efecta con la numeracin que el pro-
grama defne automticamente segn la bandera Writenodenames.
Luego realizar las anteriores operaciones, seleccionamos RUN, y despus de varios
segundos la extraccin estar culminada, en caso que se presenten errores el programa
lo informar. Si las consideraciones de capacitancias y resistencias no estn bien defni-
das, estas pueden generar warnings y que se corregirn cuando se crea el archivo com-
pleto de simulacin .CIR en el que se deben hacer las siguientes correcciones:
El primer paso es abrir el archivo.SPC que fue generado en un programa editor de
texto como Notepad y lo guardamos con extensin .CIR. Las primeras lneas son acerca
de la informacin correspondiente a la procedencia del lenguaje de diseo, posteriormen-
te se encuentran los errores que se presentaron que pueden ser debido a nodos fotantes
o redefnidos o a falta de informacin de las capacitancias y resistencias que presentan
los diferentes materiales que usamos en el diseo, si poseemos esta informacin y que-
remos resultados mas exactos debemos insertarla en estas lneas.
Posteriormente encontraremos la asignacin numrica de los que establecimos con
su respectiva ubicacin en el layout, a continuacin encontramos la asignacin de tran-
sistores en su correcto orden para la conexin de sus nodos: draingatesourcebulk.
538
Finalmente encontramos comentarios relacionados con la cantidad de nodos y ele-
mentos que comprende nuestro circuito, y para la ultima lnea la instruccin .END que
cierra el cdigo. A continuacin se muestra la extraccin que presenta un circuito inversor
con asignacin de nombres a sus nodos:
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Documents and Settings\yo\Mis documentos\\Tecnicas de integracion\
inv_mio.tdb
* Cell: Cell0 Version 1.06
* Extract Defnition File: Ledit\cnm25\CNM25.EXT
* Extract Date and Time: 12/06/2004 - 09:27
* Warning: Layers with Unassigned FRINGE Capacitance.
* <EXT-Capacidad poly>
* Warning: Layers with Zero Resistance.
* <EXT-Capacidad poly>
* NODE NAME ALIASES
* 2 = vcc (-8.75,40.75)
* 4 = OUT (9.25,20.5)
* 5 = VSS (-7.75,0.75)
* 6 = IN (1,21.25)
M1 OUT IN vcc 3 PMOS L=2u W=10u
* M1 DRAIN GATE SOURCE BULK (0 29 2 39)
M2 OUT IN VSS 1 NMOS L=2u W=10u
* M2 DRAIN GATE SOURCE BULK (0 4.75 2 14.75)
* Total Nodes: 6
* Total Elements: 2
* Total Number of Shorted Elements not written to the SPICE fle: 0
* ExtractElapsed Time: 0 seconds
.END
Las modifcaciones que se deben hacer son las siguientes
Debe ser insertados las declaraciones de los modelos del fabricante que caracterizan
a los transistores .NMOS y .PMOS, PSIPCE maneja tres modelos de simulacin llamados
slow, typ y fast la diferencia entre estos radica en la velocidad del transistor, nosotros usa-
remos los que presentan tiempos de respuesta promedio (typ.md). y mas especfcamen-
te la simulacin de nivel 3 la cual es la ms preciso de las tres disponibles, este archivo
lo podemos encontrar como typ3.md.
539
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
Debe ser insertadas las fuentes de alimentacin, Spice permite la declaracin de
fuentes independientes y dependientes de voltaje y de corriente, la fuente de voltaje
(usualmente de 5V constantes) para la alimentacin de los transistores, adems nos
debemos asegurar que el punto a tierra del circuito sea denotado por el numero 0 ya que
es uno de los requerimientos de PSICE, para lo cual es necesario insertar una fuente de
voltaje de 0V entre nuestra tierra (designada por VSS) y 0. En el caso que se presente
ms de una fuente de cada tipo, estas deben ir numeradas:
Ejemplo: (Vnombre# n+ n- Valor DC)
VDD1 Vdd 0 DC 5
VDD2 Vss 0 DC 0
Por ultimo para poder realizar los anlisis de la respuesta de nuestro circuito debe-
mos insertar las seales de alimentacin para las entradas que por lo general se usan
fuentes de pulsos y sus caractersticas son las siguientes:
Ejemplo: Vnombre# n+ n- PULSE(V1 V2 t
d
t
r
t
f
PW T)
VIN In 0 PULSE(0 5 0 1n 1n 8n 20n)
Aclaracin: los nombres de estas fuentes deben comenzar por V y los puntos de su
conexin deben ser los nombres que dispusimos para cada nodo.
Por ultimo se deben incluir los comandos que hace el llamado a la ventana grafca
de simulacin, .PROBE y .TRAN indicando la duracin de la simulacin, estos comandos
deben ir inmediatamente antes del comando .END.
540
Por ultimo le damos guardar (Nombre.CIR) y estamos listos para usar la herramienta gra-
fca de simulacin de PSPICE. El archivo .CIR manipulado para un inversor es el siguiente:
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Documents and Settings\yo\Mis documentos\Tecnicas de integracion\
inv_mio.tdb
* Cell: Cell0 Version 1.05
* Extract Defnition File: Ledit\cnm25\CNM25.EXT
* Extract Date and Time: 12/05/2004 - 18:49
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
VDD1 Vdd 0 DC 5
VIN In 0 PULSE(0 5 0 1n 1n 8n 20n)
VDD2 Vss 0 dc 0
M1 out IN vdd VDD PMOS L=2u W=10u
* M1 DRAIN GATE SOURCE BULK (0 29 2 39)
*C3 out 0 8.352FF
*C4 vdd 0 1.392FF
M2 OUT IN VSS VSS NMOS L=2u W=10u
* M2 DRAIN GATE SOURCE BULK (0 4.75 2 14.75)
*.op
.tran 0.1n 100n
.probe
.END
541
Para la simulacin se debe abrir la herramienta PSPICE A/D, en el men File ir a
Open y buscar en su correspondiente carpeta el archivo que modifcamos .CIR y abrirlo.
En este punto hacemos correr la simulacin y as obtenemos los resultados, la simu-
lacin adems de mostrar el resultado, generar un archivo de prueba con el resultado y
lo guardara en la misma ubicacin de nuestro archivo .CIR.
Como ejemplo de refuerzo a continuacin presentamos la simulacin de una
compuerta NAND:
Despus de haber creado la compuerta NAND en L-edit y de haber colocado tanto los
nombres de entrada, salida, vcc y gnd. Tenemos el siguiente grfco de layout.
542
Como nota importante recordamos que para la creacin de las celdas estndar, estas se
deben empezar a realizar teniendo en cuenta el origen de la ventana del layout, el cual esta
representado por la cruz que se muestra en la parte inferior izquierda del anterior grafco.
1. Extraemos el archivo nand.spc, de la siguiente manera.
2. Cargamos el archivo CNM25.EXT, en Extract defnicin fle; en SPICE extract output
fle, se encuentra el nombre del archivo que vamos a obtener con extensin spc. Seala-
mos Writenodenames, para que la extraccin del archivo tenga en cuenta el nombre de
los nodos y hacemos click en Run.
3. Abrimos el archivo nand.spc
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Ing. Electrnica\tecnicas de integracion\proyecto fnal\celdas estandar\
cnm25\nand.tdb
* Cell: nand Version 1.04
* Extract Defnition File: CNM25.EXT
* Extract Date and Time: 12/05/2004 - 22:49
* Warning: Layers with Unassigned FRINGE Capacitance.
* <EXT-Capacidad poly>
* Warning: Layers with Zero Resistance.
* <EXT-Capacidad poly>
* NODE NAME ALIASES
* 2 = Vcc (9,62.25)
* 4 = GND (44,13.25)
* 6 = Sal (7.25,31.75)
M5 1 5 6 3 PMOS L=2.5u W=23.75u
* M5 DRAIN GATE SOURCE BULK (32.25 35 34.75 58.75)
543
M3 6 9 2 3 PMOS L=2.5u W=23.75u
* M3 DRAIN GATE SOURCE BULK (15 35 17.5 58.75)
M2 4 5 8 7 NMOS L=2.5u W=9.5u
* M2 DRAIN GATE SOURCE BULK (32.25 17.25 34.75 26.75)
M1 8 9 6 7 NMOS L=2.5u W=9.5u
* M1 DRAIN GATE SOURCE BULK (15 17.25 17.5 26.75)
* Total Nodes: 9
* Total Elements: 4
* Total Number of Shorted Elements not written to the SPICE fle: 0
* ExtractElapsed Time: 0 seconds
.END
4. Al archivo nand.spc incluimos las lneas que especifcan los datos de los transisto-
res Nmos y Pmos.
5. Incluimos las seales de entrada y los voltajes de la fuente de alimentacin.
6. Para poder realizar la simulacin agregamos estas lneas al fnal.
.TRAN 1ns 1000ns
.PROBE
en la lnea .TRAN 1ns 1000 ns, los 1000 ns signifca el tiempo que queremos
de simulacin.
El archivo que obtenemos en defnitiva es el siguiente:
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
* TDB File: C:\Documents and Settings\yo\Mis documentos\Tecnicas de integracion\
andres\celdas estandar\cnm25\nand.tdb
* Cell: nand Version 1.34
* Extract Defnition File: CNM25.EXT
* Extract Date and Time: 12/06/2004 - 10:00
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
544
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
* NODE NAME ALIASES
* 2 = Sal (13.75,34.25)
* 3 = Vcc (12.75,77.75)
* 4 = In2 (47,70)
* 5 = GND (56.25,8.5)
* 8 = In1 (22.25,70.5)
M1 Vcc In2 Sal Vcc PMOS L=2.5u W=27u
* M1 DRAIN GATE SOURCE BULK (45.5 39.5 48 66.5)
M2 Sal In1 VccVcc PMOS L=2.5u W=27u
* M2 DRAIN GATE SOURCE BULK (21 39.5 23.5 66.5)
M3 GND In2 7 GND NMOS L=2.5u W=11.75u
* M3 DRAIN GATE SOURCE BULK (45.5 15 48 26.75)
M4 SAL In1 7 7 NMOS L=2.5u W=11.75u
* M4 DRAIN GATE SOURCE BULK (21 15 23.5 26.75)
* Total Nodes: 8
* Total Elements: 4
* Total Number of Shorted Elements not written to the SPICE fle: 0
* Extract Elapsed Time: 0 seconds
Vcc1 vcc 0 5
Vcc2 gnd 0 0
VIn2 in1 0 PULSE(0 5 0 1ns 1ns 49ns 100ns)
VIn1 in2 0 PULSE(0 5 0 1ns 1ns 99ns 200ns)
.TRAN 1ns 500ns
.PROBE
.END
7. Guardamos este archivo
8. Nos dirigimos a PSPICE A/D y abrimos el archivo NAND.CIR
9. Corremos la simulacin y le introducimos las seales de entrada y salida a analizar
545
10. Adicionalmente podemos observar el archivo generado
**** 12/06/04 12:44:22 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** CIRCUIT DESCRIPTION
* TDB File: C:\Documents and Settings\yo\Mis documentos\Tecnicas de integracion\
celdas estandar\cnm25\nand
* Cell: nand Version 1.34
* Extract Defnition File: CNM25.EXT
* Extract Date and Time: 12/06/2004 - 10:00
.model PMOS PMOS LEVEL = 2
+ TOX = 380E-10 VTO = -1.139 NSUB = 1.355E16 UO = 212.7
+ UCRIT = 1E4 UEXP = .1159 NFS = 662.4E9 WD = .4268E-6
+ DELTA = 1.824 RS = 134.9 LD = .8101E-6 XJ = 2.783E-9
+ VMAX = 120.3E3 NEFF = .06665 CJ = 3.816E-4 MJ = .3499
+ CJSW = 7.384E-10 MJSW = .3916 PB = .56
.model NMOS NMOS LEVEL = 2
+ TOX = 380E-10 VTO = .9418 NSUB = 2.639E16 UO = 648.2
+ UCRIT = 1E4 UEXP = .06857 NFS = 710.8E9 WD = .4086E-6
+ DELTA = 2.2 RS = 93.77 LD = .9132E-6 XJ = .0824E-6
+ VMAX = 59.62E3 NEFF = 1.479 CJ = 3.495E-4 MJ = .3950
+ CJSW = 5.952E-10 MJSW = .2941 PB = .65
* NODE NAME ALIASES
* 2 = Sal (13.75,34.25)
* 3 = Vcc (12.75,77.75)
546
* 4 = In2 (47,70)
* 5 = GND (56.25,8.5)
* 8 = In1 (22.25,70.5)
M1 Vcc In2 Sal Vcc PMOS L=2.5u W=27u
* M1 DRAIN GATE SOURCE BULK (45.5 39.5 48 66.5)
M2 Sal In1 VccVcc PMOS L=2.5u W=27u
* M2 DRAIN GATE SOURCE BULK (21 39.5 23.5 66.5)
M3 GND In2 7 GND NMOS L=2.5u W=11.75u
* M3 DRAIN GATE SOURCE BULK (45.5 15 48 26.75)
M4 SAL In1 7 7 NMOS L=2.5u W=11.75u
* M4 DRAIN GATE SOURCE BULK (21 15 23.5 26.75)
* Total Nodes: 8
* Total Elements: 4
* Total Number of Shorted Elements not written to the SPICE fle: 0
* ExtractElapsed Time: 0 seconds
*Fuente de Alimentacin de 10 V entre el nodo VCC y el nodo 0
Vcc1 vcc 0 5
*Fuente de Alimentacin de 0V entre el nodo GND y el nodo 0
Vcc2 gnd 0 0
*Fuente que genera una seal cuadrada de periodo 200ns.
VIn2 in1 0 PULSE(0 5 0 1ns 1ns 49ns 100ns)
*Fuente que genera una seal cuadrada de periodo 200ns.
VIn1 in2 0 PULSE(0 5 0 1ns 1ns 99ns 200ns)
.TRAN 1ns 500ns
.PROBE
.END
**** 12/06/04 12:44:22 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** MOSFET MODEL PARAMETERS
*************************************************************************
PMOS NMOS
PMOS NMOS
LEVEL 2 2
L 100.000000E-06 100.000000E-06
W 100.000000E-06 100.000000E-06
LD 810.100000E-09 913.200000E-09
WD 426.800000E-09 408.600000E-09
VTO -1.139 .9418
KP 19.328520E-06 58.903370E-06
GAMMA .738038 1.02998
547
PHI .711149 .745631
LAMBDA 0 0
RS 134.9 93.77
IS 10.000000E-15 10.000000E-15
JS 0 0
PB .56 .65
PBSW .56 .65
CJ 381.600000E-06 349.500000E-06
CJSW 738.400000E-12 595.200000E-12
MJ .3499 .395
MJSW .3916 .2941
CGSO 0 0
CGDO 0 0
CGBO 0 0
NSUB 13.550000E+15 26.390000E+15
NFS 662.400000E+09 710.800000E+09
TOX 38.000000E-09 38.000000E-09
XJ 2.783000E-09 82.400000E-09
UO 212.7 648.2
UCRIT 10.000000E+03 10.000000E+03
UEXP .1159 .06857
VMAX 120.300000E+03 59.620000E+03
NEFF .06665 1.479
DELTA 1.824 2.2
DIOMOD 1 1
VFB 0 0
LETA 0 0
WETA 0 0
U0 0 0
TEMP 0 0
VDD 0 0
XPART 0 0
**** 12/06/04 12:44:22 ********* PSpice 9.1 (Mar 1999) ******** ID# 0 ********
* Circuit Extracted by Tanner Researchs L-Edit Version 9.10 / Extract Version 9.10 ;
**** INITIAL TRANSIENT SOLUTION TEMPERATURE = 27.000 DEG C
*************************************************************************
NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE
( 7) .1955 ( GND) 0.0000 ( In1) 0.0000 ( In2) 0.0