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Arquitectura del Sistema BSP

El BSP fue un intento comercial realizado por Burroughs Corporation, ms all del ILLIAC-IV para satisfacer la creciente
demanda de computadores cientficos y tcnicos de gran escala.
Tipo: Matricial.
Subtipo: Arreglo

Caractersticas de la Arquitectura:
Es un sper computador matricial.
Velocidad mxima de 50 Mega Flops.
Posee una unidad de sincronizacin global, la cual se encarga de la sincronizacin.
Un mecanismo de comunicacin, que permite la trasmisin de mensajes entre los procesadores.
Procesador escalar, procesa todo el sistema operativo y las instrucciones del programa de usuario, que
son almacenados en la memoria de control.
Todas las instrucciones vectoriales y ciertos grupos de instrucciones escalares son pasados al controlador
del procesador paralelo.
Los procesadores paralelos realizan computaciones vectoriales, con un periodo de reloj de 160 NSeg.
Las operaciones de coma flotante de M-M se realizan con segmentacin encauzada.
Los 16 EA operan sncronamente bajo el control de una micro secuencia simple SIMD.
Sistema de memoria Primaria:
Consta de 17 mdulos, cada uno de los cuales tiene un tiempo de ciclo de memoria de 160 nseg, puesto
que accede a 16 palabras por ciclo.
Solo el acceso a la matriz (incluyendo E/S) utiliza memoria paralela, pues los programas y datos escalares
se mantienen en la memoria de control.
Su sistema de memoria libre de conflictos, distribuye un operando til a cada EA por cada ciclo de
memoria.
Se implementan tcnicas de hardware para asegurar accesos libres de conflictos, se emplea un nmero
primo de puertos de memoria, conmutadores de barras cruzadas completos entre los puertos de memoria
y los EA y una generacin de direcciones de memoria especial que calcula la direccin propia de un patrn
de direccin particular.

Conjunto de instrucciones:
El BSP tiene un total de 64 instrucciones vectoriales, que se pueden agrupar en 4 tipos:
Instrucciones para expresin con matrices.
Instrucciones para recurrencia y reduccin.
Instrucciones para expansin, compresin, almacenamiento aleatorio y bsqueda.
Instruccin de transferencia de datos paralela entre la memoria de control y la memoria secundaria.


Bibliografa: Arquitectura de Computadores y Procesamiento paralelo.
Kai Hwanh/ Faye Briggs.


Procesador Cientfico Burroughs-BSP


UNIVERSIDAD NACIONAL DE INGENIERIA
Lder en Ciencia y Tecnologa



FACULTAD DE ELECTROTECNIA Y COMPUTACION

INGENIERIA EN COMPUTACION

Arquitectura de Mquinas y Computadoras III

Seminario
Integrantes:
Engels Vladimir Meneses Robles 2006 23377
Axel Enmanuel Madrigal Cruz 2006-233353
Jos Rodolfo Baldelomar Pichardo 2006-233180


Grupo 5T1- Co




Mircoles 07 de Julio del 2010

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