Electrnica

TRANSISTOR DE EFECTO DE CAMPO

Introduccin:
El transistor de efecto campo (Field-Effect
Transistor o FET, en ingls) es en realidad una
familia de transistores que se basan en el campo
elctrico para controlar la conductividad de un
"canal" en un material semiconductor. Los FET,
como todos los transistores, pueden plantearse
como resistencias controladas por voltaje. La
mayora de los FET estn hechos usando las
tcnicas de procesado de semiconductores
habituales, empleando la oblea monocristalina semiconductora como la regin activa o
canal. La regin activa de los TFTs (thin-film transistores, o transistores de pelcula
fina), por otra parte, es una pelcula que se deposita sobre un sustrato (usualmente
vidrio, puesto que la principal aplicacin de los TFTs es como pantallas de cristal
lquido o LCDs).
Los transistores de efecto de campo o FET ms
conocidos son los:

JFET (Junction Field Effect Transistor),

MOSFET (Metal-Oxide-Semiconductor FET) y
MISFET (Metal-Insulator-Semiconductor FET).

Tienen tres terminales, denominadas puerta

(gate), drenador (drain) y fuente (source). La puerta es
el terminal equivalente a la base del BJT. El transistor de
efecto de campo se comporta como un interruptor
controlado por tensin, donde el voltaje aplicado a la
puerta permite hacer que fluya o no corriente entre drenador y fuente.
Caractersticas generales de funcionamiento:
En los transistores bipolares, una pequea corriente de base controla una
corriente de colector muy superior. Los transistores de efecto de campo son dispositivos
triterminales en los que la corriente principal se controla mediante una tensin. Las
caractersticas principales son:
La potencia de control es nula, es decir, no se absorbe corriente por el terminal de
control.
Una seal muy dbil puede controlar el dispositivo.
La tensin de control se emplea para crear un campo elctrico.
Hay dos familias de transistores de efecto de campo: los JFET y los MOSFET.
Pese a que el concepto bsico de los FET se conoca ya en 1930, estos dispositivos slo
empezaron a fabricarse comercialmente a partir de la dcada de los 60. Y a partir de los
80 los transistores de tipo MOSFET han alcanzado una enorme popularidad.
Comparados con los BJT, los transistores MOS ocupan menos espacio, es decir, dentro
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Transistores FET

Electrnica
de un circuito integrado puede incorporase un numero mayor. Adems su proceso de
fabricacin es tambin ms simple. Adems, existe un gran nmero de funciones lgicas
que pueden ser implementadas nicamente con transistores MOS (sin resistencias ni
diodos). Esto ha hecho del transistor MOS el componente estrella de la electrnica
digital.
1 Transistor de efecto de campo de unin (JFET):
Un JFET de canal N se fabrica difundiendo una regin de tipo P en un canal de
tipo N, tal y como se muestra en la figura siguiente. A ambos lados del canal se
conectan los terminales de fuente (S, Source) y drenaje (D, Drain). El tercer terminal se
denomina puerta (G, Gate).

Esquema del transistor JFET de canal N

Los smbolos de este tipo de dispositivos son:

Smbolos de los transistores JFET

Las explicaciones incluidas en este captulo se refieren fundamentalmente al

transistor NJFET, teniendo en cuenta que el principio de operacin del PJFET es
anlogo.
a) PRINCIPIO DE OPERACION DEL NJFET
A continuacin se explica cmo se controla la corriente en un JFET. Al igual que
sucede con los transistores BJT el JFET tiene tres regiones de operacin:

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Transistores FET

Electrnica

Regin de corte
Regin lineal
Regin de saturacin

Es preciso hacer notar que en este caso, la saturacin alude a un fenmeno

completamente distinto al de los transistores BJT.
Regin de corte
Centremos nuestra atencin en la primer figura. La zona de tipo P conectada a la
puerta forma un diodo con el canal, que es de tipo N. Como se recordar, cuando se
forma una unin PN aparecen en los bordes de la misma una zona de depleccin en la
que no hay portadores de carga libres. La anchura de dicha zona depende de la
polarizacin aplicada. Si esta es inversa, la zona se hace ms ancha, proporcionalmente
a la tensin aplicada. Aplicando una tensin VGS negativa aumentamos la anchura
de la zona de depleccin, con lo que disminuye la anchura del canal N de
conduccin.
Si el valor de VGS se hace lo suficientemente negativo, la regin de agotamiento
se extender completamente a travs del canal, con lo que la resistencia del mismo se
har infinita y se impedir el paso de ID (figura siguiente). El potencial al que sucede
este fenmeno se denomina potencial de bloqueo (Pinch Voltage, VP).

Esquema del transistor JFET de canal N polarizado con la tensin de bloqueo

Por lo tanto, para valores ms negativos que VP el transistor NJFET se encuentra

polarizado en la regin de corte, y la corriente de drenaje resulta ser nula.
Regin lineal
Si en la estructura de la primer figura se aplica una tensin VDS mayor que cero,
aparecer una corriente circulando en el sentido del drenaje a la fuente, corriente que
llamaremos ID. El valor de dicha corriente estar limitado por la resistencia del canal N
de conduccin. En esta regin, el JFET se comporta como una resistencia no lineal que
es utilizada en muchas aplicaciones donde se precise una resistencia variable controlada
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Transistores FET

Electrnica
por tensin. El fabricante proporciona curvas de resistencia drenador-fuente (rds (on))
para diferentes valores de VGS. En este caso pueden distinguirse dos situaciones segn
sea VDS grande o pequea en comparacin con VGS.
- Valores pequeos del voltaje drenaje-fuente
En la siguiente figura se presenta la situacin que se obtiene cuando se polariza
la unin GS con una tensin negativa, mientras que se aplica una tensin entre D y S
menor.

Esquema del transistor JFET de canal N polarizado con VGS < 0

Por el terminal de puerta (G) no circula ms que la corriente de fuga del diodo
GS, que en una primera aproximacin podemos considerar despreciable. La corriente ID
presenta una doble dependencia:

La corriente ID es directamente proporcional al valor de VDS

La anchura del canal es proporcional a la diferencia entre VGS y VP. Como ID est
limitada por la resistencia del canal, cuanto mayor sea VGS - VP, mayor ser la
anchura del canal, y mayor la corriente obtenida.
Los dos puntos anteriores se recogen en la siguiente expresin:

Por lo tanto, en la regin lineal obtenemos una corriente directamente

proporcional a VGS y a VDS.
- Valores altos del voltaje drenaje-fuente
Para valores de VDS comparables y superiores a VGS la situacin cambia con
respecto al caso anterior: la resistencia del canal se convierte en no lineal, y el JFET
pierde su comportamiento hmico. Veamos por qu sucede esto.
Cuando se aplica un voltaje VDS al canal de 5 voltios, por ejemplo, este se
distribuye a lo largo del canal, es decir, en las proximidades del terminal D la tensin
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Transistores FET

Electrnica
ser de 5 V, pero a medio camino la corriente circulante habr reducido su potencial a la
mitad (2,5 V), y en el terminal S el potencial ser nulo. Por otra parte, si VGS es negativa
(- 2 V, por ejemplo), la tensin se distribuir uniformemente a lo largo de la zona P, al
no existir ninguna corriente (figura siguiente). (NOTA: se desprecia la cada de tensin
en las zonas situadas por debajo de los contactos).

Esquema del transistor JFET de canal N polarizado con VGS = -2 V y VDS = 5 V

Sigamos adelante. En las proximidades del terminal S la tensin inversa aplicada

es de 2 V, que se corresponde con la VGS = -2 V. Sin embargo, conforme nos acercamos a
D esta tensin aumenta: en la mitad del canal es de 4,5 V, y en D alcanza 7 V. La
polarizacin inversa aplicada al canal no es constante, con lo que la anchura de la
zona de depleccin tampoco lo ser (figura siguiente). Cuando VDS es pequea, esta
diferencia de anchuras no afecta a la conduccin en el canal, pero cuando aumenta, la
variacin de la seccin de conduccin hace que la corriente de drenaje sea una funcin
no lineal de VDS, y que disminuya con respecto a la obtenida sin tener en cuenta este
efecto.

Esquema del transistor JFET de canal N en la regin de conduccin no lineal

Regin de saturacin
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Transistores FET

Electrnica
Si VDS se incrementa ms, se llegar a un punto donde el espesor del canal en el
extremo del drenaje se acerque a cero. A partir de ese momento, la corriente se mantiene
independiente de VDS, puesto que los incrementos de tensin provocan un mayor
estrechamiento del canal, con lo que la resistencia global aumenta (figura siguiente).

Esquema del transistor JFET de canal N en la regin de corriente constante

La regin de saturacin se da cuando se estrangula el canal en el drenaje, lo que

sucede cuando la tesin puerta-drenaje es ms negativa que VP, es decir:
VGD < VP => VGS - VDS < VP => VDS > VGS - VP
Antes de seguir adelante, comparemos las figuras del esquema del JFET inicial y
esta ultima figura. En el caso del bloqueo, todo el canal resulta afectado por la zona de
depleccin, que es constante porque la tensin VGS se aplica uniformemente a lo largo de
la unin. En cambio, en la regin de corriente constante slo parte del canal ha llegado
al bloqueo (provocado por VDS, que vara a lo largo del mismo), y es lo que permite la
circulacin de la corriente.
b) CURVAS CARACTERISTICAS
Son dos las curvas que se manejan habitualmente para caracterizar los
transistores JFET. En primer lugar, en la representacin de ID frente a VGS, para una VDS
dada, se aprecia claramente el paso de la regin de corte a la de saturacin (figura
siguiente). En la prctica slo se opera en el segundo cuadrante de la grfica, puesto que
el primero la VGS positiva hace crecer rpidamente IG.

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Transistores FET

Electrnica

Caracterstica VGS - ID del transistor NJFET

En la caracterstica VDS - ID del transistor NJFET se observa la diferencia entre

las regiones lineal y de saturacin (figura siguiente). En la regin lineal, para una
determinada VGS, la corriente crece proporcionalmente a la tensin VDS. Sin embargo,
este crecimiento se atena hasta llegar a ser nulo: se alcanza el valor de saturacin, en
donde ID slo depende de VGS.

Caracterstica VDS - ID del transistor NJFET

Ntese que, segn esta grfica, la regin de saturacin del JFET se identifica con
la regin activa normal de los transistores bipolares. Mientras que en RAN la corriente
de colector slo depende de la de base, aqu la magnitud de control es la tensin VGS.
Por el contrario, si la resistencia del JFET en la regin lineal es muy pequea puede
encontrarse un cierto paralelismo entre las regiones lineal de JFET y de saturacin del
BJT.
c) PARAMETROS COMERCIALES
Se presenta a continuacin algunas de las caractersticas de los transistores JFET
que ofrecen los fabricantes en las hojas de datos:
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Transistores FET

Electrnica

IDSS: Es la corriente de drenaje cuando el transistor JFET se encuentra en

configuracin de fuente comn y se cortocircuita la puerta y la fuente (VGS=0).
En la prctica marca la mxima intensidad que puede circular por el transistor.
Conviene tener en cuenta que los transistores JFET presentan amplias
dispersiones en este valor.
VP (Pinch-Off Voltage): es la tensin de estrangulamiento del canal. Al igual que
IDSS, presenta fuertes dispersiones en su valor.
RDS(ON): Es el inverso de la pendiente de la curva ID/VDS en la zona lineal. Este
valor se mantiene constante hasta valores de VGD cercanos a la tensin de
estrangulamiento.
BVDS (Drain-Source Breakdown Voltage): es la tensin de ruptura entre fuente y
drenaje. Tensiones ms altas que BVDS provocan un fuerte incremento de ID.
BVGS (Gate-Source Breakdown Voltage): es la tensin de ruptura de la unin
entre la puerta y la fuente, que se encuentra polarizada en inversa. Valores
mayores de BVGS provocan una conduccin por avalancha de la unin.

d) MODELOS DEL TRANSISTOR NJFET

Anlogamente a lo efectuado con el transistor bipolar se van a presentar dos
modelos para el JFET: uno para analizar el funcionamiento del transistor JFET con
seales continuas y otro para las seales alternas aplicadas sobre un punto de operacin
de la regin de saturacin.
En primer lugar se presentan los modelos para las diferentes regiones de
operacin, a saber, corte, saturacin y zona lineal. A partir de las ecuaciones dictadas
por este modelo, se deducen posteriormente las expresiones necesarias para el anlisis
de seales de alterna de pequea amplitud.
Modelo esttico ideal
Para el transistor NJFET, el modelo viene representado en la siguiente figura. El
valor de ID depende de la regin de funcionamiento del transistor.

Esquema circuital del modelo del transistor JFET

1. Regin de corte: la condicin de la regin de corte es que el canal est

completamente estrangulado en las proximidades de la fuente, lo que sucede
cuando la tensin puerta-fuente alcance la tensin de estrangulamiento (VGS<VP).
En este caso ID=0.
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Transistores FET

Electrnica
2. Regin lineal: es la regin en que se produce un incremento de la intensidad ID
al aumentar VDS. Este incremento es lineal para bajos valores de VDS aunque la
linealidad se pierde cuando VDS se acerca a -VP. Para trabajar en la regin lineal
se deben dar dos condiciones:
o
o

VGS > VP
VGD > VP VGS > VP + VDS

Estas condiciones equivalen a admitir que el canal de conduccin no se

estrangula por la zona de depleccin en inversa tanto en el extremo de drenaje como en
la fuente. El valor que toma la corriente ID es

3. Regin de saturacin: la regin de saturacin tiene lugar cuando la tensin entre

drenador y puerta alcanza la tensin de estrangulamiento. Para que ello ocurra, el
canal N, tiene que estar estrangulado en el extremo cercano al drenaje, pero no en el
extremo del canal cercano a la fuente. Entonces, al igual que en el caso anterior,
deben ocurrir dos condiciones:
o
o

VGS > VP
VGD < VP VGS < VP + VDS

En este caso la intensidad ID ya no depende de VDS, siendo su expresin

Por lo general, en los transistores NJFET tanto VP como VGS toman valores
negativos, mientras que VDS e IDSS son positivos, tomando la direccin ID tal y como
aparece en el modelo.
Modelo para seales alternas
Para la deduccin del mismo se consideran las siguientes hiptesis:

Transistor polarizado en la regin de saturacin

Oscilaciones alternas de baja amplitud y baja frecuencia

- Expresiones generales
De entre las diversas opciones posibles, para la deduccin del modelo se escogen
como variables independientes las tensiones VGS y VDS, mientras que las dependientes
son las corrientes IG e ID. De este modo, las ecuaciones caractersticas del transistor
vendrn dadas por dos funciones f1 y f2 tales que:

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Transistores FET

Electrnica

Las tensiones y corrientes de un punto de polarizacin concreto vendrn dadas

por las expresiones anteriores:

Supongamos que sobre este punto de operacin Q se aade una componente

alterna, caracterizada por un VGS y por un VDS. Las oscilaciones de las corrientes pueden
calcularse como:

A partir de este momento, para simplificar la notacin se escribirn con letra

minscula los incrementos de las variables. La expresin anterior admite una
representacin matricial:

en donde los coeficientes yij se llaman parmetros admitancia.

yis : Admitancia de entrada (-1)

yrs: Admitancia de transferencia inversa (-1)
yfs : Transconductancia (-1). Se suele nombrar como gm
yos : Admitancia de salida (-1)

- Clculo de los parmetros admitancia

Para el clculo de los parmetros yij se van a emplear las expresiones resultantes
del modelo esttico para la regin de saturacin.

Funcin f1 =>

Funcin f2 =>

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Transistores FET

Electrnica

La representacin circuital de este modelo simplificado responde al mismo

esquema presentado en el ltimo esquema.
2 - Transistor MOSFET
Las prestaciones del transistor MOSFET son similares a las del JFET, aunque su
principio de operacin y su estructura interna son diferentes. Existen cuatro tipos de
transistores MOS:

Enriquecimiento de canal N
Enriquecimiento de canal P
Empobrecimiento de canal N
Empobrecimiento de canal P

Los smbolos son:

Transistores MOSFET

La caracterstica constructiva comn a todos los tipos de transistor MOS es que

el terminal de puerta (G) est formado por una estructura de tipo
Metal/xido/Semiconductor. El xido es aislante, con lo que la corriente de puerta es
prcticamente nula, mucho menor que en los JFET. Por ello, los MOS se emplean para
tratar seales de muy baja potencia.
a) PRINCIPIO DE OPERACION
De entre todos los tipos de transistores MOS existentes se va a analizar el
principio de funcionamiento de dos de ellos: los NMOS de enriquecimiento y
empobrecimiento.
NMOS de enriquecimiento
En la figura siguiente se presenta el esquema de un MOS de canal N de
enriquecimiento.

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Transistores FET

Electrnica

Esquema del transistor NMOS de enriquecimiento

Supongamos que se aplica una tensin VDS mayor que cero mientras que VGS se
mantiene en cero. Al aplicar una tensin positiva a la zona N del drenaje, el diodo que
forma ste con el sustrato P se polarizar en inversa, con lo que no se permitir el paso
de corriente: el MOS estar en corte.
Sigamos suponiendo, y pensemos ahora que aplicamos un potencial VGS positivo,
mientras mantenemos la VDS positiva tambin. La capa de aislante de la puerta es muy
delgada, tanto que permite al potencial positivo aplicado repeler a los huecos y atraer a
los electrones del material P. A mayor potencial aplicado, mayor nmero de electrones
ser atrado, y mayor nmero de huecos repelido. La consecuencia de este movimiento
de cargas es que debajo del terminal G se crea un canal negativo, de tipo N, que pone en
contacto el drenaje con la fuente. Por este canal puede circular una corriente.
Recapitulando, por encima de un valor positivo VGS = VTH se posibilita la circulacin de
corriente ID (figura siguiente). Nos encontramos ante una regin de conduccin lineal.

Esquema del transistor NMOS de enriquecimiento en conduccin

Si el valor de VDS aumenta, la tensin efectiva sobre el canal en las proximidades

del drenaje (VGS - VDS) va disminuyendo, con lo que el canal se estrecha en dicha zona, y
se pierde la linealidad en la relacin ID - VDS. Finalmente se llega a una situacin de
saturacin similar a la que se obtiene en el caso del JFET.
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Transistores FET

Electrnica
NMOS de empobrecimiento
En la siguiente figura se presenta el esquema de un MOS de canal N de
empobrecimiento.

Esquema del transistor NMOS de empobrecimiento

En este caso el canal ya est creado. Por lo tanto, si con VGS = 0 aplicamos una
tensin VDS aparecer una corriente de drenaje ID. Para que el transistor pase al estado de
corte ser necesario aplicar una tensin VGS menor que cero, que expulse a los electrones
del canal.

Esquema del transistor NMOS de empobrecimiento en corte

Tambin en este caso, la aplicacin de una VDS mucho mayor que VGS provoca
una situacin de corriente independendiente de VDS.
b) CURVAS CARACTERISTICAS
Con los transistores MOS se manejan dos tipos de grficas: la caracterstica
VGS - ID, con VDS constante, y la VDS - ID con VGS constante.
Transistor NMOS de enriquecimiento
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Transistores FET

Electrnica

Caracterstica VGS - ID del transistor NMOS de enriquecimiento

En la figura anterior se pone de manifiesto cmo la intensidad ID aumenta

bruscamente cuando se supera la tensin umbral VTH (Threshold Voltage) y se crea el
canal. Es un componente idneo para conmutacin, puesto que pasa de un estado de
corte a uno de conduccin a partir de un valor de la seal de control. En los dispositivos
con el terminal de puerta de aluminio y el aislante de xido de silicio, la tensin umbral
est en torno a los cinco voltios.

Caracterstica VDS - ID del transistor NMOS de enriquecimiento

La caracterstica VDS - ID del transistor NMOS de enriquecimiento es muy similar

a la del JFET, pero los valores de VGS cambian: en este caso la conduccin se da para
voltajes positivos por encima del umbral.
Transistor NMOS de empobrecimiento

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Transistores FET

Electrnica

Caracterstica VGS - ID del transistor NMOS de enriquecimiento

El NMOS de empobrecimiento puede funcionar tambin como transistor de

enriquecimiento. Si la tensin VGS se hace positiva se atraern electrones al canal.
Adems, a diferencia de los JFET, la impedancia de entrada continua siendo muy
elevada.

Caracterstica VDS - ID del transistor NMOS de empobrecimiento

c) PARAMETROS COMERCIALES
Los parmetros comerciales ms importantes del transistor MOS son anlogos a
los de los JFET presentados en el apartado 1 c).
d) MODELOS CIRCUITALES
Tal y como se ha visto, las curvas de funcionamiento de los transistores MOS
son similares a las de los JFET. Por ello, todos admiten una representacin circuital
anloga.

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Transistores FET

Electrnica
Modelo esttico de Schichman-Hodges
El modelo esttico del transistor MOSFET se denomina modelo de SchichmanHodges. Es un modelo muy parecido al modelo de los transistores JFET, descrito
anteriormente. El circuito equivalente se compone de un interruptor abierto y una fuente
de intensidad (siguiente figura) cuyo valor ID depende de la regin de funcionamiento
del transistor.

Modelo de Schichman-Hodges para el transistor FETMOS

Para el transistor NMOS de enriquecimiento las regiones de funcionamiento son:

1. Regin de corte
o
o

Condicin VGS<VTH
Intensidad ID=0

1. Regin lineal.
o

Condiciones: VGS>VTH

VGD < VTH VGS < VTH+VDS

Intensidad:

Donde K es una constante que depende del material y de las dimensiones del transistor

me es la movilidad de los electrones, que depende del material y la temperatura

W, L son la anchura y la longitud del canal. Factores geomtricos que dependen
del diseo del transistor.
C'OX es la capacidad por unidad de superficie del condensador que forman el
metal de la puerta con el canal. Depende fuertemente del espesor del xido de
puerta.

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Transistores FET

Electrnica
1. Regin de saturacin
o

Condiciones VGS > VTH

VGD > VTH VGS > VTH+VDS

Intensidad:

Modelo para seales alternas

Para el caso en el que el transistor soporte seales alternas de pequea amplitud
y baja frecuencia sobre un punto de polarizacin en regin de saturacin, puede
demostrarse de forma anloga a como se ha realizado para el transistor JFET que la
transconductancia gm se calcula a travs de la siguiente expresin

3 Aplicaciones de los transistores de efecto de campo:

Las aplicaciones generales de todos los FET son:
a) ELECTRONICA ANALOGICA
Para estas aplicaciones de emplean transistores preparados para conducir
grandes corrientes y soportar elevadas tensiones en estado de corte.

Resistencias variables de valor gobernable por tensin (variando la anchura del

canal).
Amplificadores de tensin, especialmente en la amplificacin inicial de seales
de muy baja potencia.
Control de potencia elctrica entregada a una carga.

En el caso de la amplificacin los circuitos se disean para que el punto de

operacin DC del MOS se encuentre en la regin de saturacin. De este modo se logra
una corriente de drenaje dependiente slo de la tensin VGS.
b) ELECTRONICA DIGITAL
Los MOS se emplean a menudo en electrnica digital, debido a la capacidad de
trabajar entre dos estados diferenciados (corte y conduccin) y a su bajo consumo de
potencia de control. Para esta aplicacin se emplean dispositivos de muy baja
resistencia, de modo que idealmente pueda considerarse que:

La cada de tensin en conduccin es muy pequea.

La transicin entre el estado de corte y el de conduccin es instantnea.

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Transistores FET

Electrnica
4 - Amplificadores con FET:
Amplificador surtidor comn.
El FET, por sus caractersticas especiales, (alta impedancia de entrada, mejor
respuesta de frecuencia que los transistores bipolares, bajo ruido) se utiliza con
frecuencia en amplificadores.

En el primer circuito se grafica un amplificador que utiliza dos bateras

(despus de ver como hacerlo funcionar con solo una).
La batera VGG se utiliza para polarizar la compuerta del transistor. La tensin
en la compuerta ser negativa (-VGG), pues no hay cada de tensin, en corriente
continua, en la resistencia RG.
*Acordarse de que no hay paso de corriente entre la compuerta G y el surtidor S y la corriente que
suministra la fuente Vin es de corriente alterna.

De esta manera la tensin en la compuerta ser ms negativa que la tensin en

el surtidor.
Autopolarizacin.
Para utilizar slo una batera, la batera de polarizacin VGG se reemplaza por
un resistor Rs, que se conecta entre el terminal surtidor S y el comn (ver punto T). La
corriente continua que pasa por el surtidor tambin pasar por el resistor RS y causar
una cada de tensin VS = IS x RS.
La corriente de surtidor y la corriente de drenaje son iguales (IS = ID) debido a
que no existe corriente de compuerta. Entonces la cada de tensin en RS es igual a
VS = ID x RS.
Esta cada de tensin tiene una polaridad
con el signo (+) en el terminal surtidor del FET y
de signo (-) en el comn (ver punto T). Esto
significa que el comn tiene una tensin inferior o
ms negativa que el terminal S del FET.
Como no hay cada de tensin en la
resistencia RG (se explic anteriormente) la
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Transistores FET

Electrnica
tensin en VG es inferior a la tensin en VS. De esta manera se logra polarizar la
compuerta G del FET con una sola batera y a este tipo de polarizacin se le llama
autopolarizacin.
Realimentacin negativa en amplificador surtidor comn. Condensador de
derivacin.

Realimentacin negativa

Cuando a un amplificador surtidor comn se le aplica una seal de entrada

como se muestra en el siguiente grfico.
Una tensin (VG) es aplicada a la compuerta (gate) del FET , causando una
corriente de drenage (ID) que sigue las variaciones de la tensin aplicada.
Se puede ver que VG = Vin (C1 es un capacitor de paso que para las frecuencias
a amplificar se puede considerar como un corto circuito).
La corriente ID atraviesa el resistor RS,
causando una cada de tensin. Entonces
sumando las tensiones en lazo compuertasurtidor:
Vin = VGS - VRS VGS = Vin - VRS
Se puede ver que VGS no es igual a VG.
La tensin VRS no tiene la misma fase que la seal de entrada Vi y produce una
realimentacin negativa que disminuye la ganancia del amplificador.

Condensador de derivacin

Se sabe que el resistor RS se necesita para lograr una tensin negativa en la

compuerta (gate) del FET, pero causa una disminucin en la ganancia del
amplificador.
La tensin negativa necesaria en VG, es en
corriente continua y esta tensin es la que causa
la disminucin en la ganancia (debido a su paso
por Rs). Pero la seal a amplificar no es
continua sino alterna. Entonces hay que evitar
la influencia del resistor cuando aparecen
seales alternas.
Para resolver este problema se pone en paralelo
con el resistor Rs un capacitor de un valor que, para las frecuencias a amplificar, se
comporte como un corto circuito (idealmente). De esta manera se elimina la tensin de
realimentacin causada por la seal alterna.
El capacitor no afecta las condiciones de polarizacin en CC, porque la
corriente de surtidor (IS = ID) carga el condensador Cs a la tensin de polarizacin.
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Transistores FET

Electrnica
Entonces: VRS (en corriente alterna) = 0
anteriores).

y Vin = VGS. (Ver frmulas

Equivalente AC, ganancia de tensin del amplificador surtidor comn.

El amplificador surtidor comn con FET de la figura tiene dos condensadores
de bloqueo. Uno para separar el amplificador de la fuente de seal que lo alimenta
(C1) y otro (C2) que asla el amplificador de la prxima etapa (la etapa que recibe la
seal amplificada).
Tambin hay un condensador de derivacin Cs (en paralelo con la resistencia
Rs). Estos condensadores se escogen para que, en el rango de frecuencias a que va a
trabajar este amplificador, se comporten como cortos circuitos.
En el anlisis de pequea seal (seal alterna), la fuente de tensin de corriente
continua (VDD) se cortocircuita. El circuito del amplificador entonces se puede
representar como en la siguiente figura

Ganancia de tensin.
La ganancia de tensin se obtiene con la frmula: AV = - Vout / Vin
Donde:
AV = Ganancia de tensin
Vout = Tensin de salida
Vin = Tensin de entrada
* El signo negativo significa que la salida sale invertida con respecto a la entrada.
* Otra forma de obtener la ganancia es con la siguiente frmula: AV = - gm x RL.
* En esta frmula aparece el valor de la transconductancia (gm). gm = ID / VGS.
Este cociente est definido como la razn de un pequeo cambio en la corriente
de drenaje entre un pequeo cambio en la tensin compuerta - surtidor, cuando VDS
es constante.
La transconductancia da informacin acerca de la capacidad del FET de
suministrar cambios de corriente de drenage (ID) cuando se cambia la tensin de
compuerta surtidor (VGS).

60

Transistores FET

Electrnica
Amplificador seguidor de ctodo Amplificadores con FET (transistor efecto de
campo).
El transistor FET (Transistor de efecto de campo) se puede utilizar como
elemento activo de muchos amplificadores. Una de las configuraciones es:
El Amplificador seguidor de ctodo al que se le conoce tambin con el nombre de
circuito drenador comn o nodo comn.
Este tipo de amplificador tiene una baja impedancia de salida, por lo que es
utilizado principalmente como adaptador de impedancias.
La salida se obtiene del resistor RS y la ganancia es aproximadamente igual a 1.
Esta ganancia no es 1 debido a que existe una pequea diferencia de tensin
entre la entrada (patilla compuerta G) y la salida (patilla fuente S): VGS.
La ganancia de este amplificador se obtiene con la ayuda de la frmula:
AV = gm x Rs / [ 1 + (gm x Rs) ]

De la frmula se deduce que la seal de salida est en fase con la seal de

entrada pues no existe el signo menos que indica inversin de fase.
La impedancia de salida se obtiene con la siguiente frmula:
Ro = Rs / [ 1 + (gm x Rs) ]

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Transistores FET