BUSES DEL SISTEMA DE 8 BITS
Buses del sistema de 8 bits
Nanci Abarca, Mónica Cabrera, Silvana Ortega, Gabriela Palacios, María del Cisne Sarmiento
Profesionales en formación de la escuela de Electrónica y Telecomunicaciones, UTPL
Resumen—Información concerniente a la
implementación de un bus del sistema de 8 bits mediante
una FPGA y una interfaz en LabVIEW.   y memoria se representan en la interfaz, mientras
Abstract—Information about the implementation of an 8
bits system bus using a FPGA and a LabVIEW interface. 
Índice de Términos— Bus, FPGA, multiplexado, serial.
I. INTRODUCCIÓN
U n bus es un camino de comunicación entre dos o
más dispositivos con la característica de que es
un medio de transmisión compartido. El bus que
conecta los componentes principales del
computador, como son: procesador, memoria, E/S;
es llamado bus del sistema. Cada línea de un bus
tiene una función particular, por sobre la diversidad
de buses existentes, las líneas se pueden clasificar en
tres grupos: líneas de datos, de direcciones y de
control. [1] Las líneas de datos son la parte de un
bus usada para transferir datos; las líneas de
dirección designan la fuente o el destino del dato
situado en el bus de datos; y las líneas de control se
usan para controlar el acceso y uso de las líneas de
datos y de direcciones. [2]
El bus del presente trabajo interconecta procesador y
memoria, entre sus características están:
Usa un método de arbitraje distribuido.
El bus de control cuenta con señales de órdenes
para lectura en memoria y para escritura en
memoria.
Es de tipo multiplexado para optimizar la utilización
del FPGA al emplear menos líneas.
Ancho de bus: ocho bits.
La temporización del bus es síncrona, usando el reloj
de la FPGA que es de 50 MHz. [3]
La fig.1 presenta el diagrama general de la forma en
que fueron implementados los módulos. Procesador
que la FPGA contiene la funcionalidad del bus.
Fig.1 Diagrama general 
II. IMPLEMENTACIÓN
La primera etapa consistió en la comunicación entre
computador y FPGA mediante puerto serial. Para
ello se usó el código facilitado en la página web de
la tarjeta ateniéndose a la distribución de pines
especificada en la hoja de datos. La comunicación es
bidireccional ya que la FPGA sólo hace la función
del bus y por tanto debe recibir el dato y la orden
especificados por el usuario así como enviar datos
para ingresar a memoria a extraer o escribir el dato.
Una vez completada la comunicación, se procedió a
elaborar la interfaz en LabVIEW, la misma que se
presenta en la fig.2 así también para facilitar la
interacción se incluyó una ayuda accesible mediante
un botón en la interfaz, la ventana de ayuda se
muestra en la fig.3
En la tarjeta, se implementó además de la
visualización en los ocho leds de los datos enviados;
la representación del estado del bus dependiendo de
la operación; es así que en los cuatro displays de
siete segmentos se presentan dos palabras de estado
para cada operación. En el caso de lectura, las
palabras son: buscar y enviar (fig.5). Y para
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escritura son: dirección y escribir (fig.4). Ya en los
displays, sólo se representan las cuatro primeras
letras.
Fig.2 Interfaz  Si la operación se ha realizado satisfactoriamente
Fig.3 Ventana de ayuda  Durante  la  ejecución,  en  los  leds  de  la  tarjeta  se
III. FUNCIONAMIENTO
Lo primero a establecer en la interfaz es el puerto
serial con el cual se va a comunicar el computador a
la tarjeta. Luego, el usuario elige la operación a
efectuar sea lectura o escritura. Para lectura escoge
una de las cinco direcciones de memoria diponibles
y en escritura además de la dirección se debe escribir
un dato no mayor a cuatro caracteres, caso contrario
se recibe un mensaje de error. Luego de elegir la
operación, se pulsa el botón del botón del procesador
para dar la orden de colocar los datos en el bus.
En la parte del bus, existe un indicador de uso del
bus, donde aparece el multiplexado del bus.
aparecerá un mensaje de “operación efectuada”. En
el caso de lectura, si es que se intentó leer una
dirección de memoria vacía también se obtendrá un
mensaje indicando aquello.  También  se  encenderá 
un led indicador en la parte inferior al término de la 
operación. 
Para constatar las operaciones, en la parte llamada 
‘Memoria’ se visualizan las cinco direcciones, y en la 
parte  inferior  un  indicador  titulado  ‘dato 
encontrado’ muestra el dato en el caso de lectura. 
 
puede visualizar la representación en ASCII de cada 
caracter  enviado,  debido  a  la  rapidez  con  que  se 
lleva  a  cabo  la  transmisión,  sólo  el  último  carácter 
queda  representado.  Además  de  que  se  visualizan 
los  mensajes  en  los  displays  dependiendo  de  la 
operación. 

IV. CONCLUSIONES
El ancho del bus de datos afecta las prestaciones del
Fig.4 Mensajes escritura 
sistema ya que indica la cantidad de bits que se
pueden enviar simultáneamente. Pudiendo indicar de
esta forma por ejemplo la necesidad de acceder más
de una vez a memoria.

El ancho del bus de direcciones afecta directamente

a la capacidad de memoria disponible.

El uso de bus tipo multiplexado disminuye cableado

a diferencia del dedicado, sin embargo es más
Fig.5 Mensajes lectura 
complejo.

Debido a la característica compartida del bus,

siempre es necesario un método de arbitraje.

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REFERENCIAS
[1] Stallings William, ORGANIZACIÓN Y
ARQUITECTURA DE COMPUTADORES, séptima
edición, Prentice Hall, 2007, pp. 77-97

[2] DIE. Departamento de ingeniería electrónica de

la Universidad Politécnica de Madrid, Buses 2, [en línea]
disponible en: www.die.upm.es/cursos/BUSES2.pdf
[Consultado 12-11-2009]

[3] Digilent, Inc. Digilent Nexys 2 Board Reference

Manual, Febrero 21- 2008, pp. 13

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