Se requiere modelos un circuito que produzca la secuencia de nmeros primos

comprendidos entre el 0 y el 63. Para su implementacin seescogi el modelo de un

contador que genera la secuencia modelado como una mquina de estados..
Se escogieron 18 estados para la mquina , cada uno representando uno de los 18 nmeros
primos que se encuentran en el intervalo.
Como entradas al circuito se asignaron la senal de reloj , cuyo flanco positivo producir la
transicin de un estado el siguiente; un Reset que en valor igual a uno forzar al circuito.
permanecer en el primer estado y un rentable para el reloj.
Las salidas son determinadas por cada uno de los bits de l representacin binaria de cd
nmero primo, siendo estas salidas a,b,c,d,e,f correspondiendo desde el bit ms
significativo hasta el menos significativo de cada primo.

Modelo Caja Negra

Diagrama de estados

En el diagrama:
Cada nodo verde representa un estado; los recuadros incoloros muestran las salidas
correpondiente a cada estado donde, por ejemplo, 000010 es equivalente a las salidas
a=0,b=0,c=0,d=0,e=1,f=0.
Los arcos representan las transiciones comunes para todos los estados. Es decir para pasar
de un estado al siguiente se debe cumplir Reset=0 y CLK_enable=1; por ejemplo la
transcicion de S7 A S8; para permanecer en el estado CLK_enable=0 y Reset=0 y
finalmente para regresar a S1 desde cualquier estado Reset=1.
Ademas todas las trancisiones de estado se producen si hay flanco positivo de reloj.

ESTADO
PRESENT
E (EP)

ENTRADAS

SALIDAS

RESE
T

CLK_enabl
e

ESTADO
SIGUIENT
E (ES)

S1

EP(a
)

EP(b
)

EP(c
)

EP(d
)

EP(e
)

EP(f
)

EP

S1

S2

S2

S3

S3

S4

S4

S5

S5

S6

S6

S7

S7

S8

S8

S9

S9

S10

S10

S11

S11

S12

S12

S13

S13

S14

S14

S15

S15

S16

S16

S17

S17

S18

S18

S1

ESPECIFICACION VHDL

Declaracion del registro de estado, donde se determinan el numero de estados y las

condiciones bajo las cuales habra transcisione de estado en el circuito.

Se asignan las salidas del circuito de acuerdo al estado presente y se define el estado
siguiente para cada estado.

Modelo Caja Gris

SIMULACIONES
Nmeros entre 0 y 7. Estados del 1 al 4

Nmeros entre 8 y 31.Estados del 5 al 11

Nmeros entre el 32 y 47.Estados del 12 al 15

Nmeros del 48 al 63. Estados del 15 al 18.

Delay:

1.476ns (Levels of Logic = 0)

ANALISIS Y CONCLUCIONES

De acuerdo a la herramienta XILINX ISE, la especificacin VHDL modela 18 FlipFlops, cada uno de los cuales corresponde a un estado de la FSM secuencia de
nmeros primos del 1 al 63. Sin embargo en el modelo de Registro de estado
a pesar de contar con 18 registros la parte combinacional del circuito es nula,
convirtindose este en uno completamente secuencial y por lo tanto se obtiene
un circuito cuyo tiempo de respuesta es el ms rpido.
Por otra parte la forma de obtener las salidas deseadas, se basa nicamente
en las entradas del circuito, sin obedecer a lgicas adicionales, hacindose el
desempeo de la FSM mucho ms eficiente y simplificado.