TECNOLOGA DE

COMPUTADORES

Tema 6
Representacin y diseo de
circuitos integrados
Agustn lvarez Marquina

Diseo de circuitos integrados (I)

El diseo de un circuito integrado termina con la
realizacin del layout (plano en planta) del
circuito.
El layout contienen una descripcin geomtrica
(tamao y orientacin) de todos los componentes
y sus interconexiones.

26/11/2003

Facultad de Informtica, UPM.

Diseo de circuitos integrados (II)

El layout est expresado en un formato
estandarizado CIF (Code Intermediate Format),
que sigue las normas de tamaos y distancias
entre elementos que impone el fabricante.
El proceso de diseo del circuito
independiente del proceso tecnolgico.

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es

Generacin del layout y reglas de

diseo
La preparacin de un circuito para su integracin
en tecnologa planar requiere de la especificacin
de los siguientes aspectos para la construccin
de mscaras:

Nmero de capas.

Objeto de cada capa

Dimensiones de cada objeto.

Separacin entre objetos de la misma capa.

Separacin entre objetos de diferentes capas.

Envolvente entre capas.

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Generacin del layout (I)

El primer paso del diseo es pasar el diagrama
del circuito con smbolos de transistores
convencionales a un diagrama que ponga de
manifiesto la informacin de las capas y la
topologas de los elementos (layout).
Hay varios estilos de representacin:

Diagrama de barras.

Patrones.

Colores.
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Generacin del layout (II)

Cdigo de barras.
rea activa o difusin
Metal
Polisilicio
Contactos

Formacin de un transistor.
Difusin (n+ o p+)

Puerta

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Policristalino

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Generacin del layout (III)

Objetos del mismo
continuidad elctrica.

tipo

conectados

tienen

El cruce entre objetos distintos no supone

contacto elctrico

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Generacin del layout (IV)

Los contactos de corte han de especificarse.

Ejemplo: diagrama de barras de un inversor y de

una puerta de transmisin CMOS.
Vdd

Para indicar que

la difusin es p+

P
Vdd
P
e

Vss
Vss

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Generacin del layout (V)

Ejemplo: diagrama de barras de una puerta
NAND.
Vdd
P

B
S

Vss
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Generacin del layout (VI)

Representacin del layout mediante patrones.
Proceso

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Pozo p

Pozo n

Pozo gemelo

Pozo n

Pozo p

Pozo p

Difusin

Difusin

Difusin

Polisilicio

Polisilicio

Polisilicio

Implante p+

Implante p+

Implante p+

Metal 1

Metal 1

Metal 1

Metal 2

Metal 2

Metal 2

Contacto

Contacto

Contacto

Polisilicio2

Polisilicio2

Polisilicio2

Va

Va

Va

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Generacin del layout (VII)

Representacin del layout mediante patrones.
Capas
Segn el estndar ES2 (European Silicon Structures) para dos metales

CNWI (pozo n)
CNPI (implante n+)
CPPI (implante p+)
CTOX (difusin o rea activa)
CPOL (policristalino)
CCON (corte)
CME1 (metal 1)
CME2 (metal 2)
CVIA (va)
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Generacin del layout (VII)

Representacin del layout mediante colores.
Lista de 11 capas definidas por la herramienta TEDMOS
Policristalino

Corte

Difusin o rea activa

Va

Metal 1

Guardas

Metal 2

Overglass

Implante n+
Implante p+
Pozo n
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Reglas de diseo (I)

Pueden considerarse como las especificaciones
para preparar las mscaras que se emplean
durante la fabricacin de los circuitos integrados.
Aseguran la intercomunicacin entre el diseador
y el proceso tecnolgico.
El objetivo principal asociado con las reglas de
diseo es obtener un circuito con unas
prestaciones ptimas, es decir, aprovechar las
reas lo ms posible, sin comprometer la
reusabilidad del diseo.
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Reglas de diseo (II)

Las reglas de diseo especifican al diseador
ciertas restricciones geomtricas.
Es importante hacer notar que las reglas no
marcan una frontera entre una fabricacin
correcta o incorrecta.

Representan la tolerancia que asegura una alta

probabilidad de fabricacin correcta y en consecuencia
de funcionamiento.
z

Un diseo que viole algunas reglas puede funcionar

correctamente y viceversa.

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Reglas de diseo (III)

Las reglas de diseo apuntan hacia dos objetivos:
n La

reproduccin geomtrica para la obtencin de

las mscaras necesarias para el proceso de
litografa.

o La

interaccin entre las distintas capas.

Tipos de reglas:
n

No escalables o reglas de micras.

Escalables o reglas expresadas en (lambdas).

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Reglas de diseo (IV)

n Reglas no escalables o reglas de micras.

Bsicamente consisten en una lista de mnimas

dimensiones y separaciones entre las diferentes
mscaras requeridas en el proceso.

Son las usadas normalmente por la industria.

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Reglas de diseo (V)

o Reglas escalables o reglas expresadas en
(lambdas).

Fueron popularizadas por Mead y Conway.

Las reglas son adimensionales.

Permiten expresar todas las dimensiones en funcin de

este parmetro de escala.

Si cambia la resolucin que permite la tecnologa no es

necesario redisear el circuito.

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Tipos de reglas de diseo (I)

Reglas de pozo

r101

r102

Pozo n

r101
r102
r110

sustrato p

Ancho mnimo de pozo: 9

Distancia entre pozos: 12
rea mnima: (No especificada) 2

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Pozo n

Ejemplo para
herramienta
MICROWIND2 con
tecnologa de 1,2 m
(=0,6 mm)
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Tipos de reglas de diseo (II)

Reglas de difusin (I)
r205
N+ para
contacto

r206
P+ para
contact
o

r201
r203

r202

P+ diff

r204

P+ diff

N+ diff

Pozo n

Ancho mnimo de difusin N+ y P+: 4

Distancia entre difusiones P+ y N+: 3
Recubrimiento de pozo n sobre P+: 5
Distancia entre pozo n y difusin N+: 5

r201
r202
r203
r204

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Tipos de reglas de diseo (III)

Reglas de difusin (II)
r205
N+ para
contacto

r206
P+ para
contact
o

r201
r203

r202

P+ diff

r204

P+ diff

N+ diff

Pozo n

r205
r206
r210

Recubrimiento de pozo n sobre difusin N+ para contacto de polarizacin:

(No especificada)
Distancia entre pozo n y difusin P+ para contacto: (No especificada)
rea mnima: (No especificada) 2
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Tipos de reglas de diseo (IV)

Reglas de polisilicio (I)
r305
r307
r302
P+ diff

r306

N+ diff

r307

r304
r306
r301

r301
r302
r304
r305

Ancho mnimo del polisilicio: 2

Polisilicio de puerta sobre difusin: 2
Distancia entre dos polisilicios: 3
Distancia entre polisilicio y difusin: 1

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Tipos de reglas de diseo (V)

Reglas de polisilicio (II)
r305
r307
r302
P+ diff

r306

N+ diff

r307

r304
r306
r301

r306
r307
r310

Extensin de la difusin respecto al polisilicio de puerta: 3

Extensin del polisilicio de puerta respecto a la difusin: 2
rea mnima: (No especificada) 2

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Tipos de reglas de diseo (VI)

Reglas de contactos

r404

r402

r401
polisilicio

r403

r405

r406

difusin

puerta

r401
r402
r403
r404
r405
r406

metal

Ancho mnimo del contacto: 2

Distancia entre dos contactos: 3
Recubrimiento de la difusin sobre el contacto: 2
Recubrimiento del polisilicio sobre el contacto: 2
Recubrimiento del metal sobre el contacto: 2
Distancia entre polisilicio de puerta y contacto: 3

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Tipos de reglas de diseo (VII)

Reglas de metal

r501

r502
metal

r501
r502
r510

metal

Ancho mnimo del metal: 4

Distancia entre dos metales: 3
rea mnima: (No especificada) 2

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Tipos de reglas de diseo (VIII)

Reglas de metal y va
r603

r602
va
r601

va
contacto
r604/r605

metal/metal 2

r601
r602
r603
r604
r605

Ancho mnimo de va: 3

Distancia entre dos vas: 4
Distancia entre va y contacto: 4
Recubrimiento del metal sobre va: 2
Recubrimiento del metal 2 sobre va: 3

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Tipos de reglas de diseo (IX)

Reglas de metal 2
r701

r702
metal 2

r701
r702
r710

metal 2

Ancho mnimo del metal: 5

Distancia entre dos metales: 3
rea mnima: (No especificada) 2

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Reglas de diseo de Microwind2

(fichero: CMOS12.RUL) (I)
NAME CMOS 1.2m CMOS
*
lambda = 0.60
ldd = 0
(no ldd)
*
* Design rules associated to each layer
*
r101 = 9
{ well }
r102 = 12
*
r201 = 4
{ diffusion }
r202 = 3
r203 = 5
r204 = 5
*
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Reglas de diseo de Microwind2

(fichero: CMOS12.RUL) (II)
r301 = 2
r302 = 2
r304 = 3
r305 = 1
r306 = 3
r307 = 2
*
r401 = 2
r402 = 3
r403 = 2
r404 = 2
r405 = 2
r406 = 3
*
r501 = 4
r502 = 3
*

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{ poly }

{ contact }

{ contact to gate }
{ metal }
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Reglas de diseo de Microwind2

(fichero: CMOS12.RUL) (III)
r601 = 3
r602 = 4
r603 = 4
r604 = 2
r605 = 3
*
r701 = 5
r702 = 3
*

{ via }

{ via to poly }
{ metal 2 }

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Ejemplos de diseo (I)

Inversor CMOS
e
Vdd

n+

p+

p+

Vss

n+

n+

p+

Pozo n
Metal 1

Sustrato p

Policristalino
xido SiO2
Implante n+
Implante p+
Pozo n

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Ejemplos de diseo (II)

Inversor CMOS

Transistor pMOS.
z

Relacin de aspecto
W/L= 8/2

Transistor nMOS.
z

Relacin de aspecto
W/L= 4/2

Sobre el esquema anterior el metal

de salida se conecta con
policristalino
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Ejemplos de diseo (III)

Inversor CMOS

Nodos:
Vdd, Vss, e, s
e: entrada
s: salida

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Ejemplos de diseo (IV)

Inversor CMOS
Pozo n

Difusin n+
Difusin p+

Difusin n+
Difusin p+

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Ejemplos de diseo (V)

Inversor CMOS
Metal 1
Policristalino
Contacto metal 1 y policristalino
Contacto metal 1 y difusin n+

Difusin n+ y metal 1
Difusin n+ y policristalino
Metal 1+ Policristalino

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Ejemplos de diseo (VI)

Puerta NOR

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Recomendaciones para abordar un

diseo
Realizar una representacin en cdigo de barras
(preferible patrones).
Colocar dimensiones de acuerdo con las reglas
de la tecnologa elegida.
El orden de diseo de las capas es indiferente, lo
lgico es empezar por las reglas de tamao
mnimo, distancias y por ultimo recubrimiento.

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