Sistemas Digitais

INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA
Licenciatura em Engenharia Electrotcnica

(Seco de Engenharia Electrnica Industrial)
Sistemas Digitais
1 Ano, 1 Semestre
Lus Redondo
Graa Almeida
Setembro 2008
Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial
ndice
NDICE
1 - ANLISE COMBINATRIA E SEQUNCIAL
1.1 - Introduo
1.2 - lgebra de Boole
1.2.1 Funo OR
1.2.2 Funo AND
1.2.3 Funo NOT
1.2.4 Propriedades AND-OR
1.2.5 Propriedades OR-AND
1.2.6 Funo NOR
1.2.7 Funo NAND
1.2.8 Funo XOR
1.2.9 Funo Negao XOR
1.2.9 Leis de De Morgan
1.2.10 Funo Lgica a partir da Tabela de Verdade
1.3 - Mapas de Karnaugh
1.4 - Cdigos Numricos e operaes aritmticas
-1
12
1.5 - Dispositivos combinatrios
12
1.5.1 - Somador de dois nmeros binrios
12
1.5.2 - Descodificador BCD/7 segmentos
13
1.5.3 - Comparador de nmeros de 4 bits
15
1.5.4 - Multiplexer
17
1.5.5 - Demultiplexer - Descodificador
17
1.5.6 - Codificador com prioridade - Priority Encoder
19
2 - ANLISE SEQUNCIAL
21
2.1 Flip-flop
21
2.1.1 - Flip-flop set-reset (S-R latch)
21
2.1.2 - Flip-flop D edge-triggered
22
2.1.3 - Flip-flop J-K edge-triggered
23
2.1.4 - Flip-flop T edge-triggered
25
2.1.5 - Sntese de Flip-Flop
26
2.2 - Contadores
27
2.2.1 - Contadores assncronos
27
2.2.2 - Contadores sncronos
29
2.3 - Registos deslizantes
35
2.3.1 - Princpio de funcionamento
35
2.3.2 - Registos deslizantes integrados
37
2.4 - ROM e PLA
38
2.4.1 - Matrizes de dodos
39
2.4.2 - Sntese de estruturas ROM e PLA
40
2.5 - RAM
43
2.5.1 - Registos
43
2.5.2 - Memrias em organizao RAM
45
2.6 - Associao de memrias
47
1 - ANLISE COMBINATRIA E SEQUNCIAL

1.1 - Introduo
Hoje em dia a electrnica digital est disseminada por todos os campos da electrnica,
desde a realizao de circuitos de controlo de conversores de potncia em processos
industriais, de equipamentos informticos para processamento de dados e, em geral, de
equipamentos e produtos electrnicos, normalmente denominados de sistemas digitais.
Na electrnica digital considera-se apenas dois estados de funcionamento: aceso ou
apagado, girando ou no, ligado ou desligado. Esta lgica binria utiliza os dgitos 0 e 1 e
utiliza como suporte o sistema de numerao binrio.
Na unidade curricular de Sistemas Digitais far-se- a aprendizagem inicial da
electrnica digital, nomeadamente o estudo da lgebra de Boole, simplificao de funes e
portas lgicas, bem como alguns dispositivos combinatrios e sequenciais bsicos, bem como
o estudo de circuitos digitais com maior escala de integrao e aplicaes mais complexas:
contadores, registos deslizantes, ROM e RAM.
1.2 - lgebra de Boole

Define-se funo lgica ou booleana a varivel binria cujo valor depende de uma
expresso algbrica formada por combinao de outras variveis binrias. As funes lgicas
podem ser representadas graficamente atravs de uma tabela de verdade. As funes lgicas
mais elementares so a unio (OU / OR), interseco (E / AND) e negao (NOT). Outras
funes muito importantes so E NEGADA (NAND) e OU NEGADA (NOR).
Associadas a estas funes lgicas poder-se- descrever as suas propriedades e teoremas
que permitiro simplificar as expresses lgicas.
1.2.1 Funo OR
A funo unio tambm conhecida por funo disjuno, reunio, soma, OU ( ou OR
em ingls). O sinal para representar esta funo o +. Se tivermos dois conjuntos A e B a
funo unio ser representada por f = A+B, que poder ser representado pelo conjunto a
cheio na figura abaixo.
Tabela de Verdade
Simbologia
Propriedades
1.2.2 Funo AND

A funo unio tambm conhecida por funo produto, E ( ou AND em ingls). O
sinal para representar esta funo o .. Se tivermos dois conjuntos A e B a funo unio
ser representada por f = A.B, que poder ser representado pelo conjunto a cheio na figura
abaixo.
Tabela de Verdade
Simbologia
Propriedades
1.2.3 Funo NOT

A funo negao tambm conhecida como complemento ou funo NO (NOT em
ingls).
Tabela de Verdade
Simbologia
Propriedades
1.2.4 Propriedades AND-OR
1.2.5 Propriedades OR-AND
1.2.6 Funo NOR
Tabela de Verdade
Simbologia
Propriedades
1.2.7 Funo NAND
Tabela de Verdade
Simbologia
Propriedades
1.2.8 Funo XOR
Tabela de Verdade
Simbologia
1.2.9 Funo Negao XOR
Tabela de Verdade
Simbologia
1.2.9 Leis de De Morgan
Propriedades
1.2.10 Funo Lgica a partir da Tabela de Verdade

Uma funo lgica obtida atravs de uma combinao das variveis de entrada. A
forma cannica de uma funo pode ser obtida atravs da:
Forma cannica AND-OR ou unio das interseces. Onde a funo obtida
atravs dos 1s da tabela de verdade (termos mximos).

Forma cannica OR-AND ou interseco das unies. Onde a funo obtida
atravs dos 0s da tabela de verdade (termos mnimos).
1.3 - Mapas de Karnaugh

Quando necessrio simplificar funes lgicas, uma das tcnicas usadas consiste na
utilizao de mapas de Karnaugh. A sua utilizao permite obter a melhor simplificao de
uma funo lgica: menos termos e cada termo com o menor nmero de variveis, donde a
sua utilizao tendo outro resultado, que no seja este, incorrecta.
Neste captulo, o estudo de sistemas digitais fica-se pela utilizao de estruturas que
utilizam at 4 variveis de entrada. Um exemplo de uma configurao possvel para os mapas
de Karnaugh de 2, 3 e 4 variveis apresentado na figura 1, admitindo as variveis A, B, C e
D. Na topologia dos mapas de Karnaugh apresentados, as variveis tomam o valor lgico 1
nas posies dianteiras s barras anexas s variveis e o valor lgico e zero nas outras
posies.
No mapa de Karnaugh, a posio das barras e das variveis est dependente apenas do
cumprimento da condio de entre cada casa adjacente mudar apenas o estado de uma das
variveis. Uma vez satisfeita aquela condio, qualquer configurao conduz mesma
soluo final.
Na simplificao do mapa de Karnaugh que ter presente algumas regras, considerando
agrupamentos de 1s:
O nmero de agrupamentos de 1s permitido de 1, 2, 4, 8 , ... 2n, sendo o

nmero de variveis eliminadas na simplificao de n;
Comea-se por agrupar os 1s que s possuam uma forma de se associarem;
Para os 1s que possuam diversos grupos possveis, escolhe-se aquele que for
maior;
Na situao em que um 1 possua mais que um agrupamento mximo deixa-se

suspensa a deciso de agrupar e passa-se a outro 1, ficando esse para ltimo.
A
A
A
C
D
C
a)
b)
c)
Figura 1 - Exemplo de uma configurao de mapas de Karnaugh de: a) duas, b) trs, e c) quatro, variveis.
Existem funes booleanas que no esto especificadas para algumas combinaes de

variveis dependentes. Isto porque se consideram impossveis estas combinaes, ou porque
se julga irrelevante a resposta da funo nessas situaes. O preenchimento do mapa de
Karnaugh nestas situaes realizado pelo smbolo X dont care, onde na simplificao o X
pode tomar o valor lgico 1 ou 0 conforme se torne mais conveniente para uma maior
simplificao.
1.4 - Cdigos Numricos e operaes aritmticas

Os sistemas de numerao regem-se pela expresso de significncia posicional
N K = a i K i = a 0 K 0 + a1 K 1 + ....... + a n K n
(1.i)
i =0
onde K a base de numerao, ai o algarismo da base K, i o ndice posicional do algarismo e

expoente da base K, Ki define o peso do algarismo i.
Numa base K o algarismo com maior valor intrnseco (K-1), e o menor zero. Quando
K > 10 usam-se as letras do alfabeto para os algarismos com valor superior a 9. Deste modo,
tem-se:
Base 2 - binrio - {0, 1};
Base 8 - octal - {0, 1, 2, 3, 4, 5, 6, 7};
Base 10 - decimal - {0, 1, 2, 3, 4, 5, 6, 7, 8, 9};
Base 16 - hexadecimal - {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F};
A converso de nmeros entre bases rege-se pelas seguintes regras:
Utilizando a expresso 1.i possvel passar qualquer nmero, em qualquer

base, para um nmero na base 10;
Para passar da base 10 para qualquer base, K, fazem-se divises sucessivas por
K at obter-se um quociente igual a zero. Os restos dessas divises sero os

algarismos do nmero na base K por ordem crescente;
Quando os nmeros a converter directamente para a base 2 so grandes, mais

simples a converso atravs de bases intermdias (8 ou 16), desde que uma
delas seja potncia inteira da outra:
o Se a base para a qual se pretende realizar a converso (K1) uma

potncia inteira de base original (K2), K1 = (K2)n, basta converter
isoladamente conjuntos de n algarismos da base original (K2) num
algarismo da base pretendida (K1). Um exemplo a converso da base
2 para a base 8, em que se formam conjuntos de 3 bits e se convertem
para a base 8;
o Se a base para a qual se pretende realizar a converso (K1) uma raiz

inteira de base original (K2), K1=(K2)1/n, basta converter isoladamente
cada algarismo da base original (K2) em n algarismos da base
pretendida (K1). Um exemplo a converso da base 16 para a base 2,
em que cada dgito da base 16 convertido para quatro bits na base 2;
Para alm das bases de numerao j mencionadas existem outros cdigos muito
utilizados, um exemplo o cdigo BCD. O cdigo BCD corresponde converso de cada
algarismo decimal (0 - 9) numa palavra binria a 4 bits, salvaguardando a ordem relativa dos
10
dgitos a que correspondem. O cdigo BCD um cdigo ponderado mas no um sistema de

numerao, dado que o sucessivo peso dos caracteres no serem todos potncias inteiras de 2.
Da direita para a esquerda, os pesos sucessivos em BCD so: 1, 2, 4, 8, 10, 20, 40, 80,
100...Deste modo no possvel utilizar a expresso (1.i) para passar um nmero em BCD
para base 10.
A adio de nmeros (base 2, 8, 10, 16) realizada tendo em conta que, quando a soma
de dois algarismos, duma base K, ultrapassa o maior algarismo permitido nessa base, o
resultado igual subtraco entre esse valor e o algarismo indicativo da base. E sempre que
isso acontece vai um para a soma dos prximos dois algarismos de peso imediatamente
superior. Daqui vem que para base 2, um mais um zero e vai um.
A subtraco de nmeros binrios realizada tendo em conta a seguinte expresso
[(
) ]
A B = A + 2n 1 B + 1 2n
(1.ii)
onde o termo
(2
1 B = C1B = B
(1.iii)
denomina-se de complemento restringido de B, ou complemento a 1s, e o termo
2 n B = C1B + 1 = C 2 B
(1.iv)
denomina-se de complemento verdadeiro. Em binrio usual implementar a subtraco de

nmeros obtendo-se o complemento verdadeiro do subtractivo por recurso ao complemento
restringido.
Quando se trabalha com nmeros relativos (nmeros positivos, negativos e zero)
utiliza-se o cdigo de complementos. Na tabela 1 apresenta-se a codificao em cdigo de
complementos de 4 bits. Neste cdigo:
Palavras de n bits codificam-se com 2n-1 nmeros positivos e 2n-1 nmeros

negativos (considerando o zero como positivo);
Os nmeros positivos, compreendidos entre {0 e 2n-1}, so codificados em

binrio natural, colocando-se a 0 o bit mais esquerda;
11
Os nmeros negativos, compreendidos entre {-1 e -2n-1}, so codificados no

complemento verdadeiro, ver equao (1.iv), do seu valor absoluto, o que
implica que o bit mais esquerda da palavra tome o valor 1.
Tabela 1
Nmero
relativo
7
6
5
4
3
2
1
0
-2
-3
-4
-5
-6
-7
-8
Cdigo de
complementos
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
1 1 1 1
1 1 1 0
1 1 0 1
1 1 0 0
1 0 1 1
1 0 1 0
1 0 0 1
1 0 0 0
Em cdigo de complementos, o bit mais esquerda denomina-se por bit de sinal,

tornando possvel atravs dele reconhecer directamente se o cdigo corresponde a uma
quantidade positiva ou negativa. Tem que se tomar em linha de conta o alcance do cdigo,
pois correspondente ao domnio de validade dos resultados do sistema. Assim, por exemplo,
numa soma ou subtraco de dois nmeros de 4 bits (em cdigo de complementos de 4 bits),
o resultado tem que estar situado entre +7 e -8, ver tabela 1. Se isto no acontecer ocorre o
que se denomina de overflow.
1.5 - Dispositivos combinatrios

1.5.1 - Somador de dois nmeros binrios
Na figura 2 apresenta-se o diagrama lgico do circuito integrado TTL 7483. Este
circuito permite adicionar dois nmeros binrios A e B de quatro bits mais o bit de transporte,
Cin. tambm possvel fazer a subtraco entre dois nmeros binrios com o integrado 7483,
com base na equao 1.ii, para tal basta: inverter o subtractivo (i.e. achar o complemento do
subtractivo, equao 1.iii), colocar o Cin no estado lgico 1 (i.e. somar uma unidade), e
desprezar o Cout (i.e. subtrair 2n).
12
a0
a1
a2
a3
Vcc C
out
b0
b1
b2
b3
S0
S1
S2
S3
7
4
8
3
Cin gnd
Figura 2 - Diagrama lgico do somador integrado TTL 7483.
O circuito da figura 2, alm dos dois pinos para alimentao, tem dezasseis terminais:
a0 a a3, so as quatro entradas correspondentes ao operando A;
b0 a b3, so as quatro entradas correspondentes ao operando B;
Cin, a entrada de transporte carry in;
Cout, a sada de transporte carry out;
S0 a S3, so as quatro sadas da soma.
1.5.2 - Descodificador BCD/7 segmentos

O cdigo BCD de 7 segmentos tem como objectivo a representao de caracteres
numricos (e alguns alfabticos) sobre mostradores displays. Os 7 segmentos so referidos
pelas letras minsculas (a, b, c, d, e, f, g), com a correspondncia apresentada na figura 3.
Na figura 5 apresenta-se o diagrama lgico do circuito integrado TTL 7447 que
permite comandar um display BCD/7 segmentos a partir de uma palavra de 4 bits.
a
f
e
d
Figura 3 - Disposio e referncia dos 7 segmentos de um display de caracteres hexadecimais.
13
Um display de 7 segmentos pode ser realizado tecnologicamente a dodos emissores

de luz (LEDS), lmpadas de filamento incandescente, ampolas de descarga gasosa, etc. No
que se refere forma de actuao do display, este pode ser do tipo active high, figura 4 a),
ou active low, figura 4 b).
+5V
+5V
+5V
R
a)
b)
Figura 4 - Forma de actuao dos sistemas digitais: a) activado a um (active high); b) activado a zero (active low).
A
B
C
D
Vcc
LT
BI/RB0
RBI
a
b
c
d
e
f
g
7
4
4
7
gnd
Figura 5 - Diagrama lgico do circuito integrado TTL 7447.
O circuito da figura 5, alm dos dois pinos para alimentao, tem catorze terminais:
a - g, so as sete sadas para os segmentos do display;
A a D, so as quatro entradas do sinal BCD;
LT, uma entrada que, quando activada, permite iluminar todos os segmentos com o
objectivo de testar o display;
RBI, uma entrada que, quando activada, promove a extino de todos os segmentos
do display, se o carcter BCD presente entrada for 0;
BI/RBO, um pino de acesso que pode ser utilizado, quer como entrada quer como
sada. Como sada, pe presente um 0 (active low) quando RBI est activo e o carcter
BCD presente na entrada corresponder a 0. Como entrada (active low), promove a
extino do display, seja qual for o carcter que esteja presente.
14
Na figura 6 mostra-se um exemplo da codificao do valor lgico das sadas funo da

entrada para o integrado 7447.
A
0
0
0
0
0
0
0
0
1
1
0
1
2
3
4
5
6
7
8
9
B
0
0
0
0
1
1
1
1
0
0
C D
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
0 0
0 1
a
0
1
0
0
1
0
1
0
0
0
b
0
0
0
0
0
1
1
0
0
0
c
0
0
1
0
0
0
0
0
0
0
d
0
1
0
0
1
0
0
1
0
1
e
0
1
0
1
1
1
0
1
0
1
f
0
1
1
1
0
0
0
1
0
0
g
1
1
0
0
0
0
0
1
0
0
Figura 6 - Tabela de verdade para a converso BCD-7 segmentos, do tipo active low.
1.5.3 - Comparador de nmeros de 4 bits

Um comparador de nmeros de n bits sintetizvel a partir de mdulos comparadores
de dois bits (do mesmo peso), com entradas resultantes da comparao de bits de maior peso e
sadas indicadoras do resultado. Na figura 7a) ilustra-se a estrutura genrica de um
comparador de dois bits. A estrutura deste mdulo traduz o facto de a comparao entre dois
nmeros comear pela comparao entre os algarismos de maior peso. S quando estes
algarismos forem idnticos a deciso ficar dependente da comparao dos algarismos de
peso inferior, de acordo com a tabela de verdade da figura 7 b).
An
Xn+1 Yn+1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
Bn
Xn+1
A>B
A>B
Xn
Yn+1
A<B
A<B
Yn
a)
A B Xn Yn
0 0 0
0
1 1 0
1
1 0 1
0
1 1 0
0
X X 0
1
X X 1
0
X X X X
b)
Figura 7 - a) Mdulo comparador de dois bits. b) Tabela de verdade simplificada.
Na figura 8 apresenta-se a interligao de quatro mdulos comparadores de dois bits

(figura 7 a)) para obteno de um comparador de dois nmeros de quatro bits.
15
B 3 A3
0
0
B2 A2
B1 A1
B 0 A0
X3
X2
X1
Y3
Y2
Y1
X0 (A>B)
Y0 (A<B)
Figura 8 - Comparador de nmeros de quatro bits sintetizado por iterao a partir do mdulo da figura 7 a).
Na figura 9 apresenta-se o diagrama lgico do circuito integrado TTL 7485. Este circuito
permite comparar dois nmeros binrios A e B de quatro bits.
A0 a A3, so as quatro entradas correspondentes aos bits da palavra A;
B0 a B3, so as quatro entradas correspondentes aos bits da palavra B;
A>B, A=B, A<B, so as trs entradas correspondentes ao resultado da comparao de

bits de peso superior;
A>B, A=B, A<B, so as trs sadas correspondentes ao resultado da comparao.

A0
A1
A2
A3
B0
B1
B2
B3
Vcc
7
4 A>B
8
5 A=B
A<B
A>B
A=B
A<B gnd
Figura 9 - Circuito integrado TTL 7485, comparador de dois nmeros de quatro bits.
O circuito da figura 9 tem trs entradas (de comparao) e trs sadas (resultado da
comparao) para permitir expanso iterativa. Uma das entradas (e uma das sadas)
redundante dado ser exclusivas as trs condies a que correspondem.
16
1.5.4 - Multiplexer
A aco de multiplexagem muito importante em lgica combinatria: consiste em
comutar uma de n entradas possveis para uma sada, por aco de uma palavra de controlo
que determina qual das entradas seleccionada.
Na figura 10 apresenta-se o smbolo lgico de um multiplexer de quatro entradas (0, 1,
2, 3), uma sada Y, com sinais de seleco S0 e S1, e um sinal de inibio E. Consoante o
valor lgico presente nas entradas de seleco, assim presente na sada o valor
correspondente ao nmero da entrada seleccionada, se houver sinal de inibio.
Dos multiplexers integrados que se encontram no mercado, salientam-se os da famlia
TTL: 74150 (16 para 1), 74151 (8 para 1), 74153 (duplo 4 para 1) e 74157 (qudruplo 2 para
1).
0
1
2
3
E
S1 S0
Figura 10 - Smbolo lgico de uma multiplexer de quatro entradas.
Os multiplexers prestam-se, alm de outras aplicaes, para sintetizar funes lgicas

com uma economia de invlucros envolvidos. Qualquer funo lgica de quatro variveis
pode implementada por um nico multiplexer de dezasseis entradas, ou em conjunto com
outra lgica combinatria, a partir de um multiplexers de 8, 4 ou 2 entradas.
O alcance dos mdulos de multiplexagem pode ser ampliada, isto , possvel
duplicar sucessivamente o nmero de entradas. Como exemplo, possvel formar um
multiplexer de 16 entradas a partir de 5 multiplexers de quatro entradas.
1.5.5 - Demultiplexer - Descodificador

O circuito demultiplexer realiza a operao inversa do multiplexer: comuta para uma
de n sadas possveis, o sinal presente na nica entrada D, figura 11. A sada seleccionada
determinada por uma palavra de controlo.
17
O demultiplexer pode tambm ser encarado como um descodificador binrio tomando

a entrada D (dados) com um sinal de inibio adicional, e as entradas de seleco como
entradas binrias dum descodificador. Um descodificador realiza, normalmente em sistema
digitais, a aco de seleco e endereamento de dispositivos. A partir de n sadas e uma
palavra de controlo, descodifica o nmero binrio da palavra de controlo, activando a sada
numrica correspondente ao nmero binrio presente na entrada de controlo, ou seja,
selecciona uma das sadas dependendo da combinao binria presente na entrada. Isto
mesmo apresentado na tabela de verdade dum descodificador de quatro sadas, do tipo
active low, figura 1.12.
E
0
0
0
0
1
0
1
2
3
D
E
S1
0
0
1
1
X
S2
0
1
0
1
X
0
0
1
1
1
1
1
1
0
1
1
1
2
1
1
0
1
1
3
1
1
1
0
1
S1 S0
Figura 11 - Smbolo lgico de uma demultiplexer de quatro
Figura 12 - Tabela de verdade de um descodificador de
sadas.
quatro sadas.

circuito tem dois descodificadores de quatro sadas cada.
Vcc
A0
A1
EN
A0
A1
0
1
2
3
0
1
2
3
7
4
1
3
9
EN
gnd
O circuito da figura 1.13, alm dos dois pinos para alimentao, tem catorze terminais:
A0 e A1, so as entradas de controlo da palavra binria;
18
EN, a entrada de inibio;
0 a 3, so as quatro sadas.
Nos demultiplexers, tal como nos multiplexers, tambm possvel ampliar o alcance
dos mdulos, por duplicao sucessiva do nmero de sadas. Como exemplo, possvel
formar um demultiplexer de 16 sadas a partir de 5 demultiplexers de quatro sadas.
1.5.6 - Codificador com prioridade - Priority Encoder

Este circuito tem como objectivo codificar em binrio n entradas a que se atribui
correspondncia numrica. Para desfazer as ambiguidades devidas actividade simultnea de
vrias entradas, o circuito d prioridade entrada que corresponde ao valor numrico mais
elevado. A principal aplicao dos codificadores a obteno de um cdigo a partir de um
teclado.
0
1
2
3
GS
S0
S1
3
0
0
0
0
1
a)
2 1 0
0 0 0
0 0 1
0 1 X
1 X X
X X X
S0
0
0
0
1
1
S1
0
0
1
0
1
GS
0
1
1
1
1
b)
Figura 14 - a) Smbolo lgico de um comparador 4 - 2. b) Tabela de verdade simplificada do circuito da figura 14 a).
Na figura 14a) apresenta-se o smbolo lgico de um codificador de quatro entradas

(numeradas de 0 a 3) para duas sadas (S0 e S1). Na figura 14b) apresenta-se a tabela de
verdade simplificada considerando a prioridade atribuda s entradas segundo a ordem
crescente da sua significncia numrica. O sinal de sada GS (Group Select) serve para avisar
os circuitos colocados a jusante do codificador que o cdigo presente sada vlido, isto ,
que alguma das entradas est activada.
circuito um codificador com prioridade de oito entradas e trs sadas.
0 a 7, so as oito entradas;
Ei, uma entrada de inibio;
E0, uma sada de inibio;
19
A0 a A2, so os quatro sinais de sada;
GS, o sinal de sada de Group Select.
Nos codificadores, tal como nos multiplexers e demultiplexers, tambm possvel ampliar
o alcance por sucessivas potncias inteiras de dois. Como exemplo, possvel formar um
codificador de oito entradas (8 x 3) realizado a partir de dois codificadores de quatro entradas
(4 x 2). A existncia de sinais Ei e E0 permite uma drstica simplificao da concatenao
destes mdulos para sntese de codificadores com prioridade com maior nmero de entradas.
Vcc
0
1
2
3
4
5
6
7
7
4
1
4
8
Ei
gnd
A0
A1
A2
GS
E0
20
2 - ANLISE SEQUNCIAL
A diferena fundamental dos circuitos sequenciais em relao aos circuitos
combinatrios que o valor das sadas, num dado momento, no depender exclusivamente
dos valores aplicados nas entradas nesse instante mas, tambm, dos valores que estavam
presentes anteriormente. Pode acontecer, portanto, que para iguais valores nas entradas se
obtenham estados distintos nas sadas, em momentos diferentes.
Tal comportamento, descrito anteriormente, pressupe a existncia de memria, que
guarde informao dos acontecimentos passados. Os circuitos de memria so sintetizados a
partir de clulas de memria unitrias, referidas como circuitos biestveis ou flip-flops.
2.1 Flip-flop
Um flip-flop permite memorizar um bit de informao, dado que pode tomar em
permanncia um de dois estados possveis, entendo como estado o valor lgico presente na
sada.
Uma vez que o estudo das clulas de memria do tipo de nvel (latch) e do tipo disparo
na transio ou flanco (edge-triggered) j foi realizado anteriormente, neste captulo so
relembradas as tabelas de verdade e smbolos lgicos dos flip-flops mais importantes para a
sntese de circuitos sequenciais.
2.1.1 - Flip-flop set-reset (S-R latch)

A clula de memria elementar o flip-flop set-reset (S-R) do tipo latch, ou de disparo
por nvel de tenso do sinal de entrada, a partir do qual todos os outros podem ser
sintetizveis. Na figura 16a) apresenta-se o smbolo lgico de um flip-flop S-R. O flip flop SR sensvel a dois sinais de entrada: S (set) para impor o estado 1, R (reset) para repor o
estado 0. Tem disponveis duas sadas: uma sada Q, cujo valor lgico define o estado do flipflop, e uma sada Q (complementar de Q). De acordo com a tabela de transio de estados da
figura 16b) este flip-flop:
Toma o valor lgico 1, quando S=1 e R=0;
Toma o valor lgico 0, quando S=0 e R=1;
21
Mantm o estado anterior enquanto S=0 e R=0, Q* o estado memorizado,

tambm denominado de estado anterior;
A definio no estabelece regras de comportamento para o caso da activao

simultnea de S e R (S=1 e R=1). No entanto, na prtica pode ser
implementado um flip-flop do tipo S-R set override reset (set tem prioridade)
ou vice-versa.
Na figura 16c) apresenta-se o diagrama temporal da evoluo do estado de sada, Q, funo

do valor lgico das entrada, S e R.
S
0
0
1
0
1
R
0
0
0
1
1
Q*
0
1
X
X
X
Q
0
1
1
0
-
S
R
Q
a)
b)
c)
Figura 16 - a) Smbolo lgico do flip-flop tipo S-R do tipo latch, active high. b) Tabela de transio de estados. c) Diagrama
temporal de Q em funo de S e R.
2.1.2 - Flip-flop D edge-triggered

Na figura 17a) apresenta-se o smbolo lgico de um flip-flop do tipo D edgetriggered sensvel transio ascendente do sinal de relgio, ou clock (CLK). De acordo
com a tabela de transio de estados da figura 17b) este flip-flop transfere o valor lgico
presente na entrada D para a sada Q no instante da transio ascendente do sinal de clock,
mantendo-o memorizado (Q*) at que ocorra outra situao ascendente do clock. Na figura
17c) apresenta-se o diagrama temporal da evoluo do estado de sada, Q, funo do valor
lgico da entrada, D.
22
Q
Q
Q*
0
0
1
1
Q
0
1
0
1
D
0
1
0
1
CLK
D
Q
a)
b)
c)
Figura 17 - a) Smbolo lgico do flip-flop tipo D edge-triggered sensvel ao flanco ascendente. b) Tabela de transio de
estados. c) Diagrama temporal de Q em funo de D e CLK.

circuito tem dois flip-flops do tipo D edge-triggered de transio por flanco ascendente.
D, a entrada de sinal;
Q, a sada;
Q , a sada negada, complementar de Q;
CP, a entrada de CLK;
SD, uma entrada que quando activada pe a sada ao nvel lgico 1 (Set);
CD, uma entrada que quando activada coloca a sada com o nvel lgico 0, (Clear).
D0
CP0
SD0
CD0
D1
CP1
SD1
CD1
Vcc
Q0
7
4
7
4
Q0
Q1
Q1
gnd
2.1.3 - Flip-flop J-K edge-triggered

Na figura 19a) apresenta-se o smbolo lgico de um flip-flop do tipo J-K edgetriggered sensvel transio ascendente do clock. De acordo com a tabela de transio de
23
estados da figura 19b) este flip-flop, na transio ascendente de clock toma em considerao
os valores nesse instante presentes na sada Q de tal modo que, se estiver 0 na sada, ento
sensvel entrada J e coloca em Q o que estiver em J. Se estiver 1 na sada, ento sensvel
entrada K e coloca em Q o complemento de K. Quando ambas as entradas estiverem ao valor
lgico 1, a sada Q inverte de estado a todas as transies ascendentes do clock Na figura 19c)
apresenta-se o diagrama temporal da evoluo do estado de sada, Q, funo do valor lgico
das entradas, J e K.
circuito tem dois flip-flops do tipo J-K edge-triggered de transio por flanco descendente.
J e K, so as entradas de sinal;
Q, a sada;
Q , a sada negada, complementar de Q;
CP, a entrada de CLK;
CD, uma entrada que quando activada coloca a sada com o nvel lgico 0, (Clear).
J
Q*
0
0
1
1
Q
0
1
0
1
a)
J
0
1
X
X
K
X
X
1
0
b)
CLK
J
K
Q
c)
Figura 19 - a) Smbolo lgico do flip-flop tipo J-K edge-triggered sensvel ao flanco ascendente. b) Tabela de transio de
estados. d) Diagrama temporal de Q em funo de J-K e CLK.
24
J0
CP0
K0
CD0
J1
CP1
KD1
CD1
Vcc
Q0
7
4
7
3
Q0
Q1
Q1
gnd
Figura 1.20 - Diagrama lgico do circuito integrado TTL 7473.
Em alguns circuitos, como se ver mais tarde, em que a dinmica da transio no

fundamental, so utilizados flip-flops D do tipo latch. Um flip-flop do tipo D latch, difere do
edge-triggered, pelo facto da sada Q ser transparente entrada D enquanto um sinal de
inibio estiver a um, e manter a memria do ltimo valor assumido enquanto o sinal de
inibio estiver a zero.
2.1.4 - Flip-flop T edge-triggered

Na figura 1.21 a) apresenta-se o smbolo lgico de um flip-flop do tipo T edgetriggered sensvel transio ascendente do clock. De acordo com a tabela de transio de
estados da figura 1.21 b) este flip-flop, sempre que T estiver com o valor lgico 1 inverte o
estado da sada Q a cada transio ascendente do clock, com T no valor lgico 0, permanece
no estado anterior. Na figura 1.21 c) apresenta-se o diagrama temporal da evoluo do estado
de sada, Q, funo do valor lgico da entrada T.
Q
Q
Q*
0
0
1
1
Q
0
1
0
1
T
0
1
1
0
CLK
T
Q
a)
b)
c)
Figura 1.21 - a) Smbolo lgico do flip-flop tipo T edge-triggered sensvel ao flanco ascendente. b) Tabela de transio de
estados. c) Diagrama temporal de Q em funo de T e CLK.
25
Na implementao prtica do flip-flop do tipo T aproveita-se o facto de o seu

funcionamento ser igual ao do flip-flop J-K com as entradas ligadas (igual sinal lgico nas
duas).
2.1.5 - Sntese de Flip-Flop

A partir do conhecimento das tabelas de verdade dos flip-flop possvel sintetizar
cada um deles a partir de um outro. Assim possvel com base no flip-flop do tipo D, o mais
comum, sintetizar os flip-flop J-K, e T, ou vice-versa. A tcnica de sntese de flip-flop muito
til, pois permite a construo de um qualquer tipo de clula de memria, com as
caractersticas que melhor funcionam para um dado problema que existe na prtica, partindo
de dispositivos j existentes.
A obteno de um flip-flop a partir de um outro pode iniciar-se com a comparao das
tabelas de verdade dos dois para a mesma sada Q, em seguida constri-se a funo booleana
(por exemplo, utilizando um mapa de Karnaugh) do flip-flop que existe com base na sada Q*
e nas variveis de entradas do flip-flop que se quer obter.
Na figura 1.22 apresenta-se a sntese de um flip-flop J-K a partir de um flip-flop D.
Q*
0
0
0
0
1
1
1
1
J
0
0
1
1
0
0
1
1
K
0
1
0
1
0
1
0
1
Q
0
0
1
1
1
0
1
0
D
0
0
1
1
1
0
1
0
D = J .Q * + K .Q *
Q
Q
Figura 1.22 - Sntese de um flip-flop J-K a partir de um flip-flop D, por comparao entre a tabela de verdade de cada um.
26
2.2 - Contadores
Um contador um circuito sequencial de aplicao geral, cujas sadas representam
num determinado cdigo o nmero de impulsos que se aplicam entrada. constitudo por
vrios flip-flop ligados entre si, de maneira a que as suas sadas mudem de estado, quando se
aplicam impulsos na entrada.
Os contadores dividem-se em sncronos e assncronos. Os primeiros so aqueles em
que o impulso de relgio aplicado simultaneamente a todos os flip-flop e, portanto, as suas
sadas variam ao mesmo tempo. Nos contadores assncronos, o sinal de relgio aplica-se
entrada do primeiro flip-flop, a sada deste entrada do prximo e assim sucessivamente. O
tempo de propagao deste tipo de contadores superior ao dos contadores sncronos.
Os contadores podem ser binrios e decimais (contadores de dcadas), assim o nmero
de estados possveis nas sadas seja mltiplo de 2 ou de 10. Os contadores binrios constituem
importantes mdulos para sntese de sistemas lgicos sequenciais. Outro tipo de contadores
pode ser referenciado atravs do seu mdulo. Assim, um contador cujos nmeros de estado
nas sadas sejam seis (0, 1, 2, 3, 4, 5) ser um contador de mdulo seis.
Dependendo da forma de operao, os contadores podem ser ascendentes, se a
contagem aumenta em cada impulso, descendentes, se a contagem diminui ou, ascendentes e
descendentes, tambm, denominados de reversveis (up-down counters).
2.2.1 - Contadores assncronos

Na figura 23 apresenta-se um contador assncrono progressivo constitudo a partir de
flip-flop do tipo T.
1
CLK
B
Q
Q
C
Q
QA
Q
QB
QC
Figura 23 - Contador assncrono progressivo de mdulo 8 a partir de flip-flop do tipo T.
O contador da figura 1.23 diz-se assncrono porque a transio de estados dos

diferentes flip-flop no sncrona com o sinal do CLK. Apresenta-se atrasada de um tempo
27
igual soma dos tempos de transio dos flip-flop antecedentes. Este facto acarreta, nalguns
casos (sistemas em que a velocidade de leitura das contagens rpida), inconveniente, pelo
que a tcnica assncrona pouco utilizada. No contador progressivo da figura 23 o bit de um
dado peso s muda de estado aps os bits de peso inferior terem tomado simultaneamente o
valor 1, conforme se mostra na figura 24.
C
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
Figura 24 - Evoluo dos estados em contagem crescente do contador da figura 23.
Na figura 25 apresenta-se um contador assncrono regressivo constitudo a partir de

flip-flop do tipo T sensveis transio descendente do CLK.
1
CLK
B
Q
Q
C
Q
QB
QA
QC
Figura 25 - Contador assncrono regressivo de mdulo 8 a partir de flip-flop do tipo T.
No contador regressivo da figura 25 o bit de um dado peso s muda de estado aps os

bits de peso inferior terem tomado simultaneamente o valor 0, conforme se mostra na figura
26.
C
1
1
1
1
0
0
0
0
B
1
1
0
0
1
1
0
0
A
1
0
1
0
1
0
1
0
Figura 26 - Evoluo dos estados em contagem decrescente do contador da figura 25.
28
Em resumo, pode dizer-se que:
Na contagem progressiva, cada flip-flop transita de estado no instante

correspondente transio descendente dos flip-flop anteriores;
Na contagem regressiva, cada flip-flop transita de estado no instante

correspondente transio ascendente dos flip-flop anteriores;
2.2.2 - Contadores sncronos

2.2.2.1 - Introduo
Nos contadores sncronos todas as entradas de CLK dos flip-flop so ligadas entre si
garantindo simultaneidade nas mudanas de estado. A estrutura dos contadores sncronos
completos (i.e. que contem todos os estados binrios possveis pelo seu nmero de bits)
pode ser feita por inspeco da tabela de verdade correspondente garantindo, por recurso
lgica combinatria as condies de transio apropriadas.
Na figura 27 apresenta-se um contador sncrono regressivo de mdulo 16, construdo a
partir de flip-flop do tipo T, sensveis transio ascendente do CLK. Da tabela de verdade,
figura 26, infere-se que:
TA = 1;
TB = Q A ;
TC = Q A .Q B ;
A
CLK
CLEAR
Q
CLR
Q
CLR
Q
CLR
QA
QB
QC
Figura 27 - Contador sncrono regressivo de mdulo 8 a partir de flip-flop do tipo T.
29
A entrada CLEAR, nos flip-flop do contador da figura 27, permite em qualquer

instante, levar o contador ao estado 0000.
Na figura 28 apresenta-se um contador sncrono reversvel progressivo/regressivo
(UP/DOWN) de mdulo 8, construdo a partir de flip-flop do tipo T. Este contador pode
contar em ambos os sentidos. Possui uma estrutura anloga dos apresentados anteriormente,
a diferena reside na existncia de um circuito lgico de comando que em funo do tipo de
contagem (UP/DOWN) escolhida, encaminha para as entradas dos flip-flop de peso superior
as sadas Q ou Q , conforme se pretenda uma contagem crescente ou decrescente.
A
CLK
CLEAR
UP/DOWN
Q
CLR
Q
CLR
Q
CLR
QB
QA
QC
Figura 28 - Contador sncrono reversvel de mdulo 8 a partir de flip-flop do tipo T.
No contador da figura 28, o circuito lgico dentro do rectngulo a tracejado no mais

nem menos do que um multiplexer 2 para 1.
2.2.2.2 - Projecto de contadores sncronos

O projecto de contadores sncronos permite, alm de sintetizar as contagens mais
simples, apresentadas nas seces anteriores, quaisquer contagens desde que se conhea a
tabela de transio de estados dos flip-flops utilizados.
Qualquer circuito sequencial sncrono pode ser representado pelo modelo da figura
29a). Onde:
Rg, registo que corresponde a uma fila de p flip-flop edge-triggered;
En, corresponde ao vector de entrada;
Xn, corresponde ao estado presente das sadas Q de cada flip-flop constituintes

do registo Rg aps a ocorrncia de cada sinal de CLK;
30
Xn+1, corresponde ao estado seguinte, das sadas Q, para o qual o sistema

evolui quando ocorrer a prxima transio de CLK, relacionado por um
conjunto de funes booleanas com Xn e En;
Sn, corresponde ao vector de sada, relacionado por um conjunto de funes

booleanas com Xn e En;
A relao entre estas grandezas pode ser descrita por uma tabela de verdade de estado
seguinte e sada, funo de estado presente e entrada, conforme se exemplifica na
figura 29b).
En
CLK
Sn
Circuito
Combinatrio
Rg Xn
Xn+1
p
a)
Xn
Xp
En
...
X0
Em
Xn+1
...
E0
Xp
Sn
...
X0
Sn
...
S0
b)
Figura 29 - a) Modelo geral da mquina sncrona. b) Tabela de Xn+1 e Sn funo de Xn e Sn.
Como exemplo de projecto de contadores sncronos, projecta-se de seguida um

contador sncrono de mdulo 6 a partir de flip-flop do tipo D e lgica combinatria. O
circuito ter seis estados que podem identificar-se com as sadas. Conforme apresentado
anteriormente, a respectiva tabela de estados e sadas est a apresentada na figura 30.
Xn
Xn+1
Sn
X2
X1
X0
X2
X1
X0
S2
S1
S0
Figura 30 - Tabela de sequncia de estados e sadas.
31
Como se pretende implementar o circuito combinatrio com portas lgicas, deve

adoptar-se um processo sistemtico de clculo que tome em considerao o tipo dos flip-flop
usados no registo. O mtodo, utilizado, envolve tabelas de transio de estados dos flip-flop
edge-triggered usados, mapas de Karnaugh para simplificao do circuito combinatrio e a
representao da evoluo dos estados do sistema ao longo dos sucessivos CLK, conforme se
indica na figura 31, de acordo com:
Os estados so representados por rectngulos, atribuindo a cada um uma mnemnica

(nmero decimal, letra ou abreviatura de palavra) que fica situado esquerda do
rectngulo;
A cada estado atribudo um cdigo binrio, em que cada bit traduz o estado de cada
um dos flip-flop do registo. Este cdigo indicado dentro dos rectngulos;
Para definir o nmero de bits do cdigo a atribuir aos estados, ter que se tomar em
considerao o nmero de estados total da mquina.
Deste modo, a partir do mapa da evoluo dos estados do sistema, figura 31 a),
preenche-se o mapa de atribuio de estados, figura 31 b). Com base nestes mapas e na tabela
de transio de estados do flip-flop do tipo D, figura 17 b), preenchem-se os mapas de
Karnaugh para as entradas D0, D1 e D2, figura 31 c), que referem as trs funes booleanas
D0, D1 e D2 correspondentes s entradas D dos trs flip-flop do registo.
x0
x2 x1 x0
0 000
x2
0 2 3 1
4
5
x1
1 001
b)
2 010
3 011
x0
4 100
5 101
a)
x2
1 1 0 0
1
0
x0
0 1 0 1
0
0
x2
x1
D0=x0
x1
D1=x0.x1+x0.x1.x2
x0
x2
0 0 1 0
1
0
x1
D2=x0.x1+x0.x2
c)
Figura 31 - a) Mapa da evoluo dos estados do sistema; b) Mapa de atribuio de estados; c) Mapas de Karnaugh para as
entradas D0, D1 e D2.
32
O raciocnio subjacente ao preenchimento dos mapas de Karnaugh tem em conta o valor

que necessrio ter presente nas entradas D, em cada estado, para quando da transio
ascendente do CLK, o estado das sadas transitar para a situao seguinte. As condies (110)
e (111), possveis com trs bits, no so estados possveis neste contador, e constituem
condies de dont-care indicadas no mapa de Karnaugh. Podem eventualmente ocorrer no
momento da ligao da alimentao ao circuito mas, ao fim de alguns CLK, devem convergir
para as configuraes definidas no projecto.
O critrio na simplificao dos mapas consiste em aproveitar as configuraes dont-care
para a melhor simplificao do circuito, confirmando-se posteriormente a convergncia para
os estados desejveis (possveis) deste circuito.
Neste caso, para as simplificaes usadas nos mapas de Karnaugh, se o circuito
arrancar num dos dois estados impossveis, a contagem converge para a contagem projectada:
Se o contador arrancar do estado (110), transita para (111) aps um CLK e para (001)
aps o segundo CLK;
Se o contador arranca do estado (111), transita para (001) aps um CLK.

A figura 32 mostra o esquema lgico do contador projectado com o registo e o circuito
combinatrio associado.
1
Q
Q
2
CLK
S0
S1
S2
Figura 32 - Esquema lgico de um contador sncrono de mdulo 6 a partir de flip-flop do tipo D.
33
2.2.2.3 - Contadores sncronos integrados

Da famlia lgica TTL existem disponveis, hoje em dia, diversas verses de circuitos
contadores de 4 e mais bits, envolvendo vrios sinais de controlo. A diferena fundamental
entre estes circuitos traduz-se nas variantes de sinais de controlo e no mdulo de contagem. A
ttulo de exemplo, na figura 1.33 apresenta-se a configurao dos pinos do contador sncrono
binrio (4 bits) reversvel Up-Down, TTL 74193. Este circuito dispe das seguintes entradas e
sadas de sinal:
Duas entradas de CLK, uma de contagem crescente (CU), e outra de contagem

decrescente (CD);
Duas entradas de controlo assncronas, existe uma que carrega nos flip-flops os
valores presentes nas entradas (load), do tipo active low, outra que conduz todos
os flip-flops ao estado 0 (clear);
Quatro entradas de informao A, B, C, D;
Duas sadas de controlo do tipo active low: (carry) que passa do estado 1 para o
estado 0 na transio das sadas do contador de 1111 para 0000, voltando de
seguida ao estado 1, na situao de contagem crescente; (borrow) sada que
passa do estado 1 para o estado 0 na transio das sadas do contador de 0000
para 1111, voltando de seguida ao estado 1, na situao de contagem
decrescente;
Quatro sadas de informao QA, QB, QC, QD correspondentes ao estado do

contador.
Figura 1.33 Descrio dos pinos do contador TTL 74193.
34
2.3 - Registos deslizantes

2.3.1 - Princpio de funcionamento
Os registos de deslocamento - Shift-register - so, da mesma forma que os
contadores, circuitos sequenciais de aplicao geral, constitudos por uma srie de flipflops, do tipo D, ligados em cascata. Da mesma maneira que cada flip-flop pode
armazenar um bit, os registos podem armazenar uma palavra binria, formada por tantos
bits quantos os flip-flop que os constituam. Os registos podem classificar-se da seguinte
maneira:
Entrada em srie, sada em srie;
Entrada em paralelo, sada em paralelo;
Entrada em srie, sada em paralelo;
Entrada paralelo, sada em srie.

Existem tambm registos onde a informao pode deslizar nos dois sentidos; so os
registos bidireccionais.
Na figura 34 apresenta-se a estrutura mais simples de um registo deslizante de 4 bits,
com entrada em srie e sada em paralelo. A designao de registo deslizante advm do
facto de a informao presente na entrada DA deslizar sucessivamente para QA, QB, QC e
QD ao ritmo das transies ascendentes do CLK, ficando presente nas quatro sadas ao fim
de 4 CLK.
B
Q
D
D
C
Q
CLK
QA
QB
QC
Figura 34 - Ligao de quatro flip-flop D edge-triggered como registo deslizante.
35
QD
O ligeiro atraso entre a transio de CLK e a mudana eventual de estado de um flipflop, garante que qualquer flip-flop tomar, quando da transio ascendente de CLK, o estado
anterior do flip-flop que se encontra sua esquerda.
Alm de poderem armazenar dados, os registos deslizantes tm como aplicao
principal a converso de informao paralelo-srie e vice-versa para a transferncia de dados
entre sistemas distintos. A informao transmitida em paralelo quando o cdigo a n bits fica
presente em simultneo sobre n linhas distintas. A informao transmitida em srie quando
os vrios bits de uma palavra so transmitidos em sequncia temporal atravs de uma nica
linha, com significncia controlada por um sinal separado de referncia temporal (CLK).
Na figura 35 apresenta-se a estrutura simplificada de um sistema, baseado em registos
deslizantes, que transmite a informao presente em paralelo dum sistema A (a0, a1, a2, a3),
para um sistema B (b0, b1, b2, b3), onde a informao tambm deve ficar presente em paralelo.
A maneira mais comum de transmitir esta informao utilizar um emissor que converte a
informao paralelo em srie e a transmite para um receptor que converte a informao de
srie para paralelo.
a0
a2
a1
0
1
Q
A
0
1
a3
0
1
Q
D
B
Q
0
1
CLK
Load
Emissor
Q
A
Q
B
Q
C
Q
D
Receptor
b0
b1
b2
b3
Figura 35 - Circuito para converso de informao paralelo-srie para srie-paralelo, utilizando registos deslizantes.
36
Como exemplo de funcionamento do circuito da figura 35 apresenta-se na figura 36 a

transmisso da palavra (1101) do sistema A para o sistema B.
Emissor
Receptor
Sadas
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
Load
CLK 1
CLK 2
CLK 3
CLK 4
Figura 36 - Tabela de transmisso da palavra (1101) no circuito da figura 35.
A transmisso da palavra (1101) de A para B inicia-se pelo carregamento (Load) da

palavra no emissor (Load toma o valor 0 e um CLK ascendente). De seguida o sinal Load
toma o valor 1, e por cada CLK ascendente os bits da palavra presentes na sada do
receptor deslizam sucessivamente pelos 8 flip-flop at a palavra completa ficar presente na
sada do receptor.
2.3.2 - Registos deslizantes integrados

Da famlia lgica TTL existem disponveis, hoje em dia, diversas verses de circuitos
registos deslizantes de 4 e 8 bits, envolvendo vrios sinais de controlo. A ttulo de exemplo,
na figura 37 apresenta-se a configurao dos pinos do registo deslizante bidireccional (i.e.
pode deslocar a informao em dois sentidos) de 4 bits, TTL 74194. Genericamente, um
registo com entrada em paralelo, sada em paralelo um conjunto de flip-flops formado por
tantos dispositivos como os bits que se desejam armazenar, com uma entrada de relgio e
outra de limpeza comum a todos eles e com entradas e sadas de dados separadas.
37
Figura 37 Descrio dos pinos do registo deslizante TTL 74194.
O circuito TTL 74194 dispe das seguintes entradas e sadas de sinal:
Quatro entradas de dados em paralelo, D0 a D3;
Duas entradas de controlo, S0 e S1;
Duas entradas srie para deslocamento direita (DSR) e para deslocamento

esquerda (DSL);
Uma entrada para o sinal de CLK;
Uma entrada para levar as sadas a zero, MR (do tipo active low);
Quatro sadas de informao em paralelo Q0 a Q3 correspondentes ao estado dos

flip-flops.
Na figura 38 apresenta-se uma tabela com o funcionamento do circuito TTL 74194

consoante o sinal presente nas entradas de controlo.
S1 S0
Tipo de operao
Inibio dos impulsos de deslocamento
Deslocamento para direita (Q0 para Q3)
Deslocamento para esquerda (Q3 para Q0)
Carregamento da informao presente nas entradas D0 a D3 para Q0 a Q3

Figura 37 Modos de funcionamento do registo deslizante TTL 74194.
2.4 - ROM e PLA

O conceito de ROM (Read Only Memory) muito importante em tcnicas digitais, no
entanto. As ROM podem ser encaradas como matrizes de dodos a partir das quais se podem
realizar todas as funes booleanas.
38
2.4.1 - Matrizes de dodos

As portas lgicas a dodos so dispositivos com n entradas e uma sada, envolvendo
dodos e transstores em comportamento binrio, e que realizam operaes lgicas numa
correspondncia entre a gama de tenso e o valor lgico, de acordo com o que se mostra na
figura 38.
5V
Gama de tenses
correspondente
ao valor lgico 1
2,5V
Gama proibida
Gama de tenses
correspondente
ao valor lgico 0
0,8V
0V
Figura 38 Tabela de valores de tenses e correspondentes valores lgicos.
Na figura 39 apresentam-se as malhas, simplificados, usadas para realizao das

funes booleanas elementares, a partir das quais se podem realizar todas as outras.
+5V
+5V
S=A.B
Rc
S=A+B
Rb
R
S=A
B
a)
b)
c)
Figura 39 Malha a dodos e transstor da funo booleana: a) AND; b) OR; c) NOT.
As malhas lgicas AND e OR podem ser concatenadas entre si, realizando malhas
mais complexas, figura 40a). Estas malhas mais complexas podem tomar a topologia de uma
matriz, figura 40b), que por sua vez pode ainda representar-se, abreviadamente, como mostra
a figura 40c).
39
+5V
+5V
+5V
R1
R1
R2
R1
+5V
R2
S
C
D
R3
R2
S
R3
a)
S
R3
b)
c)
Figura 40 Representaes equivalentes de uma malha a dodos que realiza a funo S=A.B+C.D.
Com matrizes de dodos podem realizar-se todas as funes booleanas, desde que se
disponha entrada das variveis e respectivos complementos. As matrizes a dodos podem
tambm ser encaradas como estruturas ROM (Read Only Memory). Entende-se uma ROM
como um sistema que armazena informao binria em palavras de n bits, capazes de serem
lidas (i.e. ficarem presentes sada) quando adequadamente endereadas.
Neste contexto o endereo de uma palavra a configurao tomada pelas variveis de
entrada e palavra endereada a correspondente configurao sada.
2.4.2 - Sntese de estruturas ROM e PLA

Uma ROM m*n um circuito combinatrio que pode ser encarado de duas maneiras:
como um dispositivo que contm m palavras endereveis de n bits cada, ou como um sistema
gerador de n funes booleanas de log2m variveis independentes.
Na figura 41 representa-se a implementao de quatro funes de trs variveis cada
com base numa ROM. Numa perspectiva de anlise tem interesse distinguir na sua estrutura
duas matrizes:
Matriz AND ou descodificadora de endereos;
Matriz OR ou matriz programvel.
40
Constata-se, da implementao da figura 41, que a ROM, na perspectiva de gerador de

funes, constituda tem uma estrutura extremamente redundante na generalidade dos casos.
Ou seja, tanto as dimenses da matriz AND como da matriz OR podem ser drasticamente
reduzidas, se houver o cuidado de simplificar as expresses AND-OR de cada uma das
funes a gerar. Neste caso, obtm-se uma estrutura mais simples constituda por uma matriz
AND que se limita a gerar os termos AND necessrios expresso simplificada de cada
funo e uma matriz OR que sintetiza as funes a partir das sadas da matriz AND. Uma
estrutura desta natureza denomina-se PLA (Programmable Logic Array).
0
1
2
3
4
5
6
7
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
A0
0
1
0
1
0
1
0
1
D0
1
0
1
0
1
0
0
0
D1 D2
0 1
0 0
1 0
0 0
1 1
1 0
0 0
0 0
D3
1
0
1
0
0
1
0
0
+5V
b)
A0
A1
A2
0 1 2 3 4 5 6 7
D0
D1
D2
D3
D0=A0A1A2+A0A1A2+A0A1A2
D2=A0A1A2+A0A1A2
a)
A0
A1
A2
ROM
8x4
D0
D1
D2
D3
A0
A1
A2
Matriz AND
Descodificadora
0 1 2 34 5 6 7
c)
Matriz OR
Programvel
d)
D0
D1
D2
D3
Figura 41 Implementao de quatro funes com base numa ROM: a) Tabela de verdade e expresses AND-OR no
simplificadas; b) Estrutura da ROM (matriz AND e OR); c) Estrutura interna da ROM; d) Smbolo grfico.
41
A diferena fundamental de uma PLA para uma ROM reside em que a matriz AND
tambm programvel consoante as funes a gerar, e o nmero p de linhas de interligao
entre a matriz AND e OR menor quanto maior for a simplificao efectuada.
Para ilustrar a economia em complexidade conseguida por uma PLA relativamente a
uma ROM, apresenta-se na figura 42 a implementao em PLA da mesma tabela de verdade
implementada anteriormente com uma ROM, figura 41.
+5V
D0=A0A2+A0A1
b)
D1=A1A2+A0A1A2
D2=A0A1
A0
D3=A0A2+A0A1A2
A1
a)
A0
A1
A2
A2
0 1 2 3 4
Matriz AND
D0
D1
D2
D3
Programvel
0 1 2 34 5 6 7
c)
D0
D1
D2
D3
Matriz OR
Programvel
A0
A1
A2
PLA
P=5
D0
D1
D2
D3
d)
Figura 42 Implementao das funes da figura 1.41 com base numa PLA: a) Funes simplificadas; b) Estrutura da PLA
(matriz AND e OR); c) Estrutura interna da PLA; d) Smbolo grfico.
Enquanto a implementao das mesmas funes em ROM exigia 35 dodos, em PLA

exige 19. Quanto maior o nmero de variveis de entrada, mais impressionante a economia
obtida pela PLA relativamente ROM, relativamente s dimenses das matrizes AND e OR.
42
Na prtica a estrutura ROM e PLA no so implementadas o que existe so sistemas

do tipo PROM , EPROM e FPLA capazes de serem programados pelo utilizador. A
PROM
(Programmable Read Only Memory) tem a matriz de dodos OR preenchida em todas as

interseces, ligadas em srie com um elemento fusvel. O acto de programar consiste em
queimar, com impulsos de corrente adequados, os fusveis correspondentes aos dodos em
excesso para o programa que se deseja realizar.
A EPROM (Erasable PROM), alm de ser programvel, pode ainda ser apagada e
aceitar posteriormente novo programa. Tem uma estrutura interna baseada em transstores de
efeito de campo com regies condutoras afundadas num substrato isolante (semicondutor no
dopado). Estas regies podem ser carregadas pela aplicao de tenses que provoquem a
rotura do isolamento e podem ser neutralizadas por aco de radiaes ultravioleta que
activem o substrato semicondutor e diluam as cargas afundadas.
As PROM e EPROM constituem normalmente as memrias internas no volteis dos
sistemas baseados em microprocessadores. Existe um outro tipo de EPROM designado por
EAROM (Electrically Alterable ROM), ou por EEROM (Electrically Erasable ROM), que
que o processo de apagar realizado pela aplicao de um potencial adequado no elctrodo de
controlo.
A FPLA (Field PLA) uma PLA programvel pelo utilizador de um modo semelhante
ao que foi descrito para a PROM. Nas FPLA ambas as matrizes AND e OR so preenchidas
com dodos ou transstores em todas as interseces, tendo cada um ligado em srie um
elemento fusvel.
2.5 - RAM
2.5.1 - Registos
Um registo consiste num conjunto de flip-flops do tipo D (latch ou edge-triggered) que
armazena uma palavra de informao sob a aco de um sinal load comum, de acordo com a
figura 43.
43
B
D
C
D
B
Q
D
Q
D
D
C
Q
Load
B
a)
4
Registo
Load
4
b)
Figura 43 a ) Estrutura interna, simplificada, dum registo para palavras de 4 bits. b) Smbolo grfico.
Para ser integrado num sistema mais complexo, e para permitir a transferncia de
dados entre vrios registos, necessrio dotar o registo com outros sinais de controlo, de
modo a que a informao possa fluir correctamente em barramentos prprios de leitura e
escrita de dados. Na figura 44 apresenta-se a estrutura interna dum registo com caractersticas
de ligao em barramento.
Uma vez que o barramento onde fli a informao no pode estar carregado
simultaneamente por mais que um registo, a estrutura interna do registo reflecte isso mesmo
com a incluso de portas tri-state. A porta tri-state comporta-se da seguinte forma: quando o
sinal de comando est a 1 a sada apresenta baixa impedncia ao valor lgico presente na
entrada, quando o sinal de comando est a 0 a sada permanece em alta impedncia
independentemente da entrada.
A aco Read ter que ter natureza latch, uma vez que, os dados devem permanecer
presentes em baixa impedncia no barramento o tempo suficiente para se estabilizarem. A
aco Write poder tomar a natureza latch ou edge-triggered. No entanto, as estruturas
44
normalizadas de registos interligveis em barramentos adoptam exclusivamente a natureza

latch.
B
D
D
D
B
Q
D
D
C
Q
Write
Read
A
a)
4
WR
Registo
RD
4
b)
Figura 44 a ) Estrutura interna dum registo, com caractersticas de ligao em barramento, para palavras de 4 bits. b)
Smbolo grfico.
Os registos que dispem de comandos do tipo Read e Write podem integrar estruturas
de memria mais complexas das quais a mais comum a organizao RAM.
2.5.2 - Memrias em organizao RAM

Pode definir-se uma RAM (Random Access Memory) como um sistema com 2n
registos de m bits cada, que permite ler ou gravar informao (uma palavra de m bits) em
qualquer um deles aleatoriamente. Para definir uma RAM necessrio conhecer-se o nmero
n de registos que possui (nmero de palavras que pode armazenar) e qual o comprimento da
palavra (nmero m de bits) de cada registo. Desta forma, uma RAM 1024 x 4 tem 1024
45
registos de 4 bits cada. Quando se l ou escreve informao da RAM manipula-se uma

palavra de m bits e no um bit individual.
Na figura 1.45 apresenta-se a representao lgica de uma RAM 4 x 4 com um
barramento de dados (DB) bidireccional (poder ter dois barramentos) e entradas de controlo,
Read (R) e Write (W), separadas (poder existir um nico bit de controlo R/ W ). A entrada
Address corresponde a uma palavra (em binrio natural) que identifica o registo sobre o qual
se pretende realizar as aces de leitura ou escrita de informao.
DB
RAM
Address
4x4
Read
Write
CS
Figura 45 Smbolo lgico de uma RAM 4 x 4.
Na figura 46 mostra-se a estrutura interna, simplificada, de uma RAM 4 x 4 construda

com base em registos de 4 bits com a estrutura semelhante ao apresentado na figura 44 a). A
palavra constituda pelos bits A0 e A1 constitui a entrada Address. Esta palavra mais a entrada
chip select (CS) que autoriza ou no o funcionamento da RAM faz parte do barramento de
endereos (AB) do sistema.
A estrutura que selecciona qual o registo a ser acedido, dentro da RAM, um
descodificar que activado pelo sinal CS e que selecciona, mediante o contedo da palavra
A0 A1, o registo a ser acedido para operao de leitura ou escrita. Na caso do CS no estar
activo no possvel realizar numa operao sobre os registos.
46
DB
RD
I O
WR
A0
A1
A0
A1
E
RD
I O
WR
0
1
2
3
RD
I O
WR
CS
RD
I O
WR
Read
Write
Figura 46 Estrutura interna de uma RAM 4 x 4, sintetizada a partir de mdulos registos e descodificador.
2.6 - Associao de memrias

A capacidade total de uma memria corresponde ao nmero de bits que uma memria
pode armazenar. Ou seja, desde que o nmero de bits dos registos seja maior do que um, a
capacidade total sempre maior que o nmero de posies endereadas.
Em geral se n for o nmero de bits de cada posio, e m o nmero de posies, a
quantidade total de bits ser, N = n.m. Deste modo, o nmero de bits (capacidade total) de
uma memria de 16 kilobytes (16kB), i.e., 16 K x 8 , N=16x1024x8, ou N=8x214. Onde 14
o nmero de bits necessrios para enderear 16K (16384) posies. A capacidade de uma
memria pode expandir-se de duas formas distintas:
Ligar em paralelo um conjunto de circuitos cuja dimenso da palavra seja a que o

sistema precisa. A capacidade resultante o produto do nmero de circuitos pela
capacidade de cada um deles. Neste caso, possvel, por exemplo, ligar dois circuitos
1024 x 4 para obter uma unidade de memria de 2028 x 4, ou seja, com a mesma
dimenso da palavra mas com o dobro do nmero de posies;
Ligar em srie um conjunto de circuitos com uma dimenso da palavra menor do que
a que o sistema precisa. A capacidade resultante a soma da capacidade de cada um.
Neste caso, possvel, por exemplo, ligar dois circuitos 1024 x 4 para obter uma
unidade de memria de 1028 x 8, ou seja, com o mesmo nmero de posies mas com
uma dupla dimenso da palavra.
47
Na figura 47 apresenta-se o esquema de ligaes de uma memria RAM de 64 x 8

realizada custa de 8 memrias RAM 16 x 4. Nesta caso necessrio associar em paralelo 4
conjuntos de memria 16 x 4, constitudos por duas memrias de 16 x 4 associadas em srie,
de modo a perfazer o nmero de posies de 64 e a dimenso da palavra desejada de 8 (2 x 4).
Na associao das memrias que ter em ateno o nmero de bits para endereamento
das posies dentro de cada memria, neste caso de 24=16, e o nmero de bits da palavra,
neste caso de oito bits, repartidos por 4 bits menos significativos de uma memria e 4 bits
mais significativos de outra. Finalmente, na seleco do descodificador a utilizar para
endereamento ao sistema necessrio ter em conta o nmero de sadas necessrias, neste
caso 4, que define o nmero de entradas de endereamento de cada memria. O CS resulta
ento como o ltimo bit, o mais significativo, na palavra de endereamento que aplicada
RAM.
48
D0-D7
A0-A3
RAM D -D
0
3
16 x 4
R/W CS
RAM
16 x 4 D4-D7
R/W CS
R/W
RAM D -D
0
3
16 x 4
R/W CS
RAM D -D
0
3
16 x 4
4
A6
R/W CS
RAM D -D
4
7
16 x 4
4
R/W CS
R/W CS
RAM D -D
0
3
16 x 4
4
RAM D -D
4
7
16 x 4
R/W CS
A4
A5
RAM D -D
4
7
16 x 4
R/W CS
S0
S1
0
1
2
CS 3
Figura 47 Unidade de memria de 64 x 8, construda custa de RAM de 16 x 4.
49
Flip-flop D edge-triggered
Q*
0
0
1
1
D
0
1
0
1
Q
0
1
0
1
Q*
0
0
1
1
Q
0
1
0
1
D
0
1
0
1
J*
0
0
1
1
K
0
1
0
1
Q
Q*
0
1
Q*\
Flip-flop J-K edge-triggered
Q*
0
0
1
1
Q
0
1
0
1
J
0
1
X
X
K
X
X
1
0
Flip-flop T edge-triggered
Q*
0
0
1
1
T
0
1
0
1
Q
0
1
1
0
Q*
0
0
1
1
Q
0
1
0
1
T
0
1
1
0

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INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA

Licenciatura em Engenharia Electrotcnica

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

1 - ANLISE COMBINATRIA E SEQUNCIAL

1.2 - lgebra de Boole

1.2.2 Funo AND

1.2.3 Funo NOT

1.2.4 Propriedades AND-OR

1.2.5 Propriedades OR-AND

1.2.6 Funo NOR

1.2.7 Funo NAND

1.2.8 Funo XOR

1.2.9 Funo Negao XOR

1.2.9 Leis de De Morgan

1.2.10 Funo Lgica a partir da Tabela de Verdade

1.3 - Mapas de Karnaugh

1.4 - Cdigos Numricos e operaes aritmticas

1.5 - Dispositivos combinatrios

1.5.1 - Somador de dois nmeros binrios

1.5.2 - Descodificador BCD/7 segmentos

1.5.3 - Comparador de nmeros de 4 bits

1.5.5 - Demultiplexer - Descodificador

1.5.6 - Codificador com prioridade - Priority Encoder

2.1.1 - Flip-flop set-reset (S-R latch)

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

2.1.2 - Flip-flop D edge-triggered

2.1.3 - Flip-flop J-K edge-triggered

2.1.4 - Flip-flop T edge-triggered

2.1.5 - Sntese de Flip-Flop

2.2.1 - Contadores assncronos

2.2.2 - Contadores sncronos

2.3 - Registos deslizantes

2.3.1 - Princpio de funcionamento

2.3.2 - Registos deslizantes integrados

2.4 - ROM e PLA

2.4.1 - Matrizes de dodos

2.4.2 - Sntese de estruturas ROM e PLA

2.5.2 - Memrias em organizao RAM

2.6 - Associao de memrias

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

1 - ANLISE COMBINATRIA E SEQUNCIAL

1.2 - lgebra de Boole

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

1.2.2 Funo AND

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

1.2.3 Funo NOT

1.2.4 Propriedades AND-OR

1.2.5 Propriedades OR-AND

1.2.6 Funo NOR

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

1.2.7 Funo NAND

1.2.8 Funo XOR

1.2.9 Funo Negao XOR

1.2.9 Leis de De Morgan

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

1.2.10 Funo Lgica a partir da Tabela de Verdade

atravs dos 1s da tabela de verdade (termos mximos).

1.3 - Mapas de Karnaugh

O nmero de agrupamentos de 1s permitido de 1, 2, 4, 8 , ... 2n, sendo o

Comea-se por agrupar os 1s que s possuam uma forma de se associarem;

Sebenta de Sistemas Digitais - Seco de Electrnica de Industrial

Na situao em que um 1 possua mais que um agrupamento mximo deixa-se

Existem funes booleanas que no esto especificadas para algumas combinaes de