Fakulttsname XYZ Fachrichtung XYZ Institutsname XYZ, Professur XYZ

Sistemas Digitais I
Aula 2-4

Prof. Dr. Stefan Michael Blawid

stefan@ene.unb.br

Tpicos
I. Margens de rudo
II. Famlias lgicas
a) MOSFET
Transistor de efeito de campo metal xido semicondutor
Metal Oxide Semiconductor Field Effect Transistor

b) CMOS
c) Outras: RTL, DTL, TTL, ECL
d) Comparao e Acoplamento

III.Riscos de temporizao (Timing Hazards)

26/03/2015

SD1 - 2 Bsicos de circuitos digitais

Tpicos
I. Margens de rudo
II. Famlias lgicas
a) MOSFET
Transistor de efeito de campo metal xido semicondutor
Metal Oxide Semiconductor Field Effect Transistor

b) CMOS
c) Outras: RTL, DTL, TTL, ECL
d) Comparao e Acoplamento

III.Riscos de temporizao (Timing Hazards)

26/03/2015

SD1 - 2 Bsicos de circuitos digitais

Inversor ideal

Caracterstica de
transferncia de tenso
(VTC) de um inversor ideal

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Caracterstica VTC geral

Caracterstica de
transferncia de tenso
(VTC) de um inversor tpico

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Margens de rudo

Propagation of digital signals under the influence of noise

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Margens de rudo

Definition of
noise margins

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Tpicos
I. Margens de rudo
II. Famlias lgicas
a) MOSFET
Transistor de efeito de campo metal xido semicondutor
Metal Oxide Semiconductor Field Effect Transistor

b) CMOS
c) Outras: RTL, DTL, TTL, ECL
d) Comparao e Acoplamento

III.Riscos de temporizao (Timing Hazards)

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NMOSFET como chave

Gate
Source

Open, Off (Gate = 0)

Drain

Closed, On (Gate = 1)
Ron

| VGS | < | VT |

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| VGS | > | VT |

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PMOSFET como chave

Gate
Source

Open, Off (Gate = 1)

Drain

Closed, On (Gate = 0)
Ron

| VGS | > | VDD | VT | |

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| VGS | < | VDD |VT| |

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Lgica MOS complementar (CMOS)

Porta INVERSORA

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Porta NO-OU

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Como funciona?

The NMOS switch transmits the logic 0 level to the output, while the
PMOS switch transmits the logic 1 level to the output, depending on the
input signal polarity.

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Simulao do circuito

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CMOS Caractersticas
I. Acoplamento de NMOS e PMOS FETs
II. Menor dissipao da potncia
III.Maior nvel de integrao
IV. Nveis lgicos
a) 0 0V
b) 1 +3V a +18V

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Outras famlias
I. Baseadas nos diodos e BJTs
a) Transistor bipolar de juno - Bipolar junction transistors

II. Diodo
a) Polarizao

III.BJT
a) Chave controlada
da corrente na base

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Lgica resistor-transistor (RTL)

A = 1
IB fecha Q1
Out = 0

Porta INVERSORA
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Porta NO-OU

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Lgica diodo-transistor (DTL)

A = 1
D1 bloqueado
IB fecha Q1

Porta INVERSORA
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Porta NO-OU

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Lgica transistor-transistor (TTL)

Q1 substitui os
diodos D1 e D2

Porta INVERSORA
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Porta NO-OU

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Lgica emissor-acoplado (ECL)

IQ1+IQ2 = const
A = 1 > Ref
IQ1 cresce
IB e IQ3 decresce
Out = 0

Porta INVERSORA
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Porta NO-OU

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ECL Caractersticas
I. Amplificador diferencial
II. Alta velocidade / Alta Freqncia
III.Maior dissipao de potncia
IV. Nveis lgicos
a) 0 V < Ref (por exemplo: -1.7V < -1.3V)
b) 1 V > Ref (por exemplo: -0.9V > -1.3V)

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Questionrio
I. Quais famlias lgicas so obsoletas hoje ?
a) CMOS
b) RTL
c) DTL
d) TTL
e) ECL

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Famlias obsoletas
I. Lgica resistor-transistor (RTL)
II. Lgica diodo-transistor (DTL)

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Comparao

ECL

Famlias antigas

A dissipao da potncia com freqncia

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Comparao

Programmable logic
device (CMOS)

Field programmable
Gate Array (CMOS)

Portas

Famlias lgicas: Freqncias e Complexidade

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Acoplamento
I. Diferenas entre as famlias
a) A tenso da alimentao
b) As margens de rudos
c) O atraso da propagao

II. Acoplamento difcil

a) Level Translator
b) Comparador

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Tpicos
I. Margens de rudo
II. Famlias lgicas
a) MOSFET
Transistor de efeito de campo metal xido semicondutor
Metal Oxide Semiconductor Field Effect Transistor

b) CMOS
c) Outras: RTL, DTL, TTL, ECL
d) Comparao e Acoplamento

III.Riscos de temporizao (Timing Hazards)

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Atraso da propagao

The propagation delay times

are defined as the time delay
between the 50% crossing of the
input and the corresponding
50% crossing of the output.

The rise time (tempo de

subida)and the fall time (tempo
de descida) of the output signal
are defined as the time required for
the voltage to change from its 10%
level to its 90% level (or vice
versa).

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Exemplo

The falling output propagation delay

is determined by the NMOS transistor,
which starts pulling down the output
node first in saturation, and later, in
linear mode.

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Riscos de Temporizao
I. Tabela-verdade
a) Estados estacionrios do circuito combinacional

II. Comportamento transiente

a) Sada poder produzir glitches se as entradas mudarem
b) Glitches ocorrem se a propagao dos sinais entre as
entradas e as sadas tiverem atrasos diferentes
c) Risco de Temporizao: Possibilidade de um glitch ocorrer

III.Riscos
a) Definir
b) Encontrar
c) Eliminar
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Definies
I. Risco Esttica 1
a) Duas combinaes de entradas que

diferem em uma varivel s

0
ambas produzem a sada 1
tem uma possibilidade de produzir a sada 0 durante a
mudana

II. Risco Esttica 0

a) Duas combinaes de entradas que

1
0

diferem em uma varivel s

ambas produzem a sada 0
tem uma possibilidade de produzir a sada 1 durante a
mudana

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Exemplo
+ Funo: F = YZ + XZ
+ Atraso da propagao na cada porta T
+ Entradas mudam do XYZ = 111 a 110

X"
Y"
Z"
Z"
YZ"

Y"
Z"

F"

X"

XZ"
F"
T"
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glitch
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Encontre os Riscos
I. Circuitos SOP
a) O risco Esttica 0 no existe
b) O risco Esttica 1 possvel
c) Mapa de Karnaugh: Quadrados 6 e 7 so parte de dois
implicantes diferentes
d) Risco para a mudana 110 111
Faster

Y"

Z"

1"

1!0 "
F"

1!0 "

XY
Z

1!0!1 "
X"

1"

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00

01

11

0!1 "

Static 1 hazard

1
1

10
4

Y
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Encontre os Riscos
I. Circuitos POS
a) O risco Esttica 1 no existe
b) O risco Esttica 0 possvel
c) Mapa de Karnaugh: Quadrados 0 e 1 so parte de dois
implicantes diferentes
d) Riscos para a mudana 000 001
Faster

X"

0"

XY
Z

0!1 "
F"

Z"

0!1 "

Y"

0"

0!1!0"

1!0 "

00
0

01
2

11
6

10
4

0
1

Static 0 hazard
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SD1 - 2 Bsicos de circuitos digitais

Y
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Elimine os Riscos
I. Circuitos SOP
a) Inclui um implicante-primo que combina as duas
combinaes responsveis pelo risco Esttica 1
X
XY
Y"

Z"

X"

1"

1!0 "

1!0 "
1"

Z
F"

01
2

11
6

10
4

1"
0!1 "

1"

Circuito sem risco de temporizao

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00
0

Quadrados 6 e 7 so combinados

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Elimine os Riscos
I. Circuitos POS
a) Inclui um implicante-primo que combina as duas
combinaes responsveis pelo risco Esttica 0

X" 0"

0!1 "
F"

Z"

0!1 "

1!0 "

Y" 0"

XY
00
Z
0

0
0"

1
1

0
0

01
2

11

10

0"

Circuito sem risco de temporizao

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Quadrados 0 e 1 so combinados

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Exerccio
F = WX + YZ + WXYZ + WXYZ

1. Complete o diagrama de
tempo. (Assuma que
todas as portas tem o
mesmo atraso da
propagao=T )

W"
X"
Y"
Z"
W"
WX"
YZ"

2. Use o mapa de Karnaugh

WXYZ"
para descobrir o risco
Esttica 1
WXYZ"
3. Implemente um circuito
sem riscos

F"
T"

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Exerccio
F = WX + YZ + WXYZ + WXYZ
F = WX + YZ + XYZ + WXYZ
(+ WXZ)

W"
X"
Y"
Z"
W"
WX"
YZ"
WXYZ"
WXYZ"
F"
T"

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26/03/2015

SD1 - 2 Bsicos de circuitos digitais

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