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David Oa Martnez
NDICE
CARACTERSTICAS GENERALES
ARQUITECTURA x86-64
PIPELINE
CACHES
PREDICTOR DE SALTOS
FIABILIDAD
MULTIPROCESAMIENTO
MULTIPROCESAMIENTO DE MS DE 8 VAS
CARACTERSTICAS
GENERALES
Procesador superescalar.
Ejecucin
fuera
de
orden
especulativa, con renombrado de
registros y ROB.
HyperTransport
multiprocesamiento.
memoria
para
ARQUITECTURA
x86-64
POR QU 64 BIT?
Bases de datos
Herramientas CAD
Necesidad de direccionamiento de
grandes cantidades de memoria
tanto fsica como virtual.
Est diseada para permitir la informtica de 64 bits sin dejar de ser compatible con la
amplia infraestructura de software x86.
ARQUITECTURA
x86-64
COMPATIBILIDAD CON LA
ARQUITECTURA x86
MICROARQUITECTURA
DEL NCLEO
MICROARQUITECTURA
DEL NCLEO
Consta de 72 ops.
Enteras.
3 UFs de enteros.
PIPELINE
PIPELINE
Consta de:
7 ciclos para las etapas de fetch y decode en los que la latencia viene salvaguardada por el predictor de
saltos.
PIPELINE
CACHES
L1:
Tamao: 64 Kbytes.
Asociativa
por
conjuntos.
Indexadas linealmente.
8 vas.
Marcos
Kbytes.
Longitud de palabra de 64
bytes.
de
bloque
de
TLB asociativa:
32 entradas correspondientes
a pginas de 4 Kbytes.
8 entradas correspondientes a
pginas de 2 a 4 Mbytes.
CACHES
L2:
Tamao: 1 Mbyte.
TLB asociativa por conjuntos de 4 vas con 512 entradas correspondientes a pginas de 4
Kbytes.
INSTRUCTION FETCH
AND DECODE
La unidad de fetch enva a la unidad scan/align 16 bytes de instruccin por ciclo (las
instrucciones pueden variar de 1 a 15 bytes).
La unidad scan/align escanea los bytes y marca los lmites de cada instruccin.
Microcdigo.
INSTRUCTION FETCH
AND DECODE
Fastpath decoders:
Microcdigo:
PREDICTOR
DE SALTOS
Predictor hbrido.
de
de
en
de
PREDICTOR
DE SALTOS
UNIDADES DE ENTEROS
Y PUNTO FLOTANTE
Se procede al issue de las ops y la ejecucin de las mismas comienza cuando cuando
los operandos se encuentran disponibles.
ops de enteros:
El HW de multiplicacin tarda:
UNIDADES DE ENTEROS
Y PUNTO FLOTANTE
CONTROLADOR DE MEMORIA
E HYPERTRANSPORT
CONTROLADOR DE MEMORIA
On chip.
Conexin bidireccional con memoria DDR a 333 MHz (ancho de banda de 128 bits).
CONTROLADOR DE MEMORIA
E HYPERTRANSPORT
HYPERTRANSPORT
FIABILIDAD
Procesador:
Los errores del sistema ECC se envan a una arquitectura de comprobacin que informa de
los fallos con suficiente informacin para diagnosticar el error.
MULTIPROCESAMIENTO
Las tres conexiones HyperTransport on-chip permiten construir sistemas multiprocesador de 2, 4
y hasta 8 vas con amplio ancho de banda para flujos de datos de E/S.
2 vas
4 vas
8 vas
50 ns (1P).
70 ns (2P).
110 ns (4P).
7 Gbytes/s (2P).
1P
2P
4P
N de DIMMs
16
32
16
32
64
N de conexiones HyperTransport
6.4
12.8
Dimetro (N de hops)
0.5
5.3
10.67
15.59
5.3
5.3
3.9
5.3
7.06
11.23
5.3
3.53
2.8
MULTIPROCESAMIENTO
DE MS DE 8 VAS
Distancia
mxima
entre
(dimetro de la red): 5 hops.
nodos
MULTIPROCESAMIENTO
DE MS DE 8 VAS
Los procesadores se agrupan en grupos de 4, cada uno con E/S y memoria local
independientes.
BIBLIOGRAFA
Chetana N. Keltcher et al, The AMD Opteron Processor for Multiprocessor Servers, IEEE Micro, vol. 23, no 2,
2003, pp. 66-76
http://www.amd.com
http://www.amd.com/us-en/assets/content_type/DownloadableAssets/MPF_Hammer_Presentation.PDF
http://chip-architect.com/news/2003_09_21_Detailed_Architecture_of_AMDs_64bit_Core.html
http://h20000.www2.hp.com/bc/docs/support/SupportManual/c00238028/c00238028.pdf
http://www.devx.com/amd/Article/16019
FIN DE LA PRESENTACIN
David Oa Martnez