TCC Conversor AD

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL
ESCOLA DE ENGENHARIA
DEPARTAMENTO DE ENGENHARIA ELTRICA
MAX FELDMAN
ESTUDO E SIMULAO DE UM CONVERSOR A/D

DO TIPO REDISTRIBUIO DE CARGA
Porto Alegre
2013
MAX FELDMAN

Projeto de Diplomao apresentado

ao Departamento de Engenharia Eltrica
da Universidade Federal do Rio Grande
do Sul, como parte dos requisitos para a
Graduao em Engenharia Eltrica.
Orientador: Prof. Dr. Tiago Roberto Balen
Porto Alegre
2013
UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL

ESCOLA DE ENGENHARIA
DEPARTAMENTO DE ENGENHARIA ELTRICA
MAX FELDMAN

Este projeto foi julgado adequado
para fazer jus aos crditos da Disciplina de
Projeto de Diplomao do Departamento
de Engenharia Eltrica e aprovado em sua
forma final pelo Orientador e pela Banca
Examinadora.
Orientador:
______________________________________
Prof. Dr. Tiago Roberto Balen, UFRGS
Doutor pela Universidade Federal do Rio Grande do Sul
Porto Alegre, Brasil
Banca Examinadora:
Prof. Dr. Tiago Roberto Balen, UFRGS
Doutor pela Universidade Federal do Rio Grande do Sul Porto Alegre, Brasil
Prof. Dr. Gilson Incio Wirth, UFRGS
Doutor pela Universitt Dortmund Dortmund, Alemanha
Prof. Dr. Marcelo Gtz, UFRGS
Doutor pela Universitt Paderborn Paderborn, Alemanha
Porto Alegre
2013
AGRADECIMENTOS
Agradeo
todos
que
de
alguma
forma
contriburam
para
desenvolvimento deste trabalho, em especial ao professor Tiago Roberto Balen.

A minha famlia, em especial aos meus pais Jairo e Eliane e a minha irm
Juliane.
Aos colegas do curso de Engenharia Eltrica que sempre foram
companheiros nos momentos difceis.
RESUMO
Com a consolidao dos sistemas digitais de processamento de dados, confirma-se

a necessidade de utilizao de conversores analgico-digital para que possa ser
feita a aquisio de dados analgicos, presentes no ambiente, e posteriormente
estes sejam armazenados e tratados no domnio digital. Este trabalho apresenta
como tema principal o estudo de uma das arquiteturas deste tipo de componente, o
conversor A/D por aproximaes sucessivas baseado em redistribuio de carga,
alm do projeto e simulao de um conversor deste tipo.
Palavras-chave: Conversor A/D. Aproximaes sucessivas. Redistribuio de carga.
ABSTRACT
The consolidation of the data processing digital systems arises the need to use
analog-to-digital converters to acquire the signals present in the nature, and then
store and processes these signals in the digital domain. The present work aims to
study the successive approximation analog-to-digital converter, more specifically the
architecture based on charge redistribution. The project and simulation of this type of
converter are also addressed in this work.
Keywords: A/D Converter. Successive approximations. Charge redistribution.
SUMRIO
INTRODUO
11
1.1
MOTIVAO
11
1.2
OBJETIVO
12
1.3
ORGANIZAO DO TRABALHO
12
CONVERSORES A/D
14
2.1
ESCOLHA DE UM CONVERSOR A/D
15
2.2
OS TIPOS DE CONVERSORES A/D MAIS COMUNS
17
2.2.1 Conversor A/D dupla rampa
17
2.2.2 O conversor A/D do tipo realimentao
20
2.2.3 O conversor A/D do Tipo Flash
22
2.2.4 O conversor A/D do tipo Delta-sigma
24
O CONVERSOR A/D POR APROXIMAES SUCESSIVAS DO TIPO
REDISTRIBUIO DE CARGA
3.1
FUNCIONAMENTO
26
DO
CONVERSOR
SAR
BASEADO
EM
REDISTRIBUIO DE CARGA
27
3.1.1 Amostragem
28
3.1.2 Reteno
28
3.1.3 Redistribuio de Carga
29
3.2
32
SISTEMA DE CONTROLE DIGITAL
3.2.1 A mquina de estados
33
3.2.2 O contador
36
3.2.3 O demultiplexador
36
3.2.4 O circuito de entrada dos registradores
36
3.2.5 Circuito RESET/START
37
MATERIAIS
38
4.1
O SIMULADOR SPICE
38
4.1.1 Criao de componentes
39
4.1.2 Portas Lgicas
39
4.1.3 Flip Flops
40
4.1.4 Contador de 3 bits
41
4.1.5 Demultiplexador
42
RESULTADOS
44
5.1
SIMULAES DO CIRCUITO DE CONTROLE
44
5.2
FUNCIONALIDADE DO SINAL START
48
5.3
SIMULAES COM VALORES
49
5.4
COMPORTAMENTO DO SINAL DO BARRAMENTO SUPERIOR
52
CONCLUSES
59
REFERNCIAS
61
APNDICE 1 CIRCUITO DO SISTEMA DIGITAL DE CONTROLE
62
APNDICE 2 NETLIST SPICE
64
APNDICE 3 SCRIPT PARA SIMULAO EM MATLAB
70
LISTA DE ILUSTRAES
Figura 1: Ciclo de Tratamento de Sinais
11
Figura 2: Converso Analgica Digital
14
Figura 3: Conexes bsicas de um conversor A/D
16
Figura 4: Principais caractersticas de algumas arquiteturas de conversores A/D
17
Figura 5: Circuito base conversor dupla rampa
18
Figura 6: Rampas de Integrao
19
Figura 7: Estrutura de um Conversor A/D do tipo Realimentao
21
Figura 8: Estrutura de um conversor A/D do tipo Flash
23
Figura 9: Diagrama de blocos de um conversor A/D do tipo Delta-sigma
24
Figura 10: Fluxograma bsico de um algoritmo de aproximaes sucessivas

considerando 3 bits
26
Figura 11: Circuito Base Conversor A/D por Redistribuio de Carga
27
Figura 12: Circuito Equivalente
30
Figura 13: Diagrama de Blocos do conversor A/D projetado
33
Figura 14: Diagrama de estados da mquina principal
34
Figura 15: Etapas de uma simulao SPICE
38
Figura 16: Descrio de uma porta lgica AND ideal de duas entradas
40
Figura 17: Circuito combinacional de um flip-flop do tipo JK
41
Figura 18: Circuito sequencial de um contador de 3 bits
42
Figura 19: Circuito combinacional do demultiplexador utilizado
43
Figura 20: Sinais de Sada da Mquina de Estados
44
Figura 21: Sadas Q dos FFs da mquina de estados
45
Figura 22: Sinais de Clock sobre os FFs de Sada
46
Figura 23: Compartamento dos sinais aplicados s chaves - Va=0
47
Figura 24: Compartamento dos sinais aplicados s chaves - Va=VMx
47
Figura 25: Aplicao do sinal START
48
Figura 26: Compartamento dos sinais aplicados s chaves - Va=2V
49
52
Figura 28: Comportamento da tenso no barramento superior - Chave S7
53
54
55
56
56
57
57
58
1. Introduo
1.1. Motivao
Nos sistemas eletrnicos modernos, as informaes so processadas e
armazenadas de forma digital, porm devido natureza analgica do mundo, surge
a necessidade de utilizao de conversores de dados (MANGANARO, 2012).
Com o avano e a popularizao do processamento digital de sinais (Digital
Signal Processing - DSP), a utilizao dos conversores de dados torna-se muito
importante, para adquirir informaes do mundo analgico. Vale salientar que a
gama de aplicaes deste tipo de sistema enorme, e continua em constante
crescimento. Cita-se alguns exemplos como, udio digital, instrumentao mdica e
tratamento de sinais de radares.
Os sinais digitais so muitas vezes tratados atravs da utilizao de
processadores. A Figura 1 mostra um ciclo, desde a aquisio de dados at a
reconstruo, de dados j processados digitalmente, para o mundo analgico.
Figura 1: Ciclo de Tratamento de Sinais
FONTE: (RAZAVI, 1995)
Comparando com circuitos analgicos homlogos, os circuitos digitais

apresentam menor sensibilidade ao rudo, possuem maior facilidade no que diz
respeito automao de testes e apresentam uma maior robustez (RAZAVI, 1995).
11
1.2. Objetivo
Este trabalho apresenta como objetivo principal o estudo e a simulao de
um conversor analgico-digital que utiliza a tcnica de aproximaes sucessivas
atravs da redistribuio de carga. Neste trabalho so citadas tambm outras
arquiteturas de conversores A/D, para que desta forma possa se tenha uma idia
das principais diferenas e semelhantes entre os diversos modelos, alm da
aplicabilidade de cada um.
A simulao do conversor ser realizada com a utilizao de um software
simulador SPICE. O conversor A/D projetado possui um sistema digital de controle
presente em seu circuito. Vale salientar que, neste trabalho, foi feita a escolha de
simular este sistema digital com a utilizao de componentes ideais.
1.3. Organizao do Trabalho

Os captulos a seguir iro descrever os conceitos que foram utilizados para o
desenvolvimento deste trabalho, alm de descrever as etapas do desenvolvimento e
por fim, descrevendo os resultados prticos obtidos.
O trabalho est organizado da seguinte forma:
O Captulo 2 apresenta uma breve introduo sobre a utilizao de

conversores A/D, alm de apresentar as principais arquiteturas
utilizadas
neste
tipo
de
conversor,
como
suas
principais
caractersticas e aplicaes.
O captulo 3 descreve o conversor A/D por aproximaes sucessivas

que utiliza a redistribuio de carga, objeto de estudo deste trabalho.
Neste captulo so descritas de forma detalhada as etapas de
converso.
O captulo 4 apresenta as principais ferramentas utilizadas para o

desenvolvimento e simulao do conversor A/D estudado neste
12
trabalho. Neste captulo so descritos tambm os principais blocos

funcionais utilizados no projeto do circuito.
O captulo 5 mostra os resultados das simulaes realizadas a partir

do conversor projetado.
O captulo 6 apresenta as concluses obtidas aps a realizao das

simulaes, alm de descrever sugestes de melhoria e propostas
para trabalhos futuros.
13
2. Conversores A/D
Os conversores A/D traduzem os sinais eltricos analgicos que
representam fenmenos do mundo real, como, por exemplo, luz, som, temperatura e
presso, para sinais digitais. Alm dos sinais naturais serem analgicos, os seres
humanos percebem e retm informaes em formato analgico, em escala
macroscpica (RAZAVI, 1995).
Os passos padres de uma converso analgico-digital so observados na
Figura 2.
Figura 2: Converso Analgica Digital
FONTE: (RAZAVI, 1995)
Nota-se que o primeiro bloco presente o filtro passa baixas, conhecido

tambm neste caso como filtro anti-aliasing, e apresenta como funo, limitar em
frequncia o sinal a ser amostrado. Este filtro de entrada necessrio para que o
sinal amostrado possa posteriormente ser reconstrudo sem que ocorra erro de
aliasing. Para isso necessrio que a frequncia de amostragem (fS) seja pelo
menos o dobro da mxima frequncia do sinal analgico a ser convertido, conforme
descreve o teorema da amostragem de NyquistShannon (SCHREIER & TEMES,
2005).
A seguir, este sinal j filtrado deve passar pelo amostrador, onde ser feita
amostragem deste sinal em uma determinada frequncia. Aps a amostragem
realizada a quantizao, onde os sinais amostrados so adequados aos nveis de
14
referncias predeterminadas, gerando desta forma um sinal que passa a ser discreto
em amplitude. Posteriormente este sinal processado por um decoder, que tem por
sada a palavra digital referente ao sinal analgico presente na entrada.
Em relao frequncia de amostragem, vale salientar que existem dois
tipos de conversores, os que utilizam a taxa de Nyquist, ou seja, a frequncia de
amostragem um pouco maior que duas vezes a largura de banda do sinal
analgico e os conversores oversamplig, que utilizam uma frequncia de
amostragem muito maior que a taxa de Nyquist, e realizam uma posterior filtragem
digital para remover o rudo presente fora da faixa de frequncia do sinal de
interesse (SCHREIER & TEMES, 2005).
J tendo conhecimento da grande variedade de aplicaes para os
conversores de dados, deve-se salientar que existe tambm uma grande quantidade
de arquiteturas de conversores, cada uma delas com suas vantagens e
desvantagens. Logo, ao projetar um sistema, deve-se ter um bom conhecimento dos
sinais a serem convertidos para que a escolha do tipo de conversor a ser utilizado
seja feita da melhor forma possvel.
Existem dois tipos de mtodos de converso empregados em conversores
A/D, so eles o mtodo de integrao e o mtodo de comparao. Os conversores
que utilizam o mtodo de integrao podem ser ainda divididos em dois grupos, os
que utilizam a relao entre tenso e tempo e os que utilizam a relao entre tenso
e frequncia. J os conversores que utilizam o mtodo de comparao podem ser
subdivididos nos que utilizam realimentao e os que no utilizam. Os conversores
que utilizam o mtodo de comparao so geralmente mais rpidos que os que
utilizam o mtodo de integrao.
2.1. Escolha de um conversor A/D

O conversor analgico-digital, como o prprio nome sugere, apresenta uma
entrada analgica e uma sada digital.
15
Figura 3: Conexes bsicas de um conversor A/D
FONTE: (KESTER, 2004)
Nota-se na Figura 3 a presena de algumas conexes externas ao

conversor, como VRef, Sampling Clock e Data Ready, estes sinais so utilizados para
garantir um maior controle em relao ao funcionamento do conversor, o sinal
Sampling Clock, por exemplo, um sinal de entrada do conversor, utilizado para
determinar qual ser a taxa de amostragem que ser utilizada, j Data Ready um
sinal de sada que est comumente presente nos conversores, e ele utilizado para
indicar que um ciclo de converso foi finalizado. Esta figura mostra um conversor
genrico, porm conversores comerciais podem apresentar mais sinais de controle
dos que os citados acima ou at mesmo no conterem alguns dos sinais mostrados,
como seria o exemplo de um conversor com referncia interna e taxa de converso
fixa.
Como j foi citado anteriormente existe um grande nmero de arquiteturas
de conversores de dados diferentes. No caso da escolha de um conversor
analgico-digital, existem algumas variveis importantes que devem ser analisadas
para a escolha de um modelo para utilizao, entre elas pode-se citar: nmero de
bits, faixa de entrada, tempos de aquisio e converso, largura de banda, entre
outras.
Na Figura 4 pode-se observar um grfico com algumas caractersticas das
mais comuns arquiteturas de conversores A/D, so elas: nmero de bits e taxa de
amostragem.
16
Figura 4: Principais caractersticas de algumas arquiteturas de conversores A/D
FONTE: (Analog-to-Digital Converter Design Guide, 2004)
Atravs da Figura 4 observa-se que as situaes de uso de um conversor

A/D do tipo Flash podem ser completamente diferentes que as de um conversor do
tipo dupla rampa (Dual-Slope), por exemplo, pois eles apresentam taxas de
amostragem e mxima resoluo totalmente distintas.
2.2. Os tipos de conversores A/D mais comuns

Nesta seo sero descritos, resumidamente, os mais utilizados tipos de
conversores A/D, e tambm sero apresentadas suas principais caractersticas.
2.2.1.
Conversor A/D dupla rampa
O conversor dupla rampa um conversor A/D simples e que pode ser

projetado para que tenha uma alta resoluo (JESPERS, 2001). Este tipo de
conversor utilizado em situaes onde a taxa de amostragem no necessite ser
17
elevada, mas no se dispensa uma alta resoluo. Este dispositivo possui seu
funcionamento baseado na integrao de sinais e seus componentes bsicos so:
um integrador de Miller, um comparador e um contador.
Na figura Figura 5 pode-se observar a imagem do circuito base para este
tipo de conversor.
Figura 5: Circuito base conversor dupla rampa
O seu principio de funcionamento o seguinte: primeiro faz-se a integrao

do sinal de entrada (Vin) durante um tempo fixo, posteriormente a chave presente na
entrada do integrador movida para o ponto onde est conectada a tenso de
referncia conhecida (Vref), que possui sinal contrrio em relao tenso de
entrada, nesta fase faz-se a integrao de Vref at que se volte ao estado inicial, ou
seja, tenso nula na sada do integrador. O contador citado anteriormente como um
dos componentes bsicos deste tipo de conversor responsvel por determinar o
tempo da rampa de subida (integrao de Vin) e realizar a contagem do tempo de
descida (integrao de VRef).
Na Figura 6 pode-se observar as rampas de integrao.
18
Figura 6: Rampas de Integrao
FONTE: (JESPERS, 2001)
Nota-se que a inclinao da rampa de subida dependente da amplitude do

sinal de entrada, por este motivo, para diferentes sinais de entrada teremos um valor
de tenso diferente ao final de primeira etapa de integrao, valor este indicado
como Vm na figura. J a rampa de descida ir apresentar sempre a mesma
inclinao, pois o valor do sinal de entrada do integrador nesta fase sempre o
mesmo, o que ir alterar apenas o tempo de durao desta rampa de descida, e
justamente este tempo que utilizado para a determinao da amplitude do sinal de
entrada, que pode ser facilmente calculada utilizando o seguinte equacionamento.
(1)
(2)
Os termos R e C das equaes correspondem aos valores do resistor e do

capacitor presentes no integrador de Miller, que pode ser observado na Figura 5. J
19
os termos T1 e T2, so os tempos da fase de integrao de Vin e Vref

respectivamente.
Igualando as expresses (1) e (2) tem-se:
(3)
(4)
Uma interessante caracterstica deste conversor a sua insensibilidade a

offset do comparador de tenso, j que os tempos T1 e T2 so referenciados a um
determinado
nvel
comum
de
chaveamento
do
comparador
que
no
necessariamente dever ser zero.

A simplicidade deste tipo de conversor, aliada a seu baixo consumo de
energia, faz com que ele geralmente seja escolhido para aplicaes de
instrumentao de baixo custo, como por exemplo, multmetros digitais.
2.2.2.
O conversor A/D do tipo realimentao
Esta pode ser considerada uma das mais simples arquiteturas de conversor
A/D conhecida. Este conversor tem seu circuito composto por trs componentes
bsicos, um comparador de tenso, um contador e um conversor digital-analgico
(D/A). Observa-se na Figura 7 como estruturado este tipo de conversor.
20
Figura 7: Estrutura de um Conversor A/D do tipo Realimentao
FONTE: (SEDRA & SMITH, 2004)
Atravs de uma rpida anlise da Figura 7, pode-se observar que as

entradas do comparador de tenso so a tenso analgica a qual se que converter,
e a sada do conversor D/A presente no circuito. A sada deste comparador pode
assumir dois diferentes valores, um quando a tenso analgica a ser convertida for
maior que a sada do conversor D/A e outro quando esta situao for inversa, ou
seja, a sada do conversor D/A apresentar um valor de tenso maior que a tenso de
entrada. justamente a sada deste comparador que ir fazer o controle do contador
presente no circuito, indicando se a contagem dever ser ascendente ou
descendente.
O funcionamento bsico deste conversor pode ser descrito da seguinte
forma: ao inici-lo o contador ter todas suas sadas iguais a zero, e
consequentemente a sada do conversor D/A ser nula. Com uma entrada analgica
de valor no nulo a sada do comparador apresentar nvel lgico alto, fazendo
desta forma com que o contador seja incrementado a cada sinal de clock. Este
contador ser incrementado at o momento que a sada do conversor D/A iguale-se
a entrada analgica, ocorrendo neste momento um estado de equilbrio, onde as
sadas do contador indicam a palavra digital de sada deste conversor.
Ao ocorrer uma alterao na tenso de entrada, o contador ser
incrementado ou decrementado at que um novo estado de equilbrio seja atingido.
21
Como j foi citado, este conversor apresenta como vantagem a sua elevada
simplicidade tanto de construo, como de operao, porm este um conversor
que apresenta uma baixa velocidade, fazendo com que a sua utilizao fique
restrita.
2.2.3.
O conversor A/D do Tipo Flash
O conversor A/D do tipo flash, tambm conhecido como conversor paralelo,

com certeza a arquitetura de conversores atual que apresenta a maior velocidade
de operao. Este tipo de conversor altamente recomendado para aplicaes onde
esto envolvidos sinais com grande largura de banda (KESTER, 2004).
A arquitetura deste conversor baseada em comparadores de tenso de
alta velocidade, para um conversor de N bits, so necessrio 2N-1 comparadores
para a sua implementao, fazendo desta forma com que o circuito conversor
apresente uma complexidade enorme para casos onde se deseja uma alta
resoluo. Atravs da Figura 8 pode-se observar a forma de construo deste
conversor.
22
Figura 8: Estrutura de um conversor A/D do tipo Flash
FONTE: (MALOBERTI, 2007)
Observa-se na Figura 8, que os comparadores possuem suas entradas noinversoras conectadas entre si, e neste ponto onde aplicada a tenso analgica
a ser convertida. J a tenso aplicada entrada inversora de cada um dos
comparadores, provm de um divisor de tenso resistivo, onde a tenso de
referncia para cada um um bit menos significativo, maior que o comparador
abaixo. Cada um dos comparadores ir apresentar sada com nvel lgico alto
quando a entrada analgica for maior que a sua respectiva tenso de referncia.
Para a gerao da palavra digital de sada do comparador, existe um decodificador
que tem como entradas as sadas de todos os comparadores.
23
Os conversores A/D do tipo Flash apresentam um alto consumo de energia,

devido complexidade do seu circuito, alm de apresentar uma resoluo
relativamente baixa se comparada a outros tipos de conversores, fazendo com que a
sua utilizao fique praticamente restrita a sinais de alta frequncia.
As principais aplicaes para este tipo de conversor envolvem o
processamento de sinais de radar, unidades de disco de alta densidade e
osciloscpios com grandes larguras de banda.
2.2.4.
O conversor A/D do tipo Delta-sigma
Este tipo de conversor construdo com a utilizao de um modulador

analgico do tipo , juntamente com um filtro digital. Esta arquitetura de
conversores apresenta o seu funcionamento baseado em algumas teorias mais
avanadas no que diz respeito ao estudo dos sinais, entre elas pode-se citar o noise
shaping, o oversampling e o processo de dizimao de amostras. O diagrama de
blocos deste tipo de conversor pode ser observado na Figura 9.
Figura 9: Diagrama de blocos de um conversor A/D do tipo Delta-sigma
FONTE: (BAKER, 2011)
24
A sobreamostragem, juntamente com o processo de dizimao, faz com que

este tipo de conversor atinja uma alta resoluo. Este um tipo de conversor
bastante utilizado, pois apresenta uma certa facilidade para que seja feita a sua
implementao em circuitos integrados, por outro lado ele aplica-se apenas a
situaes onde no seja necessria alta velocidade, j que este conversor
relativamente lento (SCHREIER & TEMES, 2005).
25
3. O conversor A/D por aproximaes sucessivas do tipo

redistribuio de carga
A partir de agora este trabalho passa a tratar especificamente de um tipo de
conversor, o conversor A/D por aproximaes sucessivas, mais especificamente
sobre o conversor baseado em redistribuio de carga, sobre o qual ser feito o
estudo e posteriores simulaes.
Os componentes bsicos deste tipo de conversor analgico-digital so: um
banco de capacitores com pesos especficos, um conjunto de chaves controlveis,
um comparador de tenso e um sistema de controle digital. Para um conversor deste
tipo com uma sada de n bits, so necessrios n+1 capacitores e (2(n+2))+1 chaves
para que o funcionamento do dispositivo seja garantido. O comparador de tenso e
o sistema digital de controle so utilizados para determinar as posies das chaves
durante todas as etapas da converso.
Na Figura 10 pode-se observar um fluxograma que ilustra o conceito deste
tipo de conversor para um caso de 3 bits.
Figura 10: Fluxograma bsico de um algoritmo de aproximaes sucessivas considerando 3 bits
Nota-se que esta arquitetura de conversor inicia a converso pelo bit mais
significativo (MSB) e encerra a mesma ao determinar o bit menos significativo (LSB).
Vale ressaltar que no diagrama apresentado acima, S representa a palavra
digital de sada do conversor, logo, no primeiro passo de converso onde no
diagrama est descrito S>100, se esta testando apenas o bit mais significativo, se o
26
dado sob converso for maior que 100, logo obrigatoriamente o bit mais significativo
ser 1, j se ele for menor que 100, o bit mais significativo ser zero.
O conversor A/D por redistribuio de carga utiliza um conjunto de
capacitores para gerar as tenses de referncia para comparao, ao invs de um
arranjo de resistores como o caso de um conversor flash por exemplo.
Este conversor utiliza apenas um comparador ao invs de inmeros que a
arquitetura flash utiliza, isto faz com que o consumo de energia deste tipo de
conversor seja consideravelmente menor, ao comparar conversores de uma mesma
resoluo.
3.1. O
funcionamento
do
conversor
SAR
baseado
em
redistribuio de carga
O funcionamento do conversor A/D por redistribuio de carga pode ser
dividido em trs fases distintas: a amostragem (Sample), a retenso (Hold) e a
redistribuio de carga.
As etapas de converso que sero descritas na sequncia, utilizaro as
nomenclaturas que podem ser visualizadas na Figura 11.
Figura 11: Circuito Base Conversor A/D por Redistribuio de Carga
27
3.1.1.
Amostragem
Esta a primeira etapa da converso, que como o prprio nome j sugere,

a etapa em que a tenso a ser convertida ser amostrada para que nas etapas
seguintes ela possa ser convertida.
Esta etapa inicia-se com o fechamento da chave SB, esta chave conecta o
barramento superior ao ground. Neste mesmo barramento esto conectados os
terminais superiores de todos os capacitores e tambm a entrada no inversora do
comparador de tenso. Aps isso, todas as chaves conectadas aos terminais
inferiores dos capacitores so ligadas ao barramento inferior, onde est ligada a
chave SA, esta por sua vez conectada a tenso analgica a ser convertida,
denominada Va.
Depois de realizados todos os passos citados acima, surge uma tenso Va
sobre o banco de capacitores. Sabendo que a carga armazenada em um capacitor
dada por:
(5)
E que a capacitncia total do banco 2C. Logo, a carga total armazenada

no banco :
=2
3.1.2.
(6)
Reteno
Esta segunda etapa da converso inicia-se ao abrir a chave SB, fazendo com
que o barramento superior seja desconectado do ground. Na sequncia, as chaves
conectadas aos terminais inferiores dos capacitores so ligadas ao ground. Como
no existiu nenhum caminho de descarga durante estes chaveamentos, a carga
armazenada nos capacitores continua sendo 2CVa e como consequncia a tenso
presente no barramento superior passa a ser -Va.
28
Para que esta etapa da converso seja finalizada, a chave SA que antes
estava ligada a tenso analgica que se quer converter, passa a ser ligada a uma
tenso de referncia que ser utilizada na prxima etapa de converso.
3.1.3.
Redistribuio de Carga
Esta pode ser considerada a etapa mais importante da converso, pois

nela que ocorrer a formao da palavra digital referente tenso analgica
aplicada a entrada deste conversor.
Esta etapa pode ser dividida em n fases, onde n igual ao nmero de bits
da sada do conversor, e em cada uma destas fases que as chaves referentes a
cada um dos bits so controladas atravs das informaes do comparador de tenso
e do sistema de controle.
A partir de agora ser feita a anlise da primeira fase da etapa de
redistribuio de carga, nesta primeira fase que ser definido o bit mais
significativo.
A etapa inicia-se quando a chave S7 conectada ao barramento inferior
onde est tambm conectada a chave SA que est ligada tenso de referncia
VREF, neste momento formado o circuito equivalente mostrado na Figura 12, onde
observa-se a tenso VREF conectada a um capacitor de capacitncia C em srie a
outro capacitor de mesmo valor, fechando o circuito no ground. Este segundo
capacitor citado na verdade a associao em paralelo de todos os outros
capacitores do circuito.
29
Figura 12: Circuito Equivalente
Este circuito observado forma um divisor de tenso capacitivo, que resulta

em um aumento da tenso do barramento superior em VREF/2, conforme se pode
observar no equacionamento abaixo.
1
=
(7)
Manipulando algebricamente a equao (7), chega-se as equaes (8) e (9).
1
=
(8)
(9)
30
Neste ponto do equacionamento C1 e Ceq sero substitudos pelos valores

dos respectivos capacitores. A capacitncia do capacitor Ceq C, resultante da
associao em paralelo de todos os capacitores do circuito, exceto C1 que tambm
possui capacitncia C, resultando na equao (10).
(10)
Logo, simplificando a equao (10), o novo valor de tenso presente no

barramento superior pode ser observado na equao (11).
(11)
Depois da alterao na tenso do barramento superior, o sistema de

controle faz a amostragem da sada do comparador de tenso, para que se tome a
deciso se a chave S7 deve voltar a conectar-se ao ground, ou deve seguir
conectada ao barramento inferior.
Se Va for maior que VREF/2, segundo a equao (11), a tenso no
barramento superior continua sendo negativa, como neste mesmo barramento est
conectada a entrada no inversora do comparador de tenso e a entrada inversora
est conectada ao ground a sada deste comparador ser igual a zero (considerando
a sua sada como um sinal digital), e neste momento a partir desta entrada o sistema
de controle faz com que a chave S7 seja mantida na posio atual e no seja
retornada ao ground.
Por outro lado, se a tenso Va for menor que a tenso VREF/2 ocorrer o
contrrio, ou seja, a tenso no barramento superior deixar de ser negativa e
passar a ter um valor positivo. Neste momento a sada do comparador de tenso
passa a ser a sua tenso de saturao positiva, ou seja, apresenta nvel lgico alto,
31
e isto como entrada do sistema de controle digital deve fazer com que a chave S7
seja movida para o ground.
Depois de completada esta primeira fase da etapa de redistribuio de carga
passa-se para a prxima fase onde o mesmo procedimento ser repetido, porm
desta vez com a chave S6. Deve-se observar que agora ao passarmos esta chave
para o barramento inferior a tenso no barramento inferior ir aumentar segundo a
equao descrita abaixo.
(12)
Este valor bit7 ser dado pela posio da chave obtida na fase anterior onde
foi controlada a chave S7, se esta voltou para o ground o valor de bit7 igual a zero,
j se ela ficou conectada ao barramento inferior o valor de bit7 um.
3.2. Sistema de Controle Digital

O sistema que ser descrito nesta seo o responsvel pelo controle das
chaves presentes no circuito do conversor A/D por redistribuio de carga. Este
controle realizado com o uso de uma mquina de estados principal e mais alguns
elementos como um contador, um demultiplexador alm de portas lgicas e flip-flops
utilizados para que a implementao seja simplificada.
Este sistema digital de controle foi totalmente elaborado durante a realizao
deste trabalho, baseado no comportamento deste tipo de conversor.
Na Figura 13, observa-se o diagrama de blocos deste sistema.
32
Figura 13: Diagrama de Blocos do conversor A/D projetado
Nas subsees que seguem, sero discutidos os blocos deste sistema digital
de controle presente no conversor.
3.2.1.
A mquina de estados
Este pode ser considerado o bloco mais importante do sistema digital de

controle presente no conversor analgico-digital. O circuito sequencial responsvel
pelo controle direto das chaves SA e SB, que so chaves que atuam nas etapas de
amostragem e reteno, como j foi citado anteriormente neste trabalho. Este
circuito controla tambm os sinais de SET e RESET de um banco de 9 flip-flops,
onde a sada de cada um destes componentes ligada as chaves analgicas S7 a
ST, e estes sinais so responsveis pelo controle das mesmas. Esta mquina de
estados tambm apresenta como sadas dois sinais que serviro para clock tanto
para o contador como para o banco de 9 flip-flops.
33
Aps
identificao
do
problema,
como
primeira
parte
para
desenvolvimento do sistema digital responsvel pelo controle das chaves do circuito

do conversor A/D estudado neste trabalho, partiu-se para a modelagem da soluo
onde foi elaborado o diagrama de estado que pode ser visto na Figura 14.
Figura 14: Diagrama de estados da mquina principal
34
Este diagrama foi elaborado j pensando na utilizao de componentes

adicionais para facilitar a implementao. A partir do diagrama criado, foram
elaboradas tabelas verdade para os circuitos combinacionais de prximo estado e
de sada para esta mquina de estados.
Tendo as tabelas verdade j definidas, foram obtidas as expresses lgicas
do tipo somas de produtos, para que desta forma fossem implementados os circuitos
lgicos. Os conjuntos de expresses para cada um dos circuitos lgicos podem ser
observadas abaixo.
Conjunto de expresses de prximo estado da mquina de estados principal:
!" = #
! =#
"
"
$& + #
%%%$%& + #
%%%& + #
%%%$%& + #%%%%
%%%$%& + #%%%
! =#
$&
$&
$&
!$ = %%%$%
Conjunto de expresses de sada da mquina de estados principal
'( = #
%%% %%%$%& + #%%%%
') = #%%%"% %%%% %%%& + #%%%%
*+
=#
"
%%%$%& + #
&
%%%$%&
%%%$%&
35
,',
= %%%"% %%%% %%%
',
*+-./0 =
3.2.2.
%%% %%%$%
"
O contador
Este bloco do sistema digital de controle apresenta duas grandes

finalidades. A primeira delas gerar os trs bits de endereamento, que iro definir
qual ser a sada ativa do demultiplexador e a segunda que atravs destes bits de
sada do contador que ser definido quando se chegou ao fim de uma converso,
atravs do circuito de reset.
3.2.3.
O demultiplexador
O sinal de clock que ser utilizado para carregar os flip-flops

demultiplexado, pois o circuito elaborado apresenta as entradas de todos os flipflops interligadas, logo atravs do demultiplexador aplica-se o clock somente no flipflop que se deseja. Desta forma e com o auxlio do contador, o clock aplicado a
cada um dos flip-flops de forma sequencial da maneira que se deseja.
3.2.4.
O circuito de entrada dos registradores
Uma questo importante neste circuito o controle da entrada dos flip-flops

cujas sadas iro controlar as chaves analgicas. Sobre cada uma das chaves
necessita ser aplicado nivel lgico 1 no primeiro momento, para que a chave seja
36
ligada ao barramento inferior, e em um segundo momento dever ser aplicado um

determinado nvel lgico que depender da sada do comparador de tenso
presente no circuito do conversor. Como j foi citado anteriormente, se a sada do
comparador possuir nvel lgico 0, a chave que est sendo trabalhada no momento
deve ser mantida no barramento inferior, ou seja, o sinal de controle enviado
chave deve ter nvel lgico 1. J se a sada do comparador tiver nvel lgico 1, a
chave deve retornar ao ground, e para isso e necessrio enviar um sinal 0 para
esta chave. Para que este sequenciamento da entrada dos flip-flops seja obtido,
utilizado um circuito com um flip-flop uma porta lgica do tipo OU e um inversor.
3.2.5.
Circuito RESET/START
Este o bloco do sistema digital de controle que possui a funo de resetar

a mquina de estados principal, ao ser encerrado um ciclo de converso. Este
circuito possui como entrada a sada de uma porta lgica do tipo E. As entradas
desta porta lgica esto conectadas as sadas do contador presente no projeto.
Existe uma outra entrada presente neste circuito, que responsvel por dar incio a
um novo ciclo de converso.
37
4. Materiais
4.1. O Simulador SPICE

O SPICE (Simulated Program with Integrated Circuits Emphasis), como o
prprio nome j indica, um tipo de simulador que apresenta nfase na simulao
de circuitos integrados.
O simulador SPICE utilizado durante a realizao deste trabalho foi o
HSPICE, este um simulador de circuitos do tipo SPICE modo texto da fabricante
Synopsys. Este software realiza a leitura de um arquivo texto (netlist), que contm a
descrio do circuito e as opes de simulao e retorna alguns arquivos com a
anlise realizada do circuito, em alguns destes arquivos possvel observar
informaes como, por exemplo, pontos de operao, resultados de anlises e
mensagens de erro. Na maior parte das vezes a anlise destes arquivos de sada
realizada atravs de uma interface grfica, para que desta forma possam ser
plotados os sinais em pontos determinados do circuito.
Figura 15: Etapas de uma simulao SPICE
38
Na Figura 15 pode ser observada a sequncia utilizada para a realizao de

simulaes em um software do tipo SPICE modo texto. No caso especfico deste
trabalho, como j foi citado, o simulador SPICE utilizado foi o HSPICE e o software
utilizado como interface grfica foi o MATLAB. Para facilitar a integrao entre o
MATLAB e os arquivos de sada do simulador HSPICE, foi utilizada uma toolbox
chamada Hspice Toolbox for Matlab and Octave. Esta toolbox apresenta uma srie
de rotinas escritas para Matlab que auxiliam no tratamento e na visualizao dos
sinais gerados pelo HSPICE. Ela tambm muito til em casos onde se deseja fazer
tratamento dos sinais, o que no possvel em processadores grficos utilizado
normalmente juntamente com os simuladores SPICE.
4.1.1.
Criao de componentes
O circuito apresentado neste trabalho, sobre o qual foram realizadas as

simulaes apresenta uma parte analgica, onde esto presentes um banco de
capacitores e algumas chaves, mas tambm apresenta uma parte puramente digital,
que o circuito de controle responsvel pelo controle das chaves analgicas.
Como no est presente no escopo deste trabalho a anlise das possveis
falhas e limitaes que podem ocorrer por motivos de no idealidade do circuito
digital, este foi construdo com a utilizao de componentes ideais, garantindo
tambm, desta forma, uma maior velocidade de simulao e um grande ganho em
relao convergncia da simulao.
Na sequncia sero mostradas como foi feita a descrio de alguns destes
componentes ideais.
4.1.2.
Portas Lgicas
As portas lgicas presentes no circuito foram descritas utilizando o conceito

de fontes de tenso controladas por tenso, este tipo de elemento descrito atravs
da letra E na netlist que ser utilizada no software SPICE.
39
Esta descrio utiliza-se de funes lineares definidas por partes, para gerar
os modelos de portas lgicas AND, NAND, OR e NOR, onde em cada caso apenas
uma entrada ir definir o estado da sada da porta. No caso das portas AND e NAND
utiliza-se apenas o menor valor da entrada, e j no caso dos modelos OR e NOR o
estado da sada defino apenas pelo valor da maior tenso de entrada. Na Figura
16 pode se observar como exemplo a descrio de uma porta do tipo AND de duas
entradas, a descrio das demais portas podem ser observadas no netlist completo,
presente no APNDICE 2 deste trabalho.
Figura 16: Descrio de uma porta lgica AND ideal de duas entradas
Neste caso a linha com ndice 158 representa a descrio da porta, j a

linhas 157 e 159 so utilizadas para descrever esta porta lgica como um
subcircuito, fazendo desta forma que a sua utilizao de forma repetitiva durante a
descrio do circuito seja feita de forma prtica.
4.1.3.
Flip Flops
Os flip-flops utilizados no circuito digital presente no projeto foram descritos

com a utilizao das portas lgicas ideais que j foram citadas anteriormente. Como
base foi utilizado o modelo de um flip-flop do tipo JK mestre-escravo. O circuito
deste flip-flop pode ser observado na Figura 17.
40
Figura 17: Circuito combinacional de um flip-flop do tipo JK
Vale ressaltar que este flip-flop descrito apresenta alm das entradas
padres J, K e CLK, contm tambm duas entradas assncronas que so SET e
RESET, que sero bastante importantes no circuito digital projetado.
Para a elaborao do flip-flop do tipo D, utilizou-se este flip-flop JK j
descrito, e foi feita a insero de um inversor entre as entradas JK, ou seja, a
entrada D ligada diretamente a entrada J, e na entrada K ligado o sinal D
negado.
4.1.4.
Contador de 3 bits
Um contador de 3 bits necessrio no circuito digital de controle das

chaves. Para a sua descrio foi utilizado apenas flip-flops do tipo D que j haviam
sido descritos. O circuito deste contador pode ser observado na Figura 18.
41
Figura 18: Circuito sequencial de um contador de 3 bits
Este contador incrementado a cada borda de subida do sinal de clock. As

entradas de reset dos flip-flops so interligadas, criando desta forma uma entrada
RESET assncrona neste contador que a qualquer momento pode ser utilizada para
fazer com que a contagem volte para o estado inicial.
Assim como nos outros componentes, o contador foi descrito na forma de
subcircuito, no com o intuito de facilitar a insero do componente mais de uma
vez, o que no acontece no circuito projetado, mas sim para garantir a organizao
do arquivo de texto (netlist) que ser carregado no software SPICE.
4.1.5.
Demultiplexador
Para a elaborao do circuito digital de controle das chaves, surgiu a

necessidade da utilizao de um demultiplexador. Este componente foi elaborado
utilizando as portas lgicas ideais j citadas anteriormente.
Ele possui uma entrada de sinal e trs entradas que so responsveis pelo
endereamento das oito sadas presentes neste componente.
42
Figura 19: Circuito combinacional do demultiplexador utilizado
Na Figura 19, pode ser observado o esquemtico do demultiplexador

utilizado no circuito projetado.
43
5. Resultados
5.1.
Simulaes do circuito de controle
Este captulo dedicado a mostrar os resultados obtidos com a simulao

do circuito proposto. Em um primeiro momento pode-se analisar os sinais obtidos
no circuito digital de controle, para que posteriormente seja feita a anlise da parte
analgica do circuito, onde podero ser observados os sinais presentes nos bancos
de capacitores.
Na Figura 20, observa-se alm de sinal se clock utilizado, os sinais de sada
da mquina de estados presente no circuito.
CLK
4
2
0
SA
Figura 20: Sinais de Sada da Mquina de Estados
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
SB
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLKFF
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
RESET
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
SET
4
2
0
CLKCONT
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
Dos sinais apresentados na Figura 20, apenas SA e SB controlam

diretamente chaves do conversor, os demais sinais so utilizados nos controle dos
demais componentes.
Na Figura 21, pode-se observar as sada Q dos flip-flops da mquina de
estados.
44
Figura 21: Sadas Q dos FFs da mquina de estados
CLK
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
Q3
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
Q2
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
Q1
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
Q0
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
A Figura 22 apresenta os sinais de clock sobre cada um dos flip-flops de

sada. As sadas Q destes flip-flops so ligadas as chaves analgicas que controlam
a carga e descarga dos capacitores do conversor.
45
CLK 7
Figura 22: Sinais de Clock sobre os FFs de Sada
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK 6
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK5
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK4
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK 3
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK2
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK1
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
CLK0
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
A seguir so apresentadas duas figuras que apresentam operaes limites

do conversor. A Figura 23 foi elaborada como se a entrada do conversor analgicodigital fosse igual a zero, e desta forma se pode observar o comportamento das
chaves durante todas as etapas da converso neste caso. J a Figura 24 apresenta
a situao contrria, onde a tenso de entrada mxima tenso de entrada deste
conversor. Para uma correta anlise destas figuras, deve-se saber que quando
aplicado nvel lgico 1, as chaves esto conectadas ao barramento inferior, e
quando aplicado nvel lgico 0, estas chaves esto conectadas ao ground.
46
S7
Figura 23: Compartamento dos sinais aplicados s chaves - Va=0
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S6
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S5
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S4
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S3
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S2
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S1
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S0
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
S7
Figura 24: Compartamento dos sinais aplicados s chaves - Va=VMx
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S6
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S5
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S4
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S3
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S2
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S1
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
S0
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-3
x 10
47
Observa-se que na Figura 23, onde a entrada do conversor era nula, durante
as etapas de redistribuio de carga, cada uma das chaves foi em algum momento
conectada ao barramento inferior, mas logo aps retornou para o ground, indicando
que o respectivo bit da palavra digital de sada 0.
J na Figura 24, nota-se exatamente o contrrio, todas as chaves so
conectadas ao barramento inferior, e no voltam a conectar-se ao ground, indicando
desta forma que os respectivos bits da palavra digital de sada neste caso so 1.
5.2. Funcionalidade do sinal START

Nesta etapa da simulao, ser realizado um teste, para garantir a
funcionalidade do sinal de start. Este sinal ser aplicado aps a finalizao de uma
etapa de converso, para que uma nova inicie-se.
CLK
Figura 25: Aplicao do sinal START
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
2
-5
SA
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
2
-5
SB
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
2
-5
CLK FF
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
RESET
-5
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
2
-5
SET
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
CLKCONT
-5
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
START
-5
x 10
4
2
0
0.2
0.4
0.6
0.8
1.2
1.4
1.6
1.8
2
-5
x 10
48
Observa-se na Figura 25, que aps a aplicao do sinal START, que pode
ser visualisado na ltima linha do grfico, um novo ciclo de converso foi iniciado.
Isso pode ser notado atravs do comportamento das sadas da mquina de estados,
que passam a repetir-se.
5.3. Simulaes com valores

Nesta seo so mostrados alguns testes realizados no conversor.
Aplicando uma tenso de 2V na entrada analgica do conversor, foi obtido o
grfico mostrado na Figura 26, onde se pode observar os sinais aplicados sobre
cada uma das chaves que controlam a carga e descarga dos capacitores.
S7
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S6
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S5
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S4
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S3
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S2
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S1
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S0
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
Sabendo que a faixa de entrada do conversor simulado 0 3V3, e ele

apresenta 8 bits de sada, podemos ento calcular a sua resoluo, utilizando a
equao 13.
49
1=
2 1
(13)
3,3
1
(14)
1 = 12,94 7
(15)
1=
24
Tendo conhecimento da resoluo deste conversor, pode-se calcular qual a

palavra digital presente em sua sada para qualquer valor de entrada dentro da sua
faixa de operao.
!=
(16)
Onde D o valor da sada em decimal.

Para o caso de Va=2V, tem-se:
2
12,94 109"
(17)
! = 154,6 155
(18)
!=
Agora basta transformar este nmero decimal em binrio, para que se

obtenha a palavra de sada digital do conversor.
155
= 10011011
(19)
Comparando o valor binrio obtido na equao 19, com na Figura 26, notase que a converso foi realizada com sucesso, pois se observa que aps a
50
finalizao da converso os sinais aplicados as chaves S7 a S0 so exatamente

correspondentes aos 8 bits da palavra digital de sada calculados.
Realiza-se agora os clculos para uma tenso analgica de entrada igual a

1V.
1
12,94 109"
(20)
! = 77,28 77
(21)
!=
Agora basta converter este valor decimal para binrio.
77
= 01001101
(22)
Observando na Figura 27 os sinais aplicados as chaves aps o fim da

converso, nota-se que novamente o conversor apresentou o comportamento
adequado, validando desta forma a sua funcionalidade.
51
S7
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S6
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S5
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S4
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S3
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S2
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S1
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
S0
x 10
4
2
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
5.4. Comportamento do sinal do barramento superior

Nesta seo ser tratado o comportamento da tenso no barramento
superior do banco de capacitores, que o mesmo ponto onde se conecta a entrada
no inversora do comparador de tenso presente no circuito.
Para a realizao desta simulao, utilizou-se uma tenso analgica de
entrada do conversor com valor de 2V.
Como j foi comentado anteriormente neste trabalho, pode-se confirmar na
Figura 28, que a tenso sobre o barramento superior aps as etapas de amostragem
e reteno igual tenso analgica de entrada, porm com sinal trocado.
52
Tenso sobre o barramento superior
0.5
0
-0.35 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
Ao passar a conectar a chave S7 ao barramento inferior, ocorre a formao

de um divisor capacitivo, fazendo com que a tenso do barramento superior seja
incrementada de VREF/2, o que tambm pode ser observado na Figura 28.
)>
2
3,3
2
)>
= 2 +
)>
= 0,35
(23)
(24)
(25)
Como neste caso a tenso do barramento superior no passou a ser

positiva, a sada do comparador continua com sua sada apresentando nvel lgico
0, indicando desta forma que a chave S7 deve ser mantida conectada ao
barramento inferior e que o bit mais significativo est definido como 1, iniciando-se
assim a formao da palavra digital de sada.
53
A prxima chave a ser trabalhada S6, onde desta vez a tenso sobre o
barramento superior ser incrementada de VREF/4.
)>
)>
)>
+1
(26)
3,3 3,3
+
2
4
(27)
(28)
= 0,475
Como se observa na Figura 29, a tenso sobre o barramento superior

passou a ser positiva fazendo com que a sada do comparador de tenso neste
momento passe a ter valor lgico 1, indicando ao sistema de controle que a chave
S6 deve retornar ao ground, desta forma a tenso sobre o barramento superior
retorna ao valor anterior.
0.475 V
0.5
0
-0.35 V
-0.35 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
54
O mesmo comportamento observado nas chaves S7 e S6, deve se repetir

para o restante das chaves. Onde cada uma delas conectada ao barramento
inferior em um primeiro momento, e se a tenso no barramento superior passar a ser
positiva, esta chave deve retornar ao ground, caso contrrio no.
As figuras a seguir mostram este comportamento.
0.5
0.06254 V
-0.35 V
-0.5
-0.35 V
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
55
0.5
-0.1437 V
-0.35 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
0.5
-0.04058 V
-0.1437 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
56
0.5
0.01099 V
0
-0.04058 V
-0.04057 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
0.5
-0.01479 V
0
-0.04057 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
57
0.5
-4.928e-10 V
-0.01479 V
-0.5
-1
-1.5
-2
-2 V
-2.5
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
-5
x 10
Observando estas figuras pode se notar que as chaves S7, S4, S3, S1 e S0
foram mantidas conectadas ao barramento inferior, j as chaves S6, S5 e S2
retornaram ao ground, isto indica que a palavra digital de sada nesta converso
100110112, concordando com o que foi observado na Figura 26 e na equao 19.
58
6. Concluses
Com a evoluo e popularizao do processamento de sinais digitais,
ocorreu um grande avano nas tecnologias de conversores analgico-digitais e com
isso passaram a ser utilizadas inmeras arquiteturas deste tipo de componente, com
diferentes topologias e apresentando caractersticas diferentes entre si.
Neste trabalho foi realizado o estudo do conversor A/D que utiliza o mtodo
das aproximaes sucessivas atravs da redistribuio de carga. Como ponto alto
do trabalho, partindo do conhecimento comportamental deste tipo de conversor, foi
elaborado um circuito digital de controle, que pode ser considerado o crebro deste
conversor. Este sistema atua sobre chaves analgicas que controlam a carga a
descarga dos capacitores durante as etapas de amostragem, reteno e
redistribuio de carga.
Na etapa de simulao deste conversor, tomou-se como escolha descrever
o circuito utilizando componentes ideais, fazendo com que o objetivo do trabalho
seja a validao da soluo adotada. Aps a realizao das simulaes, pode-se
observar que o conversor est realizando as converses da forma com que foi
planejado, garantindo desta forma a funcionalidade do sistema digital de controle
projetado.
Como proposta de trabalhos futuros, pode-se partir da topologia definida
aqui, para que este circuito passe a ser implementado com a utilizao de
componentes reais, ou seja, que apresentem as no idealidades que no foram
levadas em conta durante a realizao das simulaes apresentadas neste trabalho.
Citam-se aqui algumas caractersticas que devem ser levadas em conta: o atraso
das portas lgicas, a resistncia das chaves analgicas, os componentes parasitas
nos capacitores do banco, as no idealidades do comparador de tenso. Com estes
comportamentos inseridos pode-se partir para o clculo de algumas caractersticas
do conversor que no foram abordadas neste trabalho por no fazer muito sentido
no caso de um circuito ideal, como por exemplo, a mxima frequncia de operao,
o erro de no linearidade entre outras.
Como consequncia, pode-se partir tambm para os estudos de anlise de
falhas neste tipo de conversor, tanto ao nvel de simulao, como prtico.
59
Futuramente, pode-se tambm partir para a descrio deste circuito com a

utilizao de transistores, para que na sequncia seja feita a sua implementao em
silcio, partindo desta forma para uma aplicao prtica do conversor. Vale ressaltar
que uma das principais vantagens dessa arquitetura de conversor a facilidade
integrao em processos CMOS. As chaves presentes no circuito, por exemplo,
podem ser implementadas com a utilizao de portas de transmisso, construdas
com dois transistores MOSFET complementares, que so estruturas bastante
adequadas para este tipo de aplicao.
60
7. Referncias
[1] Analog-to-Digital Converter Design Guide. (2004). Acesso em 01 de 05 de 2013, disponvel em

www.microchip.com
[2] BAKER, B. (2011). How delta-sigma ADCs work, Part 1. Acesso em 30 de 05 de 2013, disponvel em
http://www.ti.com/
[3] JESPERS, P. G. (2001). Integrated Corverters. D to A and A to D Architectures, Analysis and
Simulation. New York: Oxford University Press.
[4] KESTER, W. (2004). Analog-Digital Conversion. Analog Devices.
[5] MALOBERTI, F. (2007). Data Converters. Dordrecht: Springer.
[6] MANGANARO, G. (2012). Advanced Data Converters. Cambridge: Cambridge University Press.
[7] RAZAVI, B. (1995). Principles of Data Conversion System Design. Wiley - IEEE PRESS.
[8] SCHREIER, R., & TEMES, G. (2005). Understanding Delta-Sigma Data Converters. Wiley - IEEE
Press.
61
APNDICE 1 CIRCUITO DO SISTEMA DIGITAL DE CONTROLE
62
63
APNDICE 2 NETLIST SPICE
* --- TCC: ESTUDO E SIMULAO DE UM CONVERSOR A/D

* --- Max Feldman
*** --- Declarao de Fontes --- ***
VDD VDD 0 3.3
V1 CLK_MASTER 0 pulse(0 3.3 100n 0 0 100n 200n)
Vreset RESET_MASTER 0 pulse(0 3.3 0 0 0 10n 2000u)
Vs START_X 0 0
.global VDD
* Tenso de Entrada do Conversor
V2 V_A 0 2
* Tenso de Referncia
V3 V_REF 0 3.3
*
* CIRCUITO DE CONTROLE
*****************************************************************
* Mquina de Estados Principal
* Entradas: CLK_MASTER / RESET_MP
* Sadas: SA / SB / CLK_IN / RESET_C / SET_C / CLK_CONT
X000 D3 CLK_MASTER 0 RESET_MP Q3 Q3N FF_D
* Circuito Combinacional de Prximo Estado
X004 Q3 Q0N N001 AND2
X005 Q1 Q2 Q0 N002 AND3
X006 N001 N002 D3 OR2
X007 Q3 Q0 N003 AND2
X008 Q2 Q1N N004 AND2
X009 Q2 Q0N N005 AND2
X010 Q2N Q1 Q0 N006 AND3
X011 N003 N004 N005 N006 D2 OR4
X012 Q1 Q0N N007 AND2
X013 Q1N Q0 N008 AND2
X014 N007 N008 D1 OR2
R000 Q0N D0 0
* Circuito Combinacional de Sada
64
X015 Q2 Q1N Q0N N009 AND3

X016 Q2N Q1 N010 AND2
X017 N009 N010 SA OR2
X018 Q3N Q2N Q1N N011 AND3
X019 Q2N Q1 Q0N N012 AND3
X020 N011 N012 SB OR2
X021 Q3 Q0N N013 AND2
X022 Q2 Q1 Q0N N014 AND3
X023 N013 N014 CLK_IN OR2
X024 Q2 Q1N Q0N RESET_C_X AND3
X025 Q3N Q2N Q1N Q0 SET_C AND4
X026 Q3 Q0 CLK_CONT AND2
*****************************************************************
* CONTADOR
* Entradas: CLK_CONT RESET_MASTER
* Sadas: A2 A1 A0
X027 CLK_CONT RESET_MASTER A2 A1 A0 CONT3
*****************************************************************
* DEMULTIPLEXADOR
* Entradas: A2 A1 A0 CLK_IN
* Sadas: CLK7...CLK0
X028 A2 A1 A0 CLK_IN CLK7 CLK6 CLK5 CLK4 CLK3 CLK2 CLK1 CLK0 DEMUX
*****************************************************************
* Circuito de entrada dos FF
* Entradas: COMP / RESET_MP / CLK_IN
* Sada: IN
X029 DX CLK_IN 0 RESET_MP QX DX FF_D
X030 COMP N015 INVERSOR
X031 N015 DX IN OR2
*****************************************************************
* FF das chaves
X032 IN CLK7 SET_C RESET_C S7 S7N FF_D
65

X040 IN 0 SET_C RESET_C ST STN FF_D
*****************************************************************
* CONTROLE DE RESETs
X200 RESET_MASTER RESET_MP_X RESET_MP OR2
X201 RESET_MASTER RESET_C_X RESET_C OR2
X202 RESET_MASTER START_X START OR2
*****************************************************************
* Indicador do contador
X041 A2 A1 A0 ANDX AND3
*****************************************************************
* Mquina Secundria
X042 ANDX ANDXN INVERSOR
X043 VDD ANDXN 0 START RESET_MP_X QSN FF_D
*****************************************************************
* Banco de Capacitores
C7 COMP_IN N_C7 12.8p
C3 COMP_IN N_C3 .8p
C2 COMP_IN N_C2 .4p
C1 COMP_IN N_C1 .2p
C0 COMP_IN N_C0 .1p
CT COMP_IN N_CT .1p
*****************************************************************
* Chaves
XC7_1 N_C7 0 S7N CHAVE
XC7_2 N_C7 SEL S7 CHAVE
66

XCT_1 N_CT 0 STN CHAVE
XCT_2 N_CT SEL ST CHAVE
XSB COMP_IN 0 SB CHAVE
X888 SA SAN INVERSOR
XSA_1 SEL V_REF SAN CHAVE
XSA_2 SEL V_A SA CHAVE
Xcomp COMP_IN 0 COMP amp_op

*****************************************************************
****************************
*** --- Subcircuitos --- ***
****************************
** Portas Lgicas
.subc AND2 in1 in2 out
Eand2 out 0 and(2) in1 0 in2 0 0v,0v 3.3v,3.3v
.ends
.subc AND3 in1 in2 in3 out
Eand3 out 0 and(3) in1 0 in2 0 in3 0 0v,0v 3.3v,3.3v
.ends
.subc AND4 in1 in2 in3 in4 out
Eand4 out 0 and(4) in1 0 in2 0 in3 0 in4 0 0v,0v 3.3v,3.3v
.ends
.subc OR2 in1 in2 out
Eor2 out 0 or(2) in1 0 in2 0 0v,0v 3.3v,3.3v
.ends
.subc OR3 in1 in2 in3 out
67
Eor3 out 0 or(3) in1 0 in2 0 in3 0 0v,0v 3.3v,3.3v

.ends
.subc OR4 in1 in2 in3 in4 out
Eor4 out 0 or(4) in1 0 in2 0 in3 0 in4 0 0v,0v 3.3v,3.3v
.ends
.subc INVERSOR in out
Einv out 0 PWL(1) in 0 .7v,3.3v 1v,0v
.ends
.subc NAND2 in1 in2 out
Eand2 outx 0 and(2) in1 0 in2 0 0v,0v 3.3v,3.3v
Einv out 0 PWL(1) outx 0 .7v,3.3v 1v,0v
.ends
.subc NAND3 in1 in2 in3 out
Eand3 outx 0 and(3) in1 0 in2 0 in3 0 0v,0v 3.3v,3.3v
.ends
.subc NOR3 in1 in2 in3 out
Eor3 outx 0 or(3) in1 0 in2 0 in3 0 0v,0v 3.3v,3.3v
.ends
** Contador de 3 bits
.subc CONT3 CLK RESET bit2 bit1 bit0
X101 D0 CLK 0 RESET bit0 D0 FF_D
X102 D1 D0 0 RESET bit1 D1 FF_D
X103 D2 D1 0 RESET bit2 D2 FF_D
.ends
** Flip-Flop JK
.subc FF_JK J K CLK SET RESET Q QN
X112 CLK CLKN INVERSOR
X113 QN J CLKN S1 AND3
X114 CLKN K Q R1 AND3
X115 S1 SET S2 R2 NOR3
X116 R2 RESET R1 S2 NOR3
X117 R2 CLK AA AND2
X118 CLK S2 BB AND2
X119 AA RESET QN Q NOR3
X120 Q SET BB QN NOR3
.ends
** Flip-Flop D
.subc FF_D D CLK SET RESET Q QN
X121 D O0 CLK SET RESET Q QN FF_JK
X122 D O0 INVERSOR
.ends
68
** Demultiplexador
.subc DEMUX A2 A1 A0 I O0 O1 O2 O3 O4 O5 O6 O7
X123 A2 A2N INVERSOR
X126 A2N A1N A0N I O0 AND4
X127 A2N A1N A0 I O1 AND4
X128 A2N A1 A0N I O2 AND4
X129 A2N A1 A0 I O3 AND4
X130 A2 A1N A0N I O4 AND4
X131 A2 A1N A0 I O5 AND4
X132 A2 A1 A0N I O6 AND4
X133 A2 A1 A0 I O7 AND4
.ends
** Chave
.subc CHAVE A B C
G1 A B VCR PWL(1) C 0 0,1000meg 1v,0.1m
.ends
** Comparador de Tenso
.subckt amp_op 1
2
3
E1 3 0 1 2 1E5 max = 3.3 min= 0
.ends
*
*** --- Simulao --- ***
.TRAN 0.0000009u 10u
.option post
.END
*
69
APNDICE 3 SCRIPT PARA SIMULAO EM MATLAB

% TCC: ESTUDO E SIMULAO DE UM CONVERSOR A/D DO TIPO REDISTRIBUIO
DE CARGA
% Max Feldman
%% Inicializao
clear all;
close all;
clc;
%% Leitura do Arquivo Sada Spice (.tr0)
a=loadsig('C:\Users\Max\Desktop\final\final.tr0');
lssig(a);
t = evalsig(a,'TIME');
%% Leitura das Variveis
CLK = evalsig(a,'clk_master');
SA = evalsig(a,'sa');
SB = evalsig(a,'sb');
CLK_IN = evalsig(a,'clk_in');
RESET = evalsig(a,'reset_c');
SET = evalsig(a,'set_c');
CLK_CONT = evalsig(a,'clk_cont');
Q3 = evalsig(a,'q3');
CLK7 = evalsig(a,'clk7');
S7 = evalsig(a,'s7');
ST = evalsig(a,'st');
COMP_IN = evalsig(a,'comp_in');
BI = evalsig(a,'sel');
COMP = evalsig (a,'comp');
start = evalsig(a,'start_x');
70
%% Sinais de Sada da Mquina de Estados

figure(1)
subplot(7,1,1)
plot(t,CLK,'-k','linewidth',2); ylabel('CLK'); axis([0 10E-6 0 4]);
subplot(7,1,2)
plot(t,SA,'-k','linewidth',2); ylabel('SA'); axis([0 10E-6 0 4]);
subplot(7,1,3)
plot(t,SB,'-k','linewidth',2); ylabel('SB'); axis([0 10E-6 0 4]);
subplot(7,1,4)
plot(t,CLK_IN,'-k','linewidth',2); ylabel('CLK_F_F'); axis([0 10E-6 0 4]);
subplot(7,1,5)
plot(t,RESET,'-k','linewidth',2); ylabel('RESET'); axis([0 10E-6 0 4]);
subplot(7,1,6)
plot(t,SET,'-k','linewidth',2); ylabel('SET'); axis([0 10E-6 0 4]);
subplot(7,1,7)
plot(t,CLK_CONT,'-k','linewidth',2); ylabel('CLK_C_O_N_T'); axis([0 10E-6 0 4]);
%% Sadas Q dos FFs da mquina de estados
figure(2)
subplot(5,1,1)
plot(t,CLK,'-k','linewidth',2); ylabel('CLK'); axis([0 10E-6 0 4]);
subplot(5,1,2)
plot(t,Q3,'-k','linewidth',2); ylabel('Q3'); axis([0 10E-6 0 4]);
subplot(5,1,3)
subplot(5,1,4)
subplot(5,1,5)
%% Sinais de Clock aplicados aos "FFs de Sada"
figure(3)
subplot(8,1,1)
plot(t,CLK7,'-k','linewidth',2); ylabel('CLK_7'); axis([0 10E-6 0 4]);
subplot(8,1,2)
subplot(8,1,3)
subplot(8,1,4)
subplot(8,1,5)
subplot(8,1,6)
subplot(8,1,7)
subplot(8,1,8)
%% Sinais Aplicados as Chaves Analgicas

figure(4)
subplot(8,1,1)
plot(t,S7,'-k','linewidth',2); ylabel('S_7'); axis([0 10E-6 0 4]);
subplot(8,1,2)
71
subplot(8,1,3)
subplot(8,1,4)
subplot(8,1,5)
subplot(8,1,6)
subplot(8,1,7)
subplot(8,1,8)
%% Sinal de Entrada do Comparador - Barramento Superior
figure(5)
plot(t,COMP_IN,'-k','linewidth',2); ylabel('Tenso sobre o barramento superior'); axis([0 10E6 -2.5 1]);
grid;
72

TCC Conversor AD

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

TCC Conversor AD

Încărcat de

Drepturi de autor:

Formate disponibile

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL

ESTUDO E SIMULAO DE UM CONVERSOR A/D

ESTUDO E SIMULAO DE UM CONVERSOR A/D

Projeto de Diplomao apresentado

Orientador: Prof. Dr. Tiago Roberto Balen

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL

ESTUDO E SIMULAO DE UM CONVERSOR A/D

desenvolvimento deste trabalho, em especial ao professor Tiago Roberto Balen.

Com a consolidao dos sistemas digitais de processamento de dados, confirma-se

Palavras-chave: Conversor A/D. Aproximaes sucessivas. Redistribuio de carga.

Keywords: A/D Converter. Successive approximations. Charge redistribution.

ESCOLHA DE UM CONVERSOR A/D

OS TIPOS DE CONVERSORES A/D MAIS COMUNS

2.2.1 Conversor A/D dupla rampa

2.2.2 O conversor A/D do tipo realimentao

2.2.3 O conversor A/D do Tipo Flash

2.2.4 O conversor A/D do tipo Delta-sigma

O CONVERSOR A/D POR APROXIMAES SUCESSIVAS DO TIPO

3.1.3 Redistribuio de Carga

SISTEMA DE CONTROLE DIGITAL

3.2.1 A mquina de estados

3.2.4 O circuito de entrada dos registradores

3.2.5 Circuito RESET/START

4.1.1 Criao de componentes

4.1.2 Portas Lgicas

4.1.3 Flip Flops

4.1.4 Contador de 3 bits

SIMULAES DO CIRCUITO DE CONTROLE

FUNCIONALIDADE DO SINAL START

SIMULAES COM VALORES

COMPORTAMENTO DO SINAL DO BARRAMENTO SUPERIOR

APNDICE 1 CIRCUITO DO SISTEMA DIGITAL DE CONTROLE

APNDICE 2 NETLIST SPICE

APNDICE 3 SCRIPT PARA SIMULAO EM MATLAB

Figura 1: Ciclo de Tratamento de Sinais

Figura 2: Converso Analgica Digital

Figura 3: Conexes bsicas de um conversor A/D

Figura 4: Principais caractersticas de algumas arquiteturas de conversores A/D

Figura 5: Circuito base conversor dupla rampa

Figura 6: Rampas de Integrao

Figura 7: Estrutura de um Conversor A/D do tipo Realimentao

Figura 8: Estrutura de um conversor A/D do tipo Flash

Figura 9: Diagrama de blocos de um conversor A/D do tipo Delta-sigma

Figura 10: Fluxograma bsico de um algoritmo de aproximaes sucessivas

Figura 11: Circuito Base Conversor A/D por Redistribuio de Carga

Figura 12: Circuito Equivalente

Figura 13: Diagrama de Blocos do conversor A/D projetado

Figura 14: Diagrama de estados da mquina principal

Figura 15: Etapas de uma simulao SPICE

Figura 17: Circuito combinacional de um flip-flop do tipo JK

Figura 18: Circuito sequencial de um contador de 3 bits

Figura 19: Circuito combinacional do demultiplexador utilizado

Figura 20: Sinais de Sada da Mquina de Estados

Figura 21: Sadas Q dos FFs da mquina de estados

Figura 22: Sinais de Clock sobre os FFs de Sada

Figura 23: Compartamento dos sinais aplicados s chaves - Va=0

Figura 24: Compartamento dos sinais aplicados s chaves - Va=VMx

Figura 25: Aplicao do sinal START

Figura 26: Compartamento dos sinais aplicados s chaves - Va=2V

Figura 27: Compartamento dos sinais aplicados s chaves - Va=1V

Figura 28: Comportamento da tenso no barramento superior - Chave S7

Figura 29: Comportamento da tenso no barramento superior - Chave S6

Figura 30: Comportamento da tenso no barramento superior - Chave S5

Figura 31: Comportamento da tenso no barramento superior - Chave S4