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0XOWLSOH[RUHV 'LJLWDOHV
Sr. H. Leijon, UIT

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-1-

1.
1.1

XOWLSOH[RUHV 'LJLWDOHV
Introduccin

Los sistemas primarios de Modulacin por Impulsos Codificados (MIC; Pulse Code Modulation, PCM) sirven
para aplicaciones de corta distancia. En la red de media y larga distancia, donde se requiere alta capacidad de canal, es
ms econmico y prctico agrupar un gran nmero de sistemas de MIC en una sola lnea de transmisin comn, en vez
de usar varios sistemas primarios MIC. Estos sistemas de mayor orden son tambin llamados multiplexores digitales.
La tarea bsica de un multiplexor digital es combinar un nmero de flujos de impulsos de entrada, tributarios, en
un solo flujo de impulsos de salida, con una velocidad digital bruta que es algo mayor que la suma de las velocidades de
los tributarios y viceversa. En un sistema de segundo orden se combinan cuatro seales primarias MIC, en una seal
digital comn. Los dos sistemas primarios MIC estandarizados se originan en dos multiplexores digitales con diferentes
velocidades de bit (Ver Figura 1). Un mltiplex digital basado en el sistema MIC de 30 canales tiene una velocidad de
bit de 8448 Kb/s, mientras el sistema MIC de 24 canales alcanza una velocidad de bit de 6312 kb/s.

Mltiplex
Primario
MIC
3

1
Mltipl

Mltiplex
Digital
de
Segundo
Orden

2
S
3

N=30
N=24

Mltiplex
Primario
MIC

2048 kbit/s
1544 kbit/s

8448 kbit/s
6312 kbit/s

2048 kbit/s
1544 kbit/s

N=30
N=24

)LJXUD
Los sistemas de transmisin digital pueden agruparse jerrquicamente, del mismo modo que los sistemas de
Multiplexacin por Divisin de Frecuencia (MDF; Frequency Division Multiplexing, FDM). La Figura 2 muestra una
jerarqua de mltiplex digital, basada en el sistema MIC de 30 canales. Obsrvese que las facilidades de transmisin
pueden usarse no slo para voz modulada por impulsos codificados, sino tambin para datos, video-telfono, grupos
MDF y televisin
1er orden
2.048 Mbit/s
F
30
Datos

F
120

Multiplexor
Primario
MIC
Multiplexor
de
Datos
Multiplexor MIC
de
Segundo Orden
Codificador de
Video-telfono

2do orden
8.448

3er orden
34.368 Mbit/s

Multiplexor
Digital
de
3Segundo
4
Orden

1
2

Multiplexor
Digital

de
Tercer
Orden

1
1
2
3

MDF de Grupo
Maestro
Codificador de
TV

4to orden
139.264 Mbit/s

Multiplexor
Digital
de
Cuarto
Orden

2
3

)LJXUD

Multiplexor
Digital
de
Quinto
Orden

5to orden
~565 Mbit/s

1.2

(O 0 ~OWLSOH[ 'LJLWDO GH 6HJXQGR 2UGHQ

Los principios bsicos para la multiplexin digital son los mismos en todas las etapas jerrquicas. La
multiplexin en el multiplexor de segundo orden puede, por tanto, servir como un modelo general. El principio ms
importante para la multiplexacin digital es el proceso de entrelazamiento de bits, en el cual los tributarios son
combinados bit por bit en un solo flujo de bits de salida comn. (Ver Figura 3).

Entrelazamiento de Bit

1234

1234

1234

1234

)LJXUD
Cuando entran al entrelazador de bits, los cuatro tributarios tienen que estar sincronizados. Todos los multiplexores
primarios tienen relojes trabajando independientemente y dan por consiguiente, flujos de bits con ligeras diferencias de
velocidades de bits y por lo tanto, fases diferentes.
Para lograr la sincronizacin entre los tributarios, se colocan almacenadores o memorias intermedias (buffert memories)
entre los tributarios y el entrelazador de bits. Esto se muestra en el diagrama de bloque, en la Figura 4.
La
sincronizacin se logra ahora por la lectura de bits de la memoria intermedia con una velocidad de bit ms alta que
cuando se escriben los bit en ella. La velocidad de lectura es de 2112 Kb/s, dando por consiguiente, una velocidad de
bit de segundo orden de 4 x 2112 = a 8448 Kb/s. Una unidad de control ordena la lectura de las cuatro memorias
intermedias al mismo tiempo. La lectura tiene que hacerse en cascada (formando subtramas) a causa de la mayor
velocidad de bit.
Tributario 1

Memoria
Intermedia

2112 kb/s

Entrelazador
de Bits

Unidad de
Control
)LJXUD

8448 kb/s

La estructura de trama de segundo orden es determinada por la unidad de control donde la palabra de alineacin
de trama de servicio secundario (1111010000), dos bits de servicio y bits de control de justificacin, se insertan dentro
del tiempo disponible entre las cascadas (subtramas) - ver Figura 5.
212

Palabra de alineacin
de Trama

1111010000

1234
1

Bit para uso nacional


Bits
Contr.
Justif. 1

1234
Bits
Contr.
Justif. 2

1234
Bits
Contr.
Justif. 3

1234

Bit para transmisin de alarma

1234
50
424

1234
102

1234
51

636

1234
154

1234
103

848

1234
155

1234
156

1234
206

Bits disponibles
para justificacin

)LJXUD
Aqu los bits de control de justificacin y la palabra de cuatro bits No. 155, requieren una explicacin
ms detallada. Ya que a las velocidades de bit de los tributarios se les permite variar algo de su valor nominal de 2084
Kb/s mientras la velocidad de lectura de la memoria intermedia es siempre constante, existe un riesgo de agotar algunas
memorias intermedias. El riesgo se elimina deteniendo la lectura de esa memoria durante el perodo de un bit. La
palabra de cuatro bits No. 155 (un bit/tributario) se reserva para este propsito. Las posiciones del bit contienen ya
sea informacin de los tributarios o de los bits redundantes, dependiendo de la carga de las memorias intermedias.
Si una de las posiciones del bit en la palabra de bit No. 155 lleva informacin de tributarios, los tres bits de
control de justificacin correspondientes se fijan a UNO, de otro modo, se fijan a CERO. El multiplexor receptor puede
entonces tomar una decisin mayoritaria por medio de los tres bits de control de justificacin. Consecuentemente, un
error de un bit aislado no alterar el resultado.
En la direccin receptora, la palabra de alineacin de trama se usa como referencia cuando se divide la seal
digital de entrada en sus componentes. El estado de los bits de control de justificacin se anota, y las palabras de bits
No. 155 no deseados se remueven.. Los bits se escriben en memorias intermedias a fin de suavizar variaciones en la
transmisin. La lectura de las memorias intermedias toma lugar a la misma velocidad de bit que el promedio de la seal
original del tributario.

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