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I) PRINCIPE :
La description du systme se fait par un nombre fini dtats. Ci-dessous la reprsentation
schmatique dun systme 4 tats (M0 M3), 2 sorties (S1 et S2), 2 entres X et Y, sans
oublier lentre dhorloge qui fait avancer le processus, et celle de remise zro qui permet de
linitialiser :
M0
Y= 1
S1= 0
S2 = 0
M1
S1 = 1
S2 = 0
M3
dnomination de ltat
X= 0
M0
S1 = 0
S2 = 1
M2
S1 = 1
S2 = 1
S1 = 0
S2 = 0
condition
Y=1
de la
transition
conditionnelle
transition inconditionnelle
Ltat initial est M0. Les 2 sorties sont 0. Au coup dhorloge on passe inconditionnellement
ltat M1 sauf si la condition Y=1 a t vrifie, ce qui mne ltat M3 ou si X=0 a t
valid ce qui mne M2.
De M3 on revient au coup dhorloge M0. De M1 on passe M2, et de M2 on passe M 3...
Dans chaque tat on dfinit les niveaux des sorties.
II)
Pour des prcisions sur les rgles dcriture dune machine dtat 2 process voir
lANNEXE I.
PILLET JL TSEL
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WHEN
WHEN
WHEN
END CASE;
END process sorties
END diagramme ;
III)
SIMULATION :
1200ns =1
On obtient :
PILLET JL TSEL
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F1
AXE 1
F1
F2
HYPOTHESES de fonctionnement :
On dfinira les temps de fonctionnement des feux en fonction de la priode de lhorloge de
base. Pour la simulation T de lhorloge fera 1 s. Dans la ralit il suffira de connecter au
circuit une horloge de 1 seconde par exemple.
V1 dure 8 s, V2 dure 5s, et les feux oranges 1s.
On dcrit donc le fonctionnement global comme suit :
Laxe 1 vient de passer au vert (V1=1, R1 et O1=0 ; V2 et O2=0, R2=1). 8 s plus tard il passe
au orange (O1=1, R2=1). On laisse par scurit les 2 feux au rouge pendant une seconde (R1
et R2=1). 10 secondes se sont coules lorsquon ouvre le passage laxe 2 (V2 et R1=1). Le
cycle complet dure donc 17s.
Linitialisation doit placer le systme en tat de scurit, soit R1 et R2=1 pendant une
seconde. On libre ensuite laxe 1.
Il ny a pas dentre (appel piton...) dans cet exemple trs simplifi.
DIAGRAMME :
Les dnominations des tats sont choisies simples se souvenir
INIT
R1=R2=1
V1=V2=0
O1=O2=0
V11
R1=0
V1=1
V12
R1=0
V1=1
V13
R1=0
V1=1
V14
R1=0
V1=1
V15
R1=0
V1=1
V16
R1=0
V1=1
V17
R1=0
V1=1
OR2
V2=0
O2=1
V25
R2=0
V2=1
PILLET JL TSEL
V23
R2=0
V2=1
V22
R2=0
V2=1
4/12
V21
R2=0
V2=1
SEC
R1=1
O1=0
OR1
V1=0
O1=1
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END diagramme;
RESULTAT DE SIMULATION :
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V11
R1=0
V1=1
V12
R1=0
V1=1
V13
R1=0
V1=1
V14
R1=0
V1=1
V15
R1=0
V1=1
V16
R1=0
V1=1
AP1
V17
R1=0
V1=1
AP1=1
OR2
V2=0
O2=1
V25
R2=0
V2=1
AP1
V18
R1=0
V1=1
V24
R2=0
V2=1
V23
R2=0
V2=1
V22
R2=0
V2=1
V21
R2=0
V2=1
SEC
R1=1
O1=0
OR1
V1=0
O1=1
Les seules modifications apporter se situent dans le process asynchrone (Le type dcriture
de fichier en 2 process, prcdemment choisi, ne tolre pas dans le process synchrone dautre
mise jour de la variable dtat que par lhorloge et optionnellement par le reset):
WHEN V14 => R1<='0';V1<='1'; nextetat <= V15;
WHEN V15 =>R1<='0';V1<='1';
IF AP1='1'then nextetat <= OR1;
-- INTERRUPTION !
ELSE nextetat <= V16;
-- NORMAL
end if;
WHEN V16 => R1<='0';V1<='1';
IF AP1='1'then nextetat <= OR1;
ELSE nextetat <= V17;
end if;
WHEN V17 => R1<='0';V1<='1';
IF AP1='1'then nextetat <= OR1;
ELSE nextetat <= V18;
end if;
WHEN V18 => R1<='0';V1<='1'; nextetat <= OR1;
WHEN OR1 => V1<='0';O1<= '1'; nextetat <= SEC;
Rglage du TestBench :
horl demi priode de 0.5us
raz
0=1
0.75us=0
AP1
0=0
5.75us=1 8us=0
Simuler 20us
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12us=1
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SIMULATION :
Le signal AP1 passe 1 pendant V15. Il est donc pris en compte sur le front montant de V16,
qui branche OR1. Le reste du fonctionnement ne change pas.
On est en fonctionnement synchrone car les entres ne sont prises en compte que sur les fronts
dhorloge (ici front montant de V16). On peut vouloir aussi que les sorties soient affectes par
les entres immdiatement (en tenant compte des temps de propagation !) entres
asynchrones.
II)
...
WHEN V14 => R1<='0';V1<='1'; nextetat <= V15;
WHEN V15 =>R1<='0';V1<='1';
IF AP1='1'then V1<='0'; O1<='1';nextetat <= OR1;
ELSE nextetat <= V16;
end if;
WHEN V16 => R1<='0';V1<='1';
IF AP1='1'then V1<='0'; O1<='1';nextetat <= OR1;
ELSE nextetat <= V17;
end if;
WHEN V17 => R1<='0';V1<='1';
IF AP1='1'then V1<='0'; O1<='1';nextetat <= OR1;
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Ce qui donne la simulation suivante, partir dun TestBench identique celui prcdemment
employ :
Les sorties O1 & V1 sont affectes immdiatement aprs lappel AP1. Ltat OR1 vient
ensuite avec videmment les mmes tats des sorties O1 et V1.
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ANNEXE I
MACHINE DETAT A 2 PROCESS
Dans une machine dtat 2 process :
Le 1er process (process SYNCHRONE) met jour la variable dtat en cours ( signal :
etat), en la remplaant par le contenu dun autre signal appel : etat_suiv . Ceci se fait
chaque front dhorloge.
Ce 1er Process gre aussi la remise zro (entre : RAZ).
Lautre process (process ASYNCHRONE) met jour le signal etat-suiv en lui attribuant la
valeur dun tat de la liste (M0, M1), en fonction de conditions sur les entres ou de
lordre prvu des tats.
Il attribue aussi les niveaux des sorties.
1ER PROCESS (PROCESS SYNCHRONE) :
Il est appel aussi current state process .
Il met jour la variable dtat et doit possder une condition IF sur un front dhorloge. Il peut
possder une RAZ (optionnel). Il assigne (sans condition) la valeur de ltat suivant (next
state variable) la variable dtat courante sur un front. Le RAZ si elle existe, assigne une
valeur statique la variable dtat courante.
Ce process ne peut mettre jour aucun autre signal (sortie par exemple) ou variable !
2me PROCESS (PROCESS ASYNCHRONE) :
Il est appel aussi next state process .
Ne pas oublier de mettre dans sa liste de sensibilit les diffrents signaux (entres) qui seront
pris en compte dans les tats :
exemple : PROCESS ( etat, x, y, AP1)
Ce process est la partie combinatoire de la machine dtat et ne doit pas contenir de front
dhorloge.
Son architecture doit tre une simple structure de CAS. Lexpression teste dans les cas doit
tre la variable dtat courante.
Les variables dtat courant et next state doivent tre du mme type (entier, std_logic vector,
std_logic...).
Ce 2me process peut seulement assigner des valeurs la next state variable (etat_suiv), mais
ne peut pas lire ses valeurs.
Les variables dtat courant et next state ne peuvent pas tre un port de lentit laquelle
larchitecture appartient et aucune partie du corps de larchitecture ne peuvent lire ou crire
leurs valeurs sauf les 2 process.
SI on synthtise avec un fichier source VHDL crit sans suivre ces rgles, La synthse du
code sera faite mais pas en temps que state machine.
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ANNEXE II
STRUCTURES DE BASE DU LANGAGE VHDL
Sont regroupes dans cette annexe les descriptions utilises et rfrences dans le cours.
1)Entity :
An Entity is a primary library unit.
Syntax :
entity entity_name is
port (port_list);
end entity_name;
2)Architecture :
An Architecture is a secondary design unit.
Syntax :
architecture arch_name of entity_name is
declarations des signaux internes
begin
concurrent statements
end arch_name;
REMARQUES :
LENTITE est une boite noire vue de lEXTERIEUR ( composant avec ses
entres/sorties qui sont des PORTS).
BUS DADRESSES
SORTIES
/DRAM, /ROM1, /IO ...
DECODEUR
LARCHITECTURE est la structure interne de la boite (avec ses signaux internes relis ou
pas aux sorties de lentit).
&
SIGNAUX
EXTERNES :
PORT DE
LENTITE
S1
SIGNAUX
S2
>1
S3
S4
S5
&
SIGNAUX
EXTERNES :
PORT DE
LENTITE
INTERNES
&
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