Systmes logiques

ISET GABES

Chapitre V:

Les circuits logiques combinatoires

I-

Introd uction :
Les composants utiliss jusqu maintenant (ET, OU, NON-ET, Xor,) faisant partie
de la catgorie SSI (Small Scale Integration).

Le progrs technique ralis en

conception de circuits intgrs ont permis de concevoir des circuits un peut plus
complexes permettant de raliser des fonctions plus gnrales. Ces circuits
reprsentent les circuits dintgration moyenne (MSI Medium Scale Integration).

II- Les c ircu its int grs d co deu rs:

1/ Dfinition:
Un dcodeur 1 parmi 2n (une sortie parmi n entres), est un circuit logique n entres
et 2n sorties, qui fournissent tous les produits Pi qui identifient toutes les combinaisons de n
variables dentre.
Les sorties sont actives ltat 0 (vraies au niveau bas). On a donc une seule sortie ltat
0, celle qui dcode la combinaison prsente sur les entres; toutes les autres sont ltat 1.

Y0
Y1
Y2

Dcodeur

Y2n -1

An-1

A2 A1 A0

Dcodeur 1 parmis 4
Les circuits intgrs dcodeurs (ainsi que dautres circuits intgrs) possdent
gnralement une ou plusieurs entres de validation:
- Entres de validation actives => fonctionnement normal du circuit.
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- Entres de validation inactives => les sorties sont au niveau haut

le code dentre.

2/ Les dcodeurs intg rs TTL:

a- Le dcodeur 1/8 74LS138 :
* Table de vrit:

Entres

Sorties

Validation

Donnes

E1

E2

E3

A2

A1

A0

S0

S1

S2

S3

S4

S5

S6

S7

Remarque: On peut raliser des dcodeurs de taille quelconque par combinaisons des
prcdents en utilisant les entres de validation.
Exemple: un circuit de dcodage des combinaisons de 5 variables: 1 parmi 32, en utilisant 4
dcodeurs 1 parmi 8 ou bien 2 dcodeurs 1 parmi 16.
b- Les dcodeurs DCB-dcimal: exemple: 74-42
Chaque sortie passe au niveau BAS quand son entre DCB correspondante e st applique.
Dans le cas des codes qui ne sont pas des reprsentations DCB, aucune des sorties nest mise
son niveau VRAI.
c- Les dcodeurs DCB-7segments: exemple: 74-47
Un dcodeur DCB-7segments accepte en entre les 4 bits DCB et rend actives les sorties qui
permettent dallumer les segments reprsentant le chiffre correspondant.

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=> Les anodes des diodes sont toutes runies Vcc (+5V). Leurs cathodes sont connectes au
travers de rsistances limitatrices de courant aux sorties.
3/ A pplicatio n d es d co deu rs :
La ralisation dune fonction crite sous forme somme de produit est vidente avec un
dcodeur (pas de simplification).
a- Ralisation dune fonction avec un dcodeur 1/8 et un oprateur NAND 4 entres:
Sortie

CBA

S0

0 0 0

S1

0 0 1

S2

0 1 0

S3

0 1 1

S4

1 0 0

S5

1 0 1

S6

1 1 0

S7

1 1 1

C B

A
7 4 LS1 3 8

0
1

A
B

S
S

2
3

Y(A,B,C)

E1
E2
E3

Y C.B.A C.B.A C.B.A C.B.A

b- Exercice:
i)Raliser un dcodeur 1 parmi 32 en utilisant 4 dcodeurs 74LS138 et un inverseur. Un code
dentre de 5 bits A4 A3 A2 A1 A0 ne valide quune seule sortie parmi les 32 pour chacune des 32
reprsentations dentres possibles.
ii) Quelle est la sortie active si A4 A3 A2 A1 A0 = 11001 ?

III- Le s c irc u its int grs Mu ltip lexe urs o u s lec teu rs
de d onn es (MUX):

Entres de
donnes

1/ Dfinition:

E0
E1
.
EN-1

MUX de N
donnes

S : Sortie

Cest un circuit logique qui permet de slectionner

une information logique parmi N informations:

A0 . . Ap : Entres de slection

- Les informations sont connectes N entres appeles entres de donnes .

- Le choix de lentre se fait partir dun nombre P de variables appeles variables de
slection .
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- Chaque combinaison des variables de slection adresse lune des entres do: N=2 P .

2/ Multiplexeur 2 entres: N=2 et P=1

Il permet daiguiller vers la sortie Y, une voie dinformation parmi 2 (E0 ,E1 ) suivant ltat
dune variable de slection note A0 .

* Table de fonctionnement:

*Symbole logique:
E0
E1

A0

Sortie Y

Slecteur de E0

Slecteur de E1

MUX de 2
donnes

*Table de vrit:
Y

A0
0
0
1
1

E1
X
X
0
1

E0
0
1
X
X

Y
0
1
0
1

Y(A0,E0,E1 ) = A 0.Y(0,E0,E1 )+A0.Y(1,E0,E1 ) = A 0.E0+A0.E1

3/ Multiplexeur 4 entres: N=4 et P=2
Il permet daiguiller vers la sortie Y, une voie dinformation parmi 4 (E0 ,E1 ,E2 ,E3 ) suivant
ltat de 2 variables de slection A0 A1 .
* Table de fonctionnement: *Symbole logique:
A1

A0

E0

E1

E2

E3

E0
E1
E2
E3

MUX de 4
donnes

A0

*Table de vrit:

A1 A0
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1

E3
X
X
X
X
X
X
0
1

E2
X
X
X
X
0
1
X
X

E1
X
X
0
1
X
X
X
X

A1

Y = A 1.-A0.E0+ A 1.A0.E1+A1. A 0.E2+A1.A0.E3

4/ Multiplexeurs 8 et 16 voies d entres: (P=3 et P=4)
* Exemple: le circuit 74LS151 8 entres
- Table de fonctionnement / Schma logique / Table de vrit: voir annexe.
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E0
0
1
X
X
X
X
X
X

Y
0
1
0
1
0
1
0
1

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- Equation:
Y= A 2 . A 1 . A 0 .E0 + A 2 . A 1 .A0 .E1 + A 2 .A1 . A 0 .E2 + A 2 .A1 .A0 .E3 +A2 . A 1 . A 0 .E4 +A2 .

1 .A0 .E5 +A2 .A1 . A 0 .E6 +A2 .A1 .A0 .E7

* Exemple de multiplexeur 16 entres:74LS150

5/ Exercices:
a- Raliser les schmas logiques des multiplexeurs 2 entres et 4 entres.
b- Raliser de 2 manires diffrentes un multiplexeur 16 entres en utilisant des
multiplexeurs 8 entres.

IV- Les c ircu its dm u ltip lexeu rs :

1/ Dfinition:
Un circuit dmultiplexeur permet daiguiller la donne prsente sur son entre vers
une seule destination parmi N connectes sur les N sorties du circuit. Le choix se fait partir
de P variables de slection do: N=2P .
==> Cest lopration inverse du multiplexage.

2/ Ralisation:
Le dmultiplexage dinformations de 1 bit est ralis pratiquement par les
circuits dcodeurs => appellation dcodeur/dmultiplexeur :
- Lentre du donne du dmultiplexeur est lentre de validation du circuit.
- Les entres de slection du dmultiplexeur sont les entres de donnes du circuit.

V- Au tres type s de c ircu its com b in ato ires:

Les circuits Additionneur, Multiplicateur et Comparateur ==> Voir TPs.

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Chapitre 5