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I.

- OBJETIVOS
1. Comprobar el funcionamiento de los flip flops en Mquinas de estados
Finitos.
2. Comprobar el funcionamiento de los flip flops en registros y
contadores.
3. Comprobar el funcionamiento de memorias tipo 2716 y/o 2732, as
como la 6116 (RAM ESTTICA)

II.- MATERIALES
1. Fuente regulada de +5 VDC
2. Circuitos Integrados: Utilizados en las experiencias anteriores,
asimismo escoger entre los siguientes:
7476, 74190, 74193, 2716, 2732, 6116, 4116, 2114
3. Resistencias de 330, w.
4. Diodos LED.
5. Display de 7 segmentos.
6. Protoboard.
7. Cable telefnico para conexiones.
8. Alicate de punta.

III.- FUNDAMENTO TERICO


3.1 FLIP FLOPS

Es un multivibrador capaz de permanecer en uno de dos estados posibles


durante un tiempo indefinido en ausencia de perturbaciones. Esta
caracterstica es ampliamente utilizada en electrnica digital para
memorizar informacin. El paso de un estado a otro se realiza variando sus
entradas. Dependiendo del tipo de dichas entradas los biestables se dividen
en:
Asncronos: slo tienen entradas de control. El ms empleado es el
biestable RS.
Sncronos: adems de las entradas de control posee una entrada de
sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan sncronas y en caso contrario asncronas.
Por lo general, las entradas de control asncronas prevalecen sobre
las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por
flanco (de subida o de bajada). Dentro de los biestables sncronos activados
por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos
JK, T y D.
Los biestables se crearon para eliminar las deficiencias de los latches.
Aplicaciones:
Un biestable puede usarse para almacenar un bit. La informacin contenida
en muchos biestables puede representar el estado de un secuenciador, el
valor de un contador, un carcter ASCII en la memoria de un ordenador, o
cualquier otra clase de informacin.

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Un uso corriente es el diseo de mquinas de estado finitas electrnicas.


Los biestables almacenan el estado previo de la mquina que se usa para
calcular el siguiente.
El T es til para contar. Una seal repetitiva en la entrada de reloj hace que
el biestable cambie de estado por cada transicin alto-bajo si su entrada T
est a nivel 1. La salida de un biestable puede conectarse a la entrada de
reloj de la siguiente y as sucesivamente. La salida final del conjunto
considerado como una cadena de salidas de todos los biestables es el
conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj
hasta un mximo de 2n-1, donde n es el nmero de biestables usados.
Uno de los problemas con esta configuracin de contador es que la salida es
momentneamente invlida mientras los cambios se propagan por la
cadena justo despus de un flanco de reloj. Hay dos soluciones a este
problema. La primera es muestrear la salida slo cuando se sabe que esta
es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un
tipo diferente de contador sncrono, que tiene una lgica ms compleja para
asegurar que todas las salidas cambian en el mismo momento
predeterminado, aunque el precio a pagar es la reduccin de la frecuencia
mxima a la que puede funcionar.
Una cadena de biestables T como la descrita anteriormente tambin sirve
para la divisin de la frecuencia de entrada entre 2 n, donde n es el nmero
de biestables entre la entrada y la ltima salida.
3.2 LATCH
Un latch (lat memori inglet) es un circuito electrnico usado para almacenar
informacin en sistemas lgicos asncronos. Un latch puede almacenar un
bit de informacin. Los latches se pueden agrupar, algunos de estos grupos
tienen nombres especiales, como por ejemplo el 'latch quad ' (que puede
almacenar cuatro bits) y el 'latch octal' (ocho bits). Los latches son
dispositivos biestables asncronos que no tienen entrada de reloj y cambian
el estado de salida solo en respuesta a datos de entrada, mientras que los
biestables sncronos, cuando tienen datos de entrada, cambian el estado de
salida en respuesta a una entrada de reloj.
Latch RS
Los latches a diferencia de los conectores no necesitan una seal de reloj
para su funcionamiento.
El latch lgico ms simple es el RS, donde R y S permanecen en estado
'reset' y 'set'. El latch es construido mediante la interconexin
retroalimentada de puertas lgicas NOR (negativo OR), o bien de puertas
lgicas NAND (aunque en este caso la tabla de verdad tiene salida en lgica
negativa para evitar la incongruencia de los datos). El bit almacenado est
presente en la salida marcada como Q.
Se pueden dar las siguientes combinaciones de entrada: set a 1 y reset a 0
(estado 'set'), en cuyo caso la salida Q pasa a valer 1; set a 0 y reset a 0
(estado 'hold'), que mantiene la salida que tuviera anteriormente el sistema;
set a 0 y reset a 1 (estado 'reset'), en cuyo caso la salida Q pasa a valer 0; y
finalmente set a 1 y reset a 1, que es un estado indeseado en los biestables

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de tipo RS, pues provoca oscilaciones que hacen imposible determinar el


estado de salida Q.
Esta situacin indeseada se soluciona con los biestables tipo JK, donde se
aade un nivel ms de retroalimentacin al circuito, logrando que dicha
entrada haga conmutar a las salidas, denominndose estado de 'toggle'.

Latch RS

Tabla de Verdad

3.3 MQUINA DE ESTADOS FNITOS


Es un nombre genrico dado a los circuitos secuenciales por reloj, tal
mquina de estados cambia de estado solamente cuando ocurre un flanco
de disparo o un pulso en la seal de reloj.
El circuito secuencial cuyas salidas dependen tanto del estado actual como
de la entrada, se le conoce como mquina de Mealy.
El circuito secuencial cuyas salidas dependen slo del estado actual, se le
conoce como mquina de Moore.
Ejemplos ms conocidos:

Maquina Tipo Moore:


Las salidas solo dependen del estado interno y de cualquier entrada
sincronizada con el circuito, como se observa en la figura, donde las salidas
del sistema son nicamente sincrnicas. Un ejemplo de este tipo de
mquinas de estado son los contadores.

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Estado Siguiente = F(Estado Actual, Entrada)


Salida = G(Estado Actual)

Maquina Tipo Mealy:


En esta mquina de estados las salidas se encuentran determinadas por el
estado interno del sistema y por las entradas no sincronizadas con el
circuito. El diagrama de bloques representativo de esta mquina se muestra
en la figura, donde se observa que las salidas del sistema son tanto
sincrnicas como asincrnicas.

Estado Siguiente = F(Estado Actual, Entrada)


Salida = G(Estado Actual, Entrada)

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Experiencia N4 del laboratorio de digitales


1. Comprobar en el laboratorio el funcionamiento de los siguientes
dispositivos de memoria latch SET, latch RESET, latch SET-RESET
construidos con compuertas NORs, latch SET-RESET construidos con
compuertas NANDs, latch S-R construidos con compuertas NORs y
controlados por compuertas y latch S-R construidos con compuertas
NANDs y controlados por compuertas
LATCH SET:
t:

t+1:

VCC
J1
S
Key = A
VCC
J1
S
Key = A

t+2:
VCC
J1
S
Key = A

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-5-

LATCH RESET:
t:

t+1:

VCC
J1
R

Key = A
VCC
J1

Key = A

t+2:
VCC
J1
R

Key = A

LATCH SET- RESET (compuertas NORs):

VCC
J1

nQ

Key = A
J2
Key = A

R
Q

ESTADO
ACTUAL
Q
0
0
0
0
1
1
1
1

Laboratorio de Digitales I

ENTRADAS DE
EXCITACIN
S
R
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1

EE635M

ESTADO
SIGUIENTE
Q*
0
0
1
X (X=0)
1
0
1
X (X=0)

-6-

MEMORIA
RESET
SET
NO PERMITIDO
MEMORIA
RESET
SET
NO PERMITIDO

LATCH SET- RESET (compuertas NANDs):

VCC
J1

nS

Key = A
J2
Key = A

nR
nQ

ESTADO
ACTUAL

ENTRADAS DE
EXCITACIN

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

ESTADO
SIGUIENTE
Q*
X (X=1)
1
0
0
X (X=1)
1
0
1

NO PERMITIDO
SET
RESET
MEMORIA
NO PERMITIDO
SET
RESET
MEMORIA

LATCH SET- RESET (compuertas NORs y controlada por compuertas):


VCC
J1

S
nQ

Key = A
J2
Q

Key = A
R

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-7-

ENTRADA
ACTIVACI
ON

ENTRADAS DE
EXCITACIN

ESTADO
ACTUAL

0
0
1
1
1
1
1
1
1
1

X
X
0
0
0
0
1
1
1
1

X
X
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1

RESET

(compuertas

LATCH SETcompuertas):

ESTADO
SIGUIENTE
Q*
0
1
0
1
0
0
1
1
X (X=0)
X (X=0)

NANDs

RETENCIN
MEMORIA
RESET
SET
NO
PERMITIDO

controlada

por

VCC
J1

S
Q

Key = A
J2
Key = A
nQ
R
C

ENTRADA
ACTIVACI
ON

ENTRADAS DE
EXCITACIN

ESTADO
ACTUAL

0
0
1
1
1
1
1
1
1

X
X
0
0
0
0
1
1
1

X
X
0
0
1
1
0
0
1

0
1
0
1
0
1
0
1
0

EE635M

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Laboratorio de Digitales I

ESTADO
SIGUIENTE
Q*
0
1
0
1
0
0
1
1
X (X=1)

RETENCIN
MEMORIA
RESET
SET
NO

X (X=1)

PERMITIDO

2. Implementar el circuito de la figura mostrada.


Coloque la lnea de inicio a 0 y luego colquela a 1 Cul es
secuencia seguida por QB QA?
Retorne la lnea de inicio a 0 Qu ocurre en la salida al recibir
ms pulsos de reloj?
Coloque en la salida de QA y QB leds para ver la secuencia de salida
y lo que ocurre al recibir ms pulsos de reloj
VCC
5V

U1A

~1PR

1J

1Q

15

4
1

1CLK

16

1K

U1B

~1PR

~1Q

14

16

~1CLR
3

1Q

15

~1Q

14

1J
1CLK
1K

~1CLR

7476N

7476N

CK

INICIO

SIMULACION:
t+

t+

VCC
5V

t+

U1A

VCC

16

5V

1Q

15

~1Q

14

1J

1CLK
1K

16

1Q

15

~1Q

14

1J

1K

VCC

INICIO

VCC

16

5V

15

~1Q

14

QB

~1PR
4

16

1Q

15

~1Q

14

1J

1CLK
1K

~1Q

14

16

1J

1Q

15

1CLK
1K

~1CLR

~1Q

14

~1CLR

7476N

U1B

QA
1Q

1J

4
1

1K

QB

~1PR

15

7476N

CK

U1A

2
~1PR
4

1Q

1CLK

7476N

5V

CK

16

5V

~1CLR

7476N

VCC

1J

U1B

QA

~1PR
4

1CLK

~1CLR

U1A

QB

~1PR
4

5V

U1B

QA

~1PR
4

VCC

1CLK
1K

~1CLR

INICIO

t+

~1CLR

7476N

7476N

CK

VCC
5V

INICIO
VCC

VCC
U1A

4
1

VCC

16

5V

1Q

15

~1Q

14

1J

4
1

1CLK
1K

~1CLR
3

U1B

2
~1PR

QA

16

16

5V

1Q

15

~1Q

14

~1CLR

7476N

7476N

INICIO

CK

INICIO

t+

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-9-

15

1K

~1Q

14

QB

~1PR
4
1

1CLK

CK

1CLK
1K

1Q

~1CLR

QB

1J

1J

U1B

QA

~1PR
4

~1PR

U1A

5V

16

1Q

15

~1Q

14

1J
1CLK
1K

~1CLR

7476N

7476N

VCC

t+

VCC

t+

5V

U1A

VCC

16

5V

1J

1Q

4
1

~1Q

14

16

1J

1Q

1K

~1Q

VCC

14

7476N

16

5V

~1CLR

1J

1Q

14

16

CK

INICIO

INICIO

U1A

VCC

16

5V

4
1

~1Q

14

16

~1CLR
3

1J

1Q

~1Q

VCC

14

16

5V

~1CLR

7476N

1J

1Q

4
1

1K

~1Q

14

16

~1CLR
3

CK

CK

INICIO

INICIO

QB

~1PR

15

1CLK

7476N

U1B

QA

~1PR

15

1CLK
1K

U1A

QB

~1PR

15

1CLK
1K

7476N

5V

U1B

QA
1Q

14

t+

t+
~1PR

~1Q

VCC
5V

1J

1K

7476N

VCC

15

1CLK

~1CLR

CK

1Q

1J

~1CLR

7476N

4
1

~1Q

QB

~1PR

15

1CLK
1K

U1B

QA

~1PR

15

1CLK

~1CLR

U1A

QB

~1PR

15

1CLK
1K

U1B

QA

~1PR
4

5V

1J

1Q

15

1CLK
1K

~1Q

14

~1CLR

7476N

7476N

La secuencia seguida por QA y QB lo vemos mejor en el mismo flip-flop

VCC
5V

U1A

2
~1PR
4
1
16

1Q

15

~1Q

14

1J

4
1

1CLK
1K

16

~1CLR
3

U1B

0-0000-1111-0000-1111
QA

~1PR

QB

1J

15

1Q

0-0011-0011-0011-0011

1CLK
1K

14

~1Q
~1CLR

7476N

7476N
0-0101-0101-0101-0101

CK

INICIO

0-1111-1111-1111-1111

CK=1 RETENCION
CK=0 OPERACIN NORMAL

PR

CL

0
0
1

0
1
0

SALIDA
FLIP_FLOP
AMBIGUA
SET (Q=1)
RESET(Q=0)
OPERACIN
NORMAL

J
0
0
1

K
0
1
0

Q*
Q
0
1

Si a INICIO lo colocamos nuevamente a 0 por ms que siga el pulso de


reloj, la salida QB ser siempre cero QB=0

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3.- Para el siguiente diagrama de estado, hallar:

a)
b)
c)
d)
e)

Tabla de estado.
Tabla de estado reducida.
Implementar el circuito con FF JK.
Hallar la secuencia de estados cuando x=0.
Hallar la secuencia de estados cuando x=1.

Solucin:
a) La tabla de estados es la siguiente y como vemos no se puede reducir as
que ser la tabla de estados reducida tambin.
b) Tabla Reducida:

0
1
2
3
4
5
6

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EE635M

Entrada x
0
1
3/0
5/1
6/0
0/0
1/0
1/0
2/0
5/1
5/1
2/0
5/1
4/0
0/0
2/0

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c) Circuito con FF JK:


El siguiente paso ser hacer nuestra tabla de transiciones y nuestra tabla de
excitacin para luego sacar nuestras ecuaciones de excitacin:
Q

Q Q
1

0
0
0
0
0
0
0
0
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0

X
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Q2 Q1 Q0
*

0
1
1
0
0
0
0
1
1
0
1
1
0
0

1
0
1
0
0
0
1
0
0
1
0
0
0
1

1
1
0
0
1
1
0
1
1
0
1
0
0
0

Z
0
1
0
0
0
0
0
1
1
0
1
0
0
0

J2
0
1
1
0
0
0
0
1
X
X
X
X
X
X

K2
X
X
X
X
X
X
X
X
0
1
0
0
1
1

J1 K1
1 X
0 X
1 X
0 X
X 1
X 1
X 0
X 1
0 X
1 X
0 X
0 X
X 1
X 0

J0
1
1
X
X
1
1
X
X
1
0
X
X
0
0

K0
X
X
1
1
X
X
1
0
X
X
0
1
X
X

De esta tabla podremos sacar nuestras ecuaciones caractersticas:


J2 :

J 2=Q 1 ' Q0 ' X +Q0 (Q1 X) '

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K2:

K 2=Q1 + X Q0 '
J1 :

'

'

J 1=Q2 X + X Q2 Q0 '
K1:

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Facultad de Ingeniera Elctrica y Electrnica

K 1=Q 2 ' Q0 ' +Q0 X +Q2 X '

J0 :

J 0=Q2 ' +Q1 ' X '


K0:

K 0=( X Q 1) +Q 1 ' Q2 '


Z:

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Z =Q2 X ' Q1 ' +Q1 X Q 0+Q 0 ' Q1 ' Q2 ' X

2
4

~1PR

1J

1Q

1CLK
1K

12

11

~1Q
~1CLR

9
10
X

13

15
16

~1PR

18

1J

1Q

1CLK

1K

21

17

20
19

22

24

~1Q
~1CLR

23

~1PR

26

25

1Q

1CLK

28

27

14

1J

1K

~1Q
~1CLR

29
32
30

33
34

31

d) Hallar la secuencia de estados cuando x=0, y empieza en 0.


Segn el diagrama de estados tenemos:
Estado actual
(empieza en
0)
0
000
3
011
2
010
1
001
6
110

Estado
siguiente
(Cuando x=0)
3
011
2
010
1
001
6
110
0
000

Sali
da Z
0
0
0
0
0

e) Hallar la secuencia de estados cuando x=1 y empieza en 1.


Segn el diagrama de estados tenemos:
Estado actual
(empieza en
1)
1
001
0
000
5
101
4
100
2
010

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Estado
siguiente
(Cuando x=1)
0
000
5
101
4
100
2
010
1
001

- 15 -

Sali
da Z
0
1
0
0
0

35

36 Z

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4.- Realizar un circuito combinacional secuencial que realice la siguiente


funcin: Dada una memoria EPROM 2732, grabada con los nmeros
hexadecimales 3A, 62 ,63, 10,13, 14, 77, 55, 51, 61, 71, 33, 43, 1F, 0F, 7F.
El circuito debe detectar los nmeros con paridad par y convertirlo a
paridad impar. Luego, esta informacin escribirla en una RAM esttica
6116.
La memoria EPROM 2732 se grabara usando el mtodo adecuado tal que los
nmeros hexadecimales a grabar queden en las direcciones dadas por la siguiente
tabla:

Teniendo a las entradas DQ7-DQ0 se procede con el siguiente circuito:


CIRCUITO DE CONEXIADO MEMORIA EPROM:

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CIRCUITO DE COMPROBACION DE PARIDAD IMPAR:

CIRCUITO CONVERSOR DE PARIDAD IMPAR:

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- 17 -

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CIRCUITO DE LECTURA/ESCRITURA DE MEMORIA SRAM:

TABLA DE SALIDA DE LA MEMORIA SRAM:

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- 18 -

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5.- Disear e implementar en el laboratorio un circuito que efecte lo


mostrado en la tabla, y segn el esquema mostrado.
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

SALIDA
Todos los leds apagados
Todos los leds prendidos
Intermitencia de los leds
Desplazamiento de un led a la derecha
Desplazamiento de un led a la izquierda
Desplazamiento de dos leds a la derecha
Desplazamiento de dos leds a la izquierda
Leds L1, L3, L5, L7 prendidos

El circuito se implementara usando un contador binario 74193, 8 multiplexores de


8 a 1 74151, un CI 555 y compuertas lgicas bsicas 7404(1), 7408(1), 7411(3)

Laboratorio de Digitales I

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Dividiremos el circuito en dos partes la primera ser el contador binario 74193 que
nos dar una salida X,Y,Z que usaremos en el circuito siguiente el diagrama es el
siguiente:
CIRCUITO 1

Con las entradas X, Y, Z realizamos el circuito 2 que consiste en usar compuertas


bsicas en las seales X, Y, Z para llevarlas a los multiplexores que tendrn como
selector comn las entradas A, B, C a continuacin se grafica el diagrama para
cada led
CIRCUITO 2

Laboratorio de Digitales I

EE635M

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Laboratorio de Digitales I

EE635M

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CIRCUITO 3
Laboratorio de Digitales I

EE635M

- 22 -

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6.- HACIENDO USO DE LA HERRMIENTA MAX PLUS II, DISEE UN


CIRCUITO CONTADOR ESCALADOR QUE PROPORCIONE LA SECUENCIA 5, 7,
2, 0, 4, 5SEGN EL PROCEDIMIENTO SIGUIENTE:

CREAR EL ESQUEMATICO
ASIGNAR PINES DE ENTRADA Y SALIDA
CONECTAR LOS SIMBOLOS
EDITAR LOS NOMBRES DE LOS PINES
ASIGNAR NUMERO DE PINES
COMPILAR EL PROYECTO
SIMULAR EL PROYECTO

El problema nos pide implementar la secuencia: 5, 7, 2, 0, 4, 5,..


Hacemos la secuencia requerida:
101-111-010-000-100-101-
Hacemos la tabla de estados:

ESTADO ACTUAL
C
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

ESTADO
SIGUIENTE
C+
B+
1
0
0
0
1
0
1
1
0
1

A
0
1
0
1
0
1
0
1

A+
0
0
1
1
0

Jc
1
0
x
x
x

Kc
x
x
0
0
1

Aplicamos Karnaugh:
0

00

01

01

11

11

00

10

10

Jc =B A

Laboratorio de Digitales I

1
x

Kc=CBA

EE635M

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Jb
0
x
0
1
x

Kb
x
1
x
x
0

Ja
0
0
1
x
x

Ka
x
X
x
0
1

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00

00

01

01

11

11

10

10

Jb=CA

x
x

Kc=C A

00

00

01

01

11

11

10

10

Jc =C B

1
x

Kc=CBA

El circuito implementado en MAX PLUS II es el siguiente:

Laboratorio de Digitales I

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Para compilar el diseo, usamos ASSIGN DEVICE, y asignamos los siguientes


atributos:

Luego compilamos el diseo:

Y vemos que no presenta errores:

Laboratorio de Digitales I

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Finalmente podemos simular el proyecto:


Usamos WAVEFORM EDITOR para crear las formas de onda. Usamos ENTER NODES
FROM SNF:

Vemos la simulacin obtenida:

Vemos que no presenta errores

Laboratorio de Digitales I

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7) HACIENDO USO DE LA HERRMIENTA MAX PLUS II, DISEE UNA


MAQUINA DE ESTADOS QUE RECONOZCA LA SECUENCIA 0 0 1 1, AUN
TRALAPADAS. SEGN EL PROCEDIMIENTO SIGUIENTE:

CREAR EL ESQUEMATICO
ASIGNAR PINES DE ENTRADA Y SALIDA
CONECTAR LOS SIMBOLOS
EDITAR LOS NOMBRES DE LOS PINES
ASIGNAR NUMERO DE PINES
COMPILAR EL PROYECTO
SIMULAR EL PROYECTO

Hacemos la grfica de estados:

Hacemos la tabla de estados teniendo en cuenta:


A=00

B=01 C=10 D=11

ESTADO ACTUAL
Q1
0
0
0
0
1
1
1
1

QO
0
0
1
1
0
0
1
1

x
0
1
0
1
0
1
0
1

ESTADO
SIGUIENTE
Q1& QO&
0
1
0
0
1
0
0
0
1
0
1
1
0
1
0
0

x
0
0
0
0
0
0
0
1

Aplicamos Karnaugh y conseguimos:


J1=Qo x
K1=Qo
Jo=x Q1
Ko= Q1 Qo x
Laboratorio de Digitales I

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J1
0
0
1
0
X
X
X
X

K1
X
X
X
X
0
0
1
1

Jb
1
0
X
X
0
1
X
X

K0
X
X
1
1
X
X
0
1

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El circuito implementado es:

Compilacin:

Simulamos:

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No presenta errores:

Laboratorio de Digitales I

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8.- Utilizando la herramienta Max Plus II, disear un reloj de ajedrez


que cumpla con las siguientes condiciones:

Marca el tiempo total del juego.


Tiempo de jugada empleado por cada jugador.
Interruptor ok/off, para inicializacin del sistema.
Reseteador general.
Interruptor con las siguientes posiciones: Termino de la jugada
del Jugador A y termino de la jugada del Jugador B.

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