LSE FIUBA Tesis Grado Federico Zacchigna 2012 Presentacion

Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones y trabajos futuros
nica
Tesis de Grado de Ingeniera Electro
Dise
no, Implementaci
on y Evaluaci
on de un
procesador multi-n
ucleo
Alumno: Sr. Federico Giordano Zacchigna
Director: Dr. Ing. Ariel Lutenberg
Laboratorio de Sistemas Embebidos
Facultad de Ingeniera
Universidad de Buenos Aires
13/08/2012
Federico G. Zacchigna
Tesis de Grado de Ingeniera Electr

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
MOTIVACION
Y
OBJETIVOS

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Motivacion
El aumento del uso de procesadores multi-n

ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Motivacion
I
I

ucleo
La tendencia a aumentar el n
umero de n
ucleos de los
procesadores

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Motivacion
I
I
I

ucleo
umero de n
ucleos de los
procesadores
La flexibilidad que brindan los procesadores multi-n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Motivacion
I
I
I
I

ucleo
umero de n
ucleos de los
procesadores
ucleos
La flexibilidad que brindan los soft-cores implementados en
FPGAs para los sitemas embebidos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Motivacion
I
I
I
I
I

ucleo
umero de n
ucleos de los
procesadores
ucleos
La falta de procesadores de c
odigo libre, para realizar
investigaciones

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Motivacion
I
I
I
I
I
I

ucleo
umero de n
ucleos de los
procesadores
ucleos
La falta de procesadores de c
odigo libre, para realizar
investigaciones
Continuar con la lnea de investigaci
on sobre procesadores
multi-n
ucleos, sobre su funcionamiento bajo efectos de
radiacion e interferencia electromagnetica

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Objetivos
Dise
nar un procesador multi-n
ucleo que sea sintetizable en
una FPGA

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Objetivos
Dise
una FPGA
Que el n
umero de n
ucleos sea parametrizable

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Objetivos
Dise
una FPGA
Que el n
umero de n
Que el dise
no sea simple

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Motivaci
on
Objetivos
Objetivos
Dise
una FPGA
Que el n
umero de n
Que el dise
no sea simple
Realizar una evaluaci

on del desempe
no

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
Paralelismo a nivel de instrucci
on
Paralelismo a nivel de tareas
Tendencia
INTRODUCCION

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Paralelizacion

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia
Paralelizacion
Clasificacion de Flynn

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia
Paralelizacion
I
SISD: En ingles Single Instruction Single Data.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia
Paralelizacion
I
I

SIMD: En ingles Single Instruction Multiple Data.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia
Paralelizacion
I
I
I

MISD: En ingles Multiple Instruction Single Data.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia
Paralelizacion
I
I
I
I

MISD: En ingles Multiple Instruction Single Data.
MIMD: En ingles Multiple Instruction Multiple Data.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
Inicio

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
Dependencias

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Instrucciones sin dependencia

1 add $ 1 , $ 2 , $3
2 sub $ 4 , $ 2 , $3

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Instrucciones sin dependencia

1 add $ 1 , $ 2 , $3
2 sub $ 4 , $ 2 , $3
Instrucciones con dependencia

1 add $ 1 , $ 2 , $3
2 sub $ 4 , $ 1 , $3

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
Dependencias

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
Dependencias
Pipeline

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
IF
ID
EX
Paralelizaci
on y clasificaci
on
on
Tendencia
MEM
WB

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
IF
ID
Paralelizaci
on y clasificaci
on
on
Tendencia
EX
MEM
INSTRUCCIONES
Ciclo
1
INSTRUCCIN 1
INSTRUCCIN 2
INSTRUCCIN 3
IF
ID
WB
Ciclo
2
Ciclo
3
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX
TIEMPO

onica
EX
MEM
REGISTROS
ID
Paralelizaci
on y clasificaci
on
on
Tendencia
REGISTROS
REGISTROS
IF
REGISTROS
IF
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
WB
CLK
INSTRUCCIONES
Ciclo
1
INSTRUCCIN 1
INSTRUCCIN 2
INSTRUCCIN 3
IF
ID
Ciclo
2
Ciclo
3
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX
TIEMPO

onica
EX
MEM
REGISTROS
ID
Paralelizaci
on y clasificaci
on
on
Tendencia
REGISTROS
REGISTROS
IF
REGISTROS
IF
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
WB
CLK
INSTRUCCIONES
Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo

1
3
4
5
6
7
8
9
2
INSTRUCCIN 1
INSTRUCCIN 2
INSTRUCCIN 3
INSTRUCCIN 4
INSTRUCCIN 5
IF
ID
IF
EX MEM WB
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
TIEMPO

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
Dependencias
Pipeline

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
Dependencias
Pipeline
Multiple issue slots

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
INSTRUCCIONES

1
3
4
5
6
7
8
9
2
INSTRUCCIN 1
INSTRUCCIN 2
INSTRUCCIN 3
INSTRUCCIN 4
INSTRUCCIN 5
IF
ID
IF
EX MEM WB
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
TIEMPO

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
INSTRUCCIONES

1
3
4
5
6
7
8
9
2
INSTRUCCIN 1
INSTRUCCIN 2
INSTRUCCIN 3
INSTRUCCIN 4
INSTRUCCIN 5
IF
ID
IF
EX MEM WB
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
TIEMPO
INSTRUCCIONES

1
2
3
4
5
6
7
8
9
INSTRUCCIN 1
INSTRUCCIN 2
INSTRUCCIN 3
INSTRUCCIN 4
INSTRUCCIN 5
INSTRUCCIN 6
INSTRUCCIN 7
INSTRUCCIN 8
INSTRUCCIN 9
INSTRUCCIN 10
IF
IF
ID
ID
IF
IF
EX MEM WB
EX MEM WB
ID
EX MEM WB
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM WB
IF
ID
EX MEM
IF
ID
EX MEM
IF
ID
EX
IF
ID
EX
WB
WB
MEM WB
MEM WB
TIEMPO

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
Dependencias
Pipeline

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Procesador ideal:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Procesador ideal:
I
El lmite de la ILP es impuesto por el flujos de datos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Procesador ideal:
I
I

Este lmite no se alcanza en un procesador real

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesador ideal:
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia

Idealmente se tiene:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesador ideal:
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia

I
Infinitos registros

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesador ideal:
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia

I
I
Infinitos registros
Ventana de programa infinita

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesador ideal:
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia

I
I
I
Infinitos registros
Perfectas predicciones

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesador ideal:
I
I
Paralelizaci
on y clasificaci
on
on
Tendencia

I
I
I
I
Infinitos registros
Perfectas predicciones
Perfecto analisis de aliasing de memoria

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on
I
Tareas

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Procesos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesos
Hilos
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesos
Hilos
Sistemas operativos
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesos
Hilos
Sistemas operativos
Planificacion de tareas
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Procesos
Hilos
Sistemas operativos
Planificacion de tareas
Programacion distribuida
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on
I
Tareas

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on
I
I
Tareas
Multi-threading

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Ejecucion normal de tareas:

TAREA B
TAREA C
TAREA D
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
TIEMPO
TAREA A

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Ejecucion normal de tareas:
Paralelizaci
on y clasificaci
on
on
Tendencia
Ejecuci
on de tareas con MT:
TAREA C
TAREA D
MT GRUESO
MT FINO
SMT
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
ISSUE
SLOTS
TIEMPO
TAREA B
TIEMPO
TAREA A

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on
I
I
Tareas
Multi-threading

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on
I
I
I
Tareas
Multi-threading
Multi-procesadores

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
M
ultiples n
ucleos interconectados
NCLEO
NCLEO
NCLEO
Inteconexin
entre ncleos,
memoria y
dispositivos de
entrada/salida
NCLEO
ENTRADA
/
SALIDA
MEMORIA

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I
Dependencias
Pipeline
Limitaciones

on
I
I
I
Tareas
Multi-threading
Multi-procesadores

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Evolucion
I
I
Inicio
on
I
I
I
I

on
I
I
I
Dependencias
Pipeline
Limitaciones
Tareas
Multi-threading
Multi-procesadores
Consumo y frecuencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
El consumo de potencia en un circuito digital esta dado por:

Potdisipada f CL V 2

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia

I
Mejorar la tecnologa

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia

I
Limitacion en la tecnologa

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia

I
Bajar la frecuencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia

I
Bajar la frecuencia
Apagar los n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia

I
Bajar la frecuencia
Apagar los n
ucleos
N
ucleos asimetricos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Aumentar la flexibilidad

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Bajar el consumo
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Bajar el consumo
Aumentar la potencia
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Bajar el consumo
Multi-procesadores
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Bajar el consumo
Multi-procesadores
Procesadores multi-n
ucleo
Paralelizaci
on y clasificaci
on
on
Tendencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Bajar el consumo
Multi-procesadores
ucleo
Aumentar el n
umero de n
ucleos en un procesador

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Paralelizaci
on y clasificaci
on
on
Tendencia
Bajar el consumo
Multi-procesadores
ucleo
Aumentar el n
umero de n
ucleos en un procesador
Programacion distribuida

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Arquitectura de la memoria
Manejador de interrupciones
Operaciones at
omicas
DISENO

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
Comunicacion

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
NCLEO
NCLEO
NCLEO
NCLEO
Inteconexin
entre ncleos,
memoria y
dispositivos de
entrada/salida
ENTRADA
/
SALIDA
MEMORIA

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
NCLEO
NCLEO
NCLEO
NCLEO
Inteconexin
entre ncleos,
memoria y
dispositivos de
entrada/salida
ENTRADA
/
SALIDA
MEMORIA
memoria compartida

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
NCLEO
NCLEO
NCLEO
memoria compartida
NCLEO
Inteconexin
entre ncleos,
memoria y
dispositivos de
entrada/salida
ENTRADA
/
SALIDA
MEMORIA
memoria distribuida

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
NCLEO
NCLEO
NCLEO
Bus simple
MEMORIA
PRINCIPAL

onica
NCLEO
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
NCLEO
NCLEO
NCLEO
NCLEO
Bus simple
MEMORIA
PRINCIPAL
NCLEO
Bus switcheado
NCLEO
NCLEO
SWITCHED
BUS
BANCO 0
BANCO 1
BANCO 0
MEMORIA
PRINCIPAL
NCLEO

onica
BANCO 1
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
Comunicacion

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
Principio de localidad

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
La ejecucion del codigo no es uniforme.

Principio de localidad:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
Localidad espacial: Posiciones de memoria situadas

cercanas a otras accedidas recientemente, tienden a ser
accesados en un futuro cercano tambien

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
Localidad espacial: Posiciones de memoria situadas

cercanas a otras accedidas recientemente, tienden a ser
accesados en un futuro cercano tambien
Localidad temporal: Es probable acceder en un futuro

cercano nuevamente a posiciones de memoria que han
sido accesados recientemente

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
Jerarqua

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Jerarqua de memoria
CPU
MEMORIA
Velocidad Tamao
RPIDA
PEQUEA
Costo
Ejemplo
COSTOSA
SRAM
DRAM
MEMORIA
MEMORIA
LENTA
GRANDE ECONMICA
DISCO
RIGIDO
MAGNTICO

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
Jerarqua

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
Jerarqua
Memoria cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Las memorias cache sacan

provecho de:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

provecho de:
la localidad temporal

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

provecho de:
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
CPU
MEMORIA
Velocidad
RPIDA
MEMORIA
MEMORIA
LENTA

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

provecho de:
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
CPU
MEMORIA
Velocidad
RPIDA
MEMORIA
MEMORIA
la localidad espacial
LENTA

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

provecho de:
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
CPU
MEMORIA
Velocidad
RPIDA
MEMORIA
MEMORIA
la localidad espacial
LENTA
BLOQUE
BLOQUE
MEMORIA
BLOQUE

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Mapeo de bloques:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Mapeo de bloques:
I
Directo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Mapeo de bloques:
I
I
Directo
Asociativo de N vias

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Mapeo de bloques:
I
I
I
Directo
Full-asociativo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Polticas de escritura en memoria principal:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
Write-back

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
I
Write-back
Write-through

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Polticas de escritura en memoria cache:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
Write-allocate

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
I
Write-allocate
Write-no-allocate

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Mapeo de bloques:
I
I
I
Directo
Full-asociativo

I
I
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
write-back
write-through

I
I
write-allocate
write-no-allocate

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
En particular la memoria cache del plasma multi-n

ucleo:
I
es de mapeo directo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
I
es de mapeo directo
con poltica de escritura write-back

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
I
es de mapeo directo
con poltica de escritura write-allocate

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
I
es de mapeo directo
con poltica de escritura write-allocate
saca provecho u
nicamente de la localidad espacial

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
Jerarqua
Memoria cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
Jerarqua
Memoria cache
Memorias cache en procesadores multi-n
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Las memorias cache en procesadores multi-n

ucleo son
fundamentales:
I
sacan provecho de la localidad espacial y temporal

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo son
fundamentales:
I
reducen el trafico del bus

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo son
fundamentales:
I
reducen el trafico del bus
hacen posible la ejecuci

on de programas desde la memoria
compartida

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Problemaica de la memoria cache en procesadores multi-n

ucleo:
Accin
Consecuencia
Valor en
cache0
Valor en
cache1
Valor
real
0
Estado inicial
CPU0 lee
Miss en cache0
CPU1 lee
Miss en cache1
CPU0 escribe
CPU1 lee
Escritura en cache 0 y
en memoria principal
Lee 0 cuando el
dato real es 1

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
Accin
Consecuencia
Valor en
cache0
Valor en
cache1
Valor
real
0
Estado inicial
CPU0 lee
Miss en cache0
CPU1 lee
Miss en cache1
CPU0 escribe
CPU1 lee
Lee 0 cuando el
dato real es 1
protocolos de cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
Accin
Consecuencia
Valor en
cache0
Valor en
cache1
Valor
real
0
Estado inicial
CPU0 lee
Miss en cache0
CPU1 lee
Miss en cache1
CPU0 escribe
CPU1 lee
Lee 0 cuando el
dato real es 1
protocolos de cache
algoritmos de coherencia de cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
Jerarqua
Memoria cache
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Los protocolos de
memoria cache:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Los protocolos de
memoria cache:
protocolos
basados en
un directorio

onica
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
bloques
Memoria
cache
protocolos
basados en
un directorio
Memoria
cache
Directorio

onica
Bloques
Los protocolos de
memoria cache:
estado de
los bloques
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
bloques
Memoria
cache
protocolos
basados en
un directorio
protocolos de
snooping
Memoria
cache
Directorio

onica
Bloques
Los protocolos de
memoria cache:
estado de
los bloques
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Memoria
cache
bloques
protocolos
basados en
un directorio
Memoria
cache
estado de
los bloques
protocolos de
snooping
bloques
estado de
los bloques
Memoria
cache
bloques
Memoria
cache
Directorio
Bloques
Los protocolos de
memoria cache:
estado de
los bloques
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
Accin
Consecuencia
Valor en
cache0
Valor en
cache1
Valor
real
0
Estado inicial
CPU0 lee
Miss en cache0
CPU1 lee
Miss en cache1
CPU0 escribe
CPU1 lee
Lee 0 cuando el
dato real es 1

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
Accin
Consecuencia
Valor en
cache0
Valor en
cache1
Valor
real
0
Estado inicial
CPU0 lee
Miss en cache0
CPU1 lee
Miss en cache1
CPU0 escribe
CPU1 lee
Lee 0 cuando el
dato real es 1
protocolos de cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

ucleo:
Accin
Consecuencia
Valor en
cache0
Valor en
cache1
Valor
real
0
Estado inicial
CPU0 lee
Miss en cache0
CPU1 lee
Miss en cache1
CPU0 escribe
CPU1 lee
Lee 0 cuando el
dato real es 1
protocolos de cache
algoritmos de coherencia de cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos
Algoritmo de coherencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Algoritmos de coherencia para protocolos de snooping :

I
las memorias cache se comunican entre s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
envan informacion sobre el estado de los bloques

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

I
envan informacion sobre el estado de los bloques
envan informacion sobre las acciones que realizan

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Interrupciones:
I
en procesadores mono-n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Interrupciones:
I
en procesadores mono-n
ucleos
en procesadores multi-n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Diseno
I
I
Comunicacion
I
I
I
I
I
I
Jerarqua
Memoria cache
ucleo
Protocolos
Operaciones atomicas

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Operaciones atomicas:
Las operaciones atomicas
hacen referencia a la
lectura-modificacion-escritura
de una posicion de memoria

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
en procesadores
mono-n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
en procesadores
mono-n
ucleos
I
deshabilitar
interrupciones


onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
en procesadores
mono-n
ucleos
I
deshabilitar
interrupciones
en procesadores
multi-n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
en procesadores
mono-n
ucleos
I
deshabilitar
interrupciones
en procesadores
multi-n
ucleos
I
deshabilitar
interrupciones

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
en procesadores
mono-n
ucleos
I
en procesadores
multi-n
ucleos
I
deshabilitar
interrupciones
deshabilitar
interrupciones
exclusion mutua y
secciones crticas
spin locks

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
exclusion mutua y
secciones crticas
TIEMPO
PROCESO A
SECCIN CRTICA de A
B est
bloqueada
PROCESO B
T0
T1
SECCIN CRTICA de B
T2
T3
T0: A entra a una seccin critica.

T1: B intenta entrar a una seccin crtica, pero no puede y se bloquea.
T2: A deja la seccin crtica y B entra a una seccin crtica.
T3: B deja la seccin crtica.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
spin lock
INICIO
Deshabilitacin de
interrupciones
exclusion mutua y
secciones crticas
SpinLock
Lectura del registro del lock
TIEMPO
PROCESO A
NO
Es 0?
SECCIN CRTICA de A
SI
Lock adquirido
B est
bloqueada
PROCESO B
T0
T1
SECCIN CRTICA de B
T2
Inicio de seccin crtica
T3
T0: A entra a una seccin critica.

T1: B intenta entrar a una seccin crtica, pero no puede y se bloquea.
T2: A deja la seccin crtica y B entra a una seccin crtica.
T3: B deja la seccin crtica.
Se hace uso de los recursos compartidos.

Todas las operaciones en esta seccin son
atmicas
Fin de seccin crtica
RegistroDelLock = 0
(Se libera)
Se restaura el estado anterior
de las interrupciones
FIN

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas
Problema del spin lock

Necesito realizar operaciones atmicas
sobre los recursos compartidos.
Necestio
Necestio proteger
proteger los
los recursos
recursos compartidos:
compartidos
Usando la exclusin mutua, sobre las regiones
crticas, para ello necesito un lock.
El registro que guarda el estado del

lock es un recurso compartido.
Para que un CPU adquiera un lock

correctamente, necesita realizar operaciones
atmicas sobre el registro del lock.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

Necestio
Necestio proteger
proteger los
los recursos
compartidos


Solucion

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

Necestio
Necestio proteger
proteger los
los recursos
compartidos


Solucion
I
implementar instrucciones de MIPS II:

LL Load-Linked y SC Store-Conditional

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Comunicaci
on entre los n
ucleo
Operaciones at
omicas

Necestio
Necestio proteger
proteger los
los recursos
compartidos


Solucion
I
implementar instrucciones de MIPS II:

LL Load-Linked y SC Store-Conditional
plasma multi-n
ucleo: se brinda soporte por hardware

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
IMPLEMENTACION

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
Estructura general

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Estructura general del procesador

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
Estructura general

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
Nexys2

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
32 bits-dataW
32 bits-dataR
4 bits-byteWE
busy_o
request_i
reset_i
clk_i
23bits-direccin
16 bits-dataIO
memCE_o
memWE_o
memLB_o
memUB_o
memOE_o
memClk_o
Memoria ram externa
Plasma multi-ncleo
22bits-direccin
Controlador de memoria
Nexys2
memAdV_o
memCRE_o
memWait_i

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
Nexys2

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
I
Nexys2

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Lectura

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Lectura

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Lectura
Escritura
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Lectura
Escritura
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
I
Nexys2

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
I
Nexys2
Plasma multi-n
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Seales (de izq. a der.):

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
Ncleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
Ncleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
Ncleo
Generador de seales
memRequest_s
memRequest_s
memRequest_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
rbitro de
bus
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
rbitro de
bus
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)

- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
rbitro de
bus
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
rbitro de
bus
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
rbitro de
bus
Manejador de
interrupciones
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
rbitro de
bus
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
cpuPause_s
Manejador de
interrupciones
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
rbitro de
bus
Manejador de
interrupciones
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
cpuPause_s
Soporte de HW
para locks
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
1 lockRequest : process ( c l k i , r e s e t i )
2 begin
3
i f r e s e t i = 1 then
4
l o c k R e q u e s t o <= 0 ;
5
e l s i f r i s i n g e d g e ( c l k i ) then
6
i f c p u A d d r e s s s & 00 = X 200000A0
7
and cpuWe s /= 0000 then
8
i f cpuDataW s = X 00000000 then
9
10
else
11
12
end i f ;
13
end i f ;
14
end i f ;
15 end p r o c e s s ;

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
rbitro de
bus
Manejador de
interrupciones
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
memRequest_s
cpuPause_s
Soporte de HW
para locks
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s
busAddress_s
busWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
busSnoop_s
rbitro de
bus
Manejador de
interrupciones
memRequest_s
cpuPause_s
Soporte de HW
para locks
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s

- busSnoop_i
- memRequest_o
- cpuPause_i
- busRequest_o
- busAccessEnable_i
- busBusy_i
- irq_i
- lockRequest_o
busAddress_s
busWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
busSnoop_s
rbitro de
bus
Manejador de
interrupciones
memRequest_s
cpuPause_s
Soporte de HW
para locks
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Las seales de clk_i y reset_i

van a todos los bloques
Componentes
varios
Regs. de intercom.
UART read
UART write
Mscara de IRQ
Estado de IRQ
Contador
GPIO (E/S)
Multiplexor
- cpuDataR_s
- cpuDataW_s
- cpuAddress_s
- cpuWe_s

- busSnoop_i
- memRequest_o
- cpuPause_i
- busRequest_o
- busAccessEnable_i
- busBusy_i
- irq_i
- lockRequest_o
busAddress_s
busWe_s
memRequest_s
Ncleo
Ncleo
Ncleo
Generador de seales
memRequest_s
Seales hacia el
controlador de
memoria
externo:
- busDataR_s
- busDataW_s
- busAddress_s
- busWe_s
- memRequest_s
busSnoop_s
rbitro de
bus
Manejador de
interrupciones
memRequest_s
cpuPause_s
Soporte de HW
para locks
irqStatus_s
irqMask_s
busValid_s

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
I
Nexys2
Plasma multi-n
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Implementacion
I
I
Estructura general
Nivel superior
I
I
Nexys2
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
CPU
BUS (dataW, dataR, address, byteWE)

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
El procesador plasma:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
La interfaz del procesador plasma:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
CPU

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
irq_i
cpuPause_s
reset_i
CPU
clk_i

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
irq_i
clk_i
cpuPause_s
reset_i
CPU
clk_i
Memoria
Ram
Interna

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
irq_i
clk_i
cpuPause_s
reset_i
CPU
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
Address
(30bits)
DataW
(32bits)
DataR
(32bits)

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
irq_i
clk_i
cpuPause_s
reset_i
CPU
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
DataR
(32bits)

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
irq_i
clk_i
cpuPause_s
reset_i
CPU
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
Puerto A
DataR
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
irq_i
clk_i
cpuPause_s
reset_i
CPU
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
Buffer
Tri-state
Puerto A
DataR
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
lockRequest
irq_i
reset_i
clk
CPU
reset
clk_i
Soporte
para locks
cpuPause_s
reset_i
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
Buffer
Tri-state
Puerto A
DataR
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
lockRequest
irq_i
reset_i
clk
CPU
reset
clk_i
Soporte
para locks
cpuPause_s
reset_i
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags
Puerto B
Buffer
Tri-state
Puerto A
DataR
(32bits)

onica
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
DATOS
INDICADORES
PUERTO B
PUERTO A
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Puerto A: Se utiliza para leer y escribir datos en memoria

cache.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

cache.
Puerto B: Se utiliza u
nicamente para el algoritmo de
coherencia de memoria cache.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

cache.
I
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
Lectura de un dato solicitado por el CPU.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

cache.
I
I
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

Escritura al ocurrir un miss en una operaci
on de lectura
solicitada por el CPU.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

cache.
I
I
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

on de lectura
Escritura al realizar una operaci
on de escritura solicitada por el
CPU (poltica write-allocate).

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

cache.
I
I
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

on de lectura
Se invalida el la posici
on en cache, al realizar una escritura que
no sea de 32 bits.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

cache.
I
I
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

on de lectura
no sea de 32 bits.
I
Se realizan lecturas en la memoria de indicadores cada vez que

hay una se
nal de bus snooping.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

cache.
I
I
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

on de lectura
no sea de 32 bits.
I
Se realizan lecturas en la memoria de indicadores cada vez que

hay una se
nal de bus snooping.
Se realizan actualizaciones de los datos en cache, cuando
corresponde.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
lockRequest
irq_i
reset_i
clk
CPU
reset
clk_i
Soporte
para locks
cpuPause_s
reset_i
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags
Puerto B
Buffer
Tri-state
Puerto A
DataR
(32bits)

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
lockRequest
irq_i
reset_i
clk
CPU
reset
clk_i
Soporte
para locks
cpuPause_s
reset_i
clk_i
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
Address
(30bits)
DataW
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags
Puerto B
Buffer
Tri-state
Puerto A
DataR
(32bits)
Regisitros

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
lockRequest
irq_i
reset_i
clk
CPU
reset
clk_i
Soporte
para locks
cpuPause_s
reset_i
clk_i
memRequest
Unidad
de
control
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
busRequest
busBusy
memBusy
busSnoop
DataW
(32bits)
DataR
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags
Puerto B
Buffer
Tri-state
Puerto A
busAccEn
delayedBusAccessEnable_s
busAccessEnable_s
Address
(30bits)
Regisitros

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Estructura General
Nivel superior
Plasma multi-n
ucleo
N
ucleo
lockRequest
irq_i
reset_i
clk
CPU
reset
clk_i
Soporte
para locks
cpuPause_s
reset_i
clk_i
memRequest
Unidad
de
control
byteWE
(4bits)
Memoria
Ram
Interna
cpuIndex
busRequest
busBusy
memBusy
busSnoop
DataW
(32bits)
DataR
(32bits)
Memoria
cache de
datos
Memoria
cache de
tags
Puerto B
Buffer
Tri-state
Puerto A
busAccEn
delayedBusAccessEnable_s
busAccessEnable_s
Address
(30bits)
Regisitros

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
EVALUACION

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
CONCLUSIONES
Y
TRABAJOS FUTUROS

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
o un sistema multi-n
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
Se realizaron testeos de eficiencia

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
Los resultados presentados muestran dependencia del
rendimiento:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
n
umero de n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
n
umero de n
ucleos
el tipo de tarea que se tenga

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache
Los factores mas determinantes en el rendimiento al ejecutar

una tarea son:

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache

una tarea son:
I
la utilizaci
on del bus

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache

una tarea son:
I
I
la utilizaci
on del bus
la carga de procesamiento

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache

una tarea son:
I
I
la utilizaci
on del bus
La mejora puede estar alejada del lmite te

orico ideal

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache

una tarea son:
I
I
la utilizaci
on del bus

orico ideal
Una primer implementaci
on del plasma multi-n
ucleo

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Se dise
no e implement
ucleo
rendimiento:
I
I
I
n
umero de n
ucleos
la memoria cache

una tarea son:
I
I
la utilizaci
on del bus

orico ideal
Una primer implementaci
on del plasma multi-n
ucleo
Posibilidad de mejorar el dise
no

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
En primer instancia:
I
N n
ucleos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
I
N n
ucleos
Modificar la memoria interna

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
I
N n
ucleos
Evitar invalidar datos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
I
N n
ucleos
Memoria cache de instrucciones y datos

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
I
N n
ucleos
Modificacion de la memoria interna de cada n

ucleo.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
I
N n
ucleos
Modificacion de la memoria interna de cada n

ucleo.
Task scheduler monitor para el plasma multi-n

ucleo.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Otros trabajos a futuro:

I Implementaci
on de un bus switcheado, incluyendo mas de un
controlador de memoria.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
on de la estructura de la cache para que el tama
no
de bloque sea parametrizable.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
no
I Modificaci
on de la estructura de la cache para que sea
parametrizable la asociatividad.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
no
I Modificaci
I Implementaci
on de poltica de escritura en memoria del tipo
Write Back.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
no
I Modificaci
I Implementaci
Write Back.
I Separaci
on de memoria cache en instrucciones y datos.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
no
I Modificaci
I Implementaci
Write Back.
I Separaci
I Implementaci
on de la MMU (Memory Management Unit).

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
no
I Modificaci
I Implementaci
Write Back.
I Separaci
I Implementaci
I Implementaci
on de la FPU (Floating Point Unit).

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros

I Implementaci
I Modificaci
no
I Modificaci
I Implementaci
Write Back.
I Separaci
I Implementaci
I Implementaci
on de la FPU (Floating Point Unit).
I Mejoras y vectorizaci
on del manejo de interrupciones y
excepciones (NVIC).

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
Hoy en da hay al menos otros cuatro estudiantes que siguen la

lnea de trabajo del plama m
ulti-n
ucleo en sus trabajos de tesis de
grado. Ellos trataran algunos de los temas anteriormente
nombrados.

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
PREGUNTAS?

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
MUCHAS
GRACIAS!

onica
Motivaci
on y objetivos
Introducci
on
Dise
no
Implementaci
on
Evaluaci
on
Conclusiones
Trabajos futuros
FIN!

onica

LSE FIUBA Tesis Grado Federico Zacchigna 2012 Presentacion

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

LSE FIUBA Tesis Grado Federico Zacchigna 2012 Presentacion

Încărcat de

Drepturi de autor:

Formate disponibile

Motivaci

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

El aumento del uso de procesadores multi-n

Tesis de Grado de Ingeniera Electr

El aumento del uso de procesadores multi-n

Tesis de Grado de Ingeniera Electr

El aumento del uso de procesadores multi-n

Tesis de Grado de Ingeniera Electr

El aumento del uso de procesadores multi-n

Tesis de Grado de Ingeniera Electr

El aumento del uso de procesadores multi-n

Tesis de Grado de Ingeniera Electr

El aumento del uso de procesadores multi-n

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Realizar una evaluaci

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

SISD: En ingles Single Instruction Single Data.

Tesis de Grado de Ingeniera Electr

SISD: En ingles Single Instruction Single Data.

Tesis de Grado de Ingeniera Electr

SISD: En ingles Single Instruction Single Data.

Tesis de Grado de Ingeniera Electr

SISD: En ingles Single Instruction Single Data.

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Instrucciones sin dependencia

Tesis de Grado de Ingeniera Electr

Instrucciones sin dependencia

Instrucciones con dependencia

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo

Tesis de Grado de Ingeniera Electr

Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo

Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo Ciclo

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

Tesis de Grado de Ingeniera Electr

El lmite de la ILP es impuesto por el flujos de datos

Tesis de Grado de Ingeniera Electr

El lmite de la ILP es impuesto por el flujos de datos

Tesis de Grado de Ingeniera Electr

El lmite de la ILP es impuesto por el flujos de datos

Tesis de Grado de Ingeniera Electr

El lmite de la ILP es impuesto por el flujos de datos

Tesis de Grado de Ingeniera Electr