La junta Basys2 es una plataforma de diseo de circuitos y la aplicacin que

cualquiera puede utilizar para ganar experiencia en la construccin de circuitos

digitales reales. La junta Basys2 Construido alrededor de una matriz de Xilinx
Spartan-3E Field Programmable Gate y un controlador USB Atmel AT90USB2,
ofrece completa, hardware listo para su uso adecuado para la celebracin de
los circuitos que van desde dispositivos lgicos bsicos a los controladores
complejos. Una gran coleccin de a bordo de E / S y todos los dispositivos FPGA
requiere circuitos de apoyo se incluyen, por lo que un sinnmero de diseos se
pueden crear sin necesidad de ningn otro componente.
Cuatro conectores de expansin estndar permiten diseos para crecer ms
all de la junta Basys2 usando placas universales, tarjetas de circuitos
diseadas por el usuario, o Pmods (Pmods son analgicas de bajo costo y los
mdulos de E / S digitales que ofrecen A / D y D / A, controladores de motor,
entradas de sensor , y muchas otras caractersticas). Las seales de los
conectores de 6 pines estn protegidos contra daos por ESD y cortocircuitos,
garantizando una larga vida til en cualquier entorno. La junta Basys2 funciona
a la perfeccin con todas las versiones de las herramientas de Xilinx ISE,
incluyendo el WebPack libre. Se requieren Viene con un cable USB que
proporciona energa y una interfaz de programacin, por lo que no hay otras
fuentes de alimentacin o cables de programacin.
La junta Basys2 puede dibujar el poder y ser programado a travs de su puerto
USB2 de a bordo. Digilent de libertad disponible software Adepto
automticamente basado en PC detecta el tablero Basys2, proporciona una
programacin interfaz para la ROM FPGA y la Plataforma Flash, y permite la
transferencia de datos de usuario (ver www.digilentinc.com para ms
informacin).
La junta Basys2 est diseado para trabajar con el software libre de CAD ISE
WebPack de Xilinx. WebPack se puede utilizar para definir circuitos utilizando
esquemas o HDLs, para simular y sintetizar circuitos, y crear archivos de
programacin. Webpack se puede descargar de forma gratuita desde
www.xilinx.com/ise/. Los buques Basys2 con un built-in auto-prueba / demo
almacenada en su ROM que se puede usar para probar todo componentes de la
placa. Para ejecutar la prueba, ajuste el modo de puente (ver ms abajo) a la
ROM y aplicar alimentacin de la placa. Si la prueba se borra de la memoria
ROM, que puede ser descargado y reinstalado en cualquier momento. Ver
www.digilentinc.com/Basys2 para el proyecto de prueba, as como
documentacin adicional, diseos de referencia, y tutoriales.
La junta Basys2 suele alimentado por un cable USB, pero tambin se
proporciona un conector de batera de forma que los suministros externos
pueden ser utilizados. Para utilizar la energa del USB, slo tiene que conectar

el cable USB. Para alimentar el Basys2 utilizando una pieza u otra fuente
externa, conecte una batera 5.5V 3.5V- (u otra fuente de energa) al conector
de la batera espaciados 100-mil de 2 pines (tres pilas AA en serie hacen un
buen 4.5+ / - Fuente de voltios). Tensiones superiores a 5,5 V a cada conector
de alimentacin puede causar un dao permanente.

Potencia de entrada se enruta a travs del interruptor de encendido (SW8) a

los cuatro conectores de expansin de 6 pines y un regulador de voltaje Linear
Technology LTC3545. El LTC3545 produce el suministro principal de 3.3V para el
tablero, y tambin produce 2.5V y suministro de 1.2V tensiones requeridas por
la FPGA. La corriente total a bordo depende de FPGA
configuracin, frecuencia de reloj, y las conexiones externas. En los circuitos de
prueba con aproximadamente 20 mil puertas enrutadas, una fuente de reloj de
50MHz, y todos los LED iluminados, sobre 100mA de corriente se dibuja desde
el suministro de 1,2 V, 50 mA de la fuente 2.5V y 50 mA de la alimentacin de
3.3V. Corriente requerida aumentar si los circuitos ms grandes se configuran
en la FPGA, o si las juntas perifricas se adjunta.
La junta Basys2 utiliza un PCB de cuatro capas, con las capas interiores
dedicadas a VCC y GND aviones.
El FPGA y los dems circuitos integrados en el tablero tienen grandes
complementos de condensadores cermicos de bypass
colocado lo ms cerca posible a cada pin VCC, lo que resulta en una fuente de
alimentacin de bajo ruido muy limpio.
CONFIGURACION
Tras el encendido, el FPGA en el tablero Basys2 debe configurarse antes de que
pueda realizar funciones tiles. Durante la configuracin, un archivo "bit" se
transfiere a las clulas de memoria dentro de la FPGA para definir las funciones
lgicas y las interconexiones del circuito. El software libre CAD ISE / WebPack
de Xilinx se puede utilizar para crear archivos de bits de VHDL, Verilog, o
archivos de origen basada en esquemticos.

Programa basado en PC de Digilent llamada Adepto se puede utilizar para

configurar la FPGA con cualquier archivo poco adecuada almacenada en el
ordenador. Adepto utiliza el cable USB para transferir un archivo bit
seleccionado desde el PC a la FPGA (a travs del puerto de programacin JTAG
de la FPGA). Adepto tambin puede programar un archivo de bits en una ROM
no voltil a bordo llamado "Plataforma Flash". Una vez programado, la

Plataforma Flash puede transferir automticamente un archivo de bits

almacenado a la FPGA a una posterior encendido o restablecer evento si el
modo de puente (JP3) se establece en ROM. El FPGA permanecer configurado
hasta que se restablece por un evento de ciclo de potencia. La plataforma
Flash ROM conservar un archivo poco hasta que se reprograma,
independientemente de los eventos de ciclo de potencia
(3)
Para programar la junta Basys2, coloque el puente de modo para PC y conecte
el cable USB a la placa. Inicie el software de Adepto, y esperar a que el FPGA y
la Plataforma Flash ROM para ser reconocido. Utilice la funcin de bsqueda
para asociar el archivo deseado con .bit las FPGA, y / o los .mcs deseados
archivo con la plataforma Flash ROM. Haga clic derecho en el dispositivo para
ser programado, y seleccione la funcin "programa". El archivo de
configuracin se enviar a la FPGA o plataforma Flash, y el software indicar si
la programacin se ha realizado correctamente. El "Estado del LED" LED (LD_8)
tambin parpadea despus de la FPGA se ha configurado correctamente. Para
ms informacin sobre el uso Adepto, por favor consulte la documentacin
Adepto disponible en el sitio web de Digilent.
Osciladores
La junta Basys2 incluye un oscilador de silicio configurable por el usuario
primario que produce 25MHz, 50MHz o 100MHz basado en la posicin del reloj
puente de seleccin en JP4. Inicialmente, este puente no est cargado y debe
ser soldado en su lugar. Un socket para un segundo oscilador se proporciona en
IC6 (la toma IC6 puede adaptarse a cualquier oscilador CMOS 3.3V en un
paquete DIP media de tamao). Los osciladores primarios y secundarios estn
conectados a los pines de entrada de reloj mundial en B8 pin y pin M6
respectivamente.
Ambas entradas de reloj pueden conducir el DLL sintetizador de reloj en la
Spartan 3E, lo que permite una amplia gama de frecuencias si internas, a partir
de 4 veces la frecuencia de entrada a cualquier divisor entero de la frecuencia
de entrada.
El oscilador de silicio primario es flexible y de bajo costo, pero carece de la
estabilidad de la frecuencia de un oscilador de cristal. Algunos circuitos que
conducen a un monitor VGA pueden realizar una ligera mejora en la estabilidad
de la imagen mediante el uso de un oscilador de cristal instalado en el zcalo
IC6. Para estas aplicaciones, un 25 MHz (o 50 MHz) oscilador de cristal,
disponible en cualquier distribuidor de catlogo, se recomienda (ver por
ejemplo el nmero de pieza SG-8002JF-PCC en www.digikey.com).

(4)
Cuatro pulsadores y ocho interruptores deslizantes} se proporcionan para
entradas del circuito. Entradas de pulsador son normalmente bajos y conducido
alta slo cuando se presiona el pulsador. Interruptores deslizantes generan
constantes entradas de alta o baja en funcin de la posicin. Pulsadores e
interruptores deslizantes tienen resistencias en serie para la proteccin contra
cortocircuitos (un cortocircuito ocurrira si un pin FPGA asignado a un pulsador
o deslizar inadvertidamente se define como una salida).
Ocho LEDs y una pantalla LED sevensegment de cuatro dgitos se proporcionan
para salidas del circuito. nodos LED son expulsados de la FPGA a travs de
resistencias limitadores de corriente, por lo que se encienden cuando una
lgica '1' se escribe en el pin correspondiente FPGA. Un noveno LED se
proporciona como un LED indicador de energa, y la dcima parte de LED (LDD) se ilumina cada vez que el FPGA se ha programado con xito.
Siete segmentos muestra Cada uno de los cuatro dgitos de la pantalla LED
sevensegment se compone de siete segmentos LED dispuestos en un patrn
de "figura 8". LED de segmento se pueden iluminar de forma individual, por lo
que cualquiera de 128 patrones se pueden mostrar en un dgito mediante la
iluminacin de ciertos segmentos LED y dejando a los otros oscura. De estos
128 modelos posibles, los diez que corresponde a los dgitos decimales son los
ms tiles.
Los nodos de los siete LEDs que forman cada dgitos estn atados juntos en
un nodo de circuito de nodo comn, pero los ctodos LED permanecen
separados. Las seales de nodos comunes estn disponibles como cuatro
"dgitos enable" seales de entrada a la pantalla de 4 dgitos. Los ctodos de
segmentos similares en las cuatro pantallas estn conectados en siete nodos
de circuito etiquetados CA a travs de CG (as, por ejemplo, los cuatro ctodos
de "D" de los cuatro dgitos se agrupan en un nico nodo de circuito llamado
"CD"). Estas siete seales de ctodo estn disponibles como insumos para la
pantalla de 4 dgitos. Este esquema de conexin de seal crea una pantalla
multiplexada, donde las seales de ctodo son comunes a todos los dgitos
pero slo puede iluminar los segmentos de la dgitos cuyo nodo
correspondiente seal se afirma.
Un circuito controlador de pantalla de escaneo se puede utilizar para mostrar
un nmero de cuatro dgitos en esta pantalla. Este circuito conduce las seales
de nodo y ctodo patrones correspondientes de cada dgito en una sucesin
continua de repeticin, a una tasa de actualizacin que es ms rpido que la
respuesta del ojo humano. Cada dgito se ilumina slo una cuarta parte del
tiempo, pero debido a que el ojo no puede percibir el oscurecimiento de un
dgito antes de que se ilumina de nuevo, el dgito aparece iluminado

continuamente. Si la actualizacin o la tasa de "actualizacin" se desaceler a

un punto dado (en torno a 45 hertz), entonces la mayora de la gente va a
empezar a ver el parpadeo de la pantalla.
(5)
Para cada uno de los cuatro dgitos que aparecen brillantes y continuamente
iluminado, los cuatro dgitos deben ser conducidos una vez cada 1 a 16 ms
(para una frecuencia de refresco de 1KHz a 60Hz). Por ejemplo, en un esquema
de actualizacin de 60 Hz, toda la pantalla se actualiza una vez cada 16 ms, y
cada dgito se ilumina durante del ciclo de actualizacin, o 4 ms. El
controlador debe garantizar que el patrn de ctodo correcta est presente
cuando se conduce la seal nodo correspondiente. Para ilustrar el proceso, si
AN1 se afirma mientras CB y CC se afirman, a continuacin, un "1" se mostrar
en la posicin del dgito 1. Entonces, si AN2 se afirma mientras CA, CB y CC se
afirman, a continuacin, un "7" voluntad se mostrar en la posicin dgitos 2. Si
A1 y CB, CC son impulsados por 4 ms, y luego A2 y CA, CB, CC son impulsados
por 4 ms en una sucesin sin fin, la pantalla mostrar "17" en los dos primeros
dgitos. La Figura 8 muestra un ejemplo de diagrama de temporizacin para un
controlador de siete segmentos de cuatro dgitos.
Puerto PS / 2
El conector mini-DIN de 6 pines tiene capacidad para un ratn PS / 2 o el
teclado. El conector PS / 2 se suministra con 5 VCC.

Tanto el ratn y el teclado utilizan un bus en serie de dos hilos (reloj y datos)
para comunicarse con un dispositivo host. Ambos utilizan palabras de 11 bits
que incluyen una marcha, paro y bit de paridad impar, pero los paquetes de
datos estn organizados de manera diferente, y la interfaz de teclado permite
transferencias de datos bidireccionales (por lo que el dispositivo host puede
iluminar los LED de estado en el teclado). Horarios de autobuses se muestran
en la figura. Las seales de reloj y de datos solamente son accionados cuando
se producen las transferencias de datos, y de lo contrario, se llevan a cabo en
el estado "inactivo" a "1" lgico. Los horarios definen los requisitos de seal
para comunicaciones de ratn a host y comunicaciones teclado bidireccionales.
Un circuito de interfaz PS / 2 puede ser implementado en la FPGA para crear
una interfaz de teclado o el ratn.
(6)
Teclado
El teclado utiliza controladores de colector abierto de modo thekeyboard o un
dispositivo host conectado puede conducir el autobs de dos hilos (si el

dispositivo host no enviar los datos al teclado, a continuacin, el anfitrin

puede utilizar puertos de entrada solamente).
Teclados de estilo PS2 utilizan cdigos de exploracin de comunicar los datos
de pulsacin de teclas. Cada tecla tiene asignado un cdigo que se enva cada
vez que se pulsa la tecla; si la clave se mantiene pulsado, se enviar el cdigo
de exploracin repetida aproximadamente una vez cada 100 ms. Cuando se
suelta una tecla, se enva un cdigo de la llave-up "F0", seguido por el cdigo
de exploracin de la llave en libertad. Si una clave puede ser "desplazado" para
producir un nuevo personaje (como una letra mayscula), a continuacin, un
personaje de cambio se enva adems del cdigo de exploracin, y el anfitrin
debe determinar qu carcter ASCII a utilizar. Algunas claves, llamadas teclas
extendidas, envan un "E0" delante del cdigo de exploracin (y que pueden
enviar ms de un cdigo de exploracin). Cuando se libera una clave
extendida, se enva un cdigo de la llave-up "E0 F0", seguido por el cdigo de
exploracin. Cdigos de escaneo para la mayora de las teclas se muestran en
la figura. Un dispositivo de acogida tambin puede enviar datos al teclado. A
continuacin se muestra una breve lista de algunos comandos comunes un
host puede enviar.
ED Set Bloq Num, Bloq Mays y LED Scroll Lock. Teclado devuelve "FA" despus
de recibir "ED", entonces host enva un byte para establecer LED de estado: Bit
0 conjuntos Scroll Lock; bit 1 establece Num Lock; y Bit 2 juegos bloqueo de
maysculas. Los bits 3-7 se ignoran.
EE Echo (prueba). Teclado devuelve "EE" despus de recibir "EE".
F3 Set velocidad de repeticin de cdigo de exploracin. Teclado devuelve "F3"
al recibir "FA", entonces host enva segundo byte para establecer la velocidad
de repeticin.
FE Reenviar. "FE" dirige teclado para volver a enviar ms reciente cdigo de
exploracin.
Restablecer FF. Restablece el teclado.
El teclado puede enviar datos al host slo cuando los datos y lneas de reloj son
altos (o inactivo). Dado que el anfitrin es el "maestro del bus", el teclado debe
comprobar para ver si el host est enviando datos antes de conducir el
autobs. Para facilitar esto, la lnea de reloj se utiliza como un "claro para
enviar" seales. Si el anfitrin tira de la baja lnea de reloj, el teclado no debe
enviar ningn dato hasta que se libere el reloj.
(7)
El teclado enva datos al host en palabras de 11 bits que contienen un
comienzo poco '0', seguido de 8-bits de cdigo de exploracin (LSB primero),

seguido de un bit de paridad impar y terminado con un '1' bit de parada. El

teclado genera 11 transiciones de reloj (en torno a 20 - 30 kHz) cuando se
envan los datos, y los datos son vlidos en el flanco de bajada del reloj.
Raton
El ratn da salida a una seal de reloj y datos cuando se mueve; de lo
contrario, estas seales se mantienen en '1' lgico. Cada vez que se mueve el
mouse, tres palabras de 11 bits se envan desde el ratn para el dispositivo
host. Cada una de las palabras de 11 bits contiene un comienzo poco '0',
seguido de 8 bits de datos (LSB primero), seguido de un bit de paridad impar, y
terminado con un '1' bit de parada. Por lo tanto, cada transmisin de datos
contiene 33 bits, donde los bits 0, 11 y 22 son '0' Inicio bits, y los bits 11, 21 y
33 son '1' bits de parada. Los tres campos de datos de 8 bits contienen datos
de movimiento como se muestra en la figura anterior. Datos son vlidos en el
flanco de bajada del reloj, y el perodo de reloj es de 20 a 30KHz.
El ratn asume un sistema de coordenadas relativa en la que se mueve el ratn
hacia la derecha genera un nmero positivo en el campo X, y movindose
hacia la izquierda genera un nmero negativo. Del mismo modo, moviendo el
ratn hacia arriba genera un nmero positivo en el campo Y, y movindose
hacia abajo representa un nmero negativo (los bits XS YS y en el byte de
estado son los bits de signo - un '1' indica un nmero negativo). La magnitud
de los nmeros de X e Y representa la velocidad de movimiento del ratn cuanto mayor sea el nmero, ms rpido se est moviendo el ratn (los bits XV
y YV en el byte de estado son indicadores de desbordamiento de movimiento un '1' significa que se ha producido el desbordamiento) . Si el ratn se mueve
continuamente, las transmisiones de 33 bits se repiten cada 50 ms o menos.
Los campos L y R en el byte de estado indican izquierda y pulsaciones de botn
derecho (A '1' indica se presiona el botn).
(8)
PUERTO VGA
La junta Basys2 utiliza 10 seales FPGA para crear un puerto VGA con las dos
seales de sincronizacin estndar (HS - Horizontal Sync, y VS - Sincronizacin
vertical) de color de 8 bits y. Las seales de color utilizan circuitos Resistenciadivisor que trabajan en conjunto con la resistencia de terminacin de 75
ohmios de la pantalla VGA para crear ocho niveles de seal en las seales VGA
rojo y verde, y cuatro en azul (el ojo humano es menos sensible a los niveles de
color azul ). Este circuito, que se muestra en la figura 13, produce seales de
color de vdeo que procedan en incrementos iguales entre 0V (totalmente
apagado) y 0,7 V (totalmente encendido). Un circuito controlador de vdeo se
debe crear en la FPGA para conducir las seales de sincronizacin y de color

con la sincronizacin correcta con el fin de producir un sistema de visualizacin

de trabajo.
Temporizacin del sistema VGA
Tiempos de seal VGA se especifican, publican, con derechos de autor y
vendidos por la organizacin VESA (www.vesa.org). La siguiente informacin de
temporizacin del sistema VGA se proporciona como un ejemplo de cmo un
monitor VGA puede ser conducido en 640 por el modo 480. Para obtener
informacin ms precisa, o para obtener informacin sobre otras frecuencias
VGA, consulte la documentacin disponible en el sitio web de VESA.
VGA pantallas basadas en CRT utilizan haces de electrones en movimiento de
amplitud modulada (o los rayos catdicos) para mostrar la informacin en una
pantalla recubierta de fsforo. Pantallas LCD utilizar una matriz de interruptores
que puede imponer una tensin a travs de una pequea cantidad de cristal
lquido, cambiando as permitividad luz a travs del cristal sobre una base de
pixel por pixel. Aunque la siguiente descripcin se limita a las pantallas CRT,
pantallas LCD han evolucionado para utilizar los mismos tiempos de seal
como pantallas CRT (por lo que el "seales" discusin a continuacin se refiere
tanto a los monitores CRT y LCD). Pantallas de color de CRT utilizan tres haces
de electrones (uno para el rojo, uno para el azul, y uno para verde) para
energizar el fsforo que recubre el lado interior del extremo de visualizacin de
un tubo de rayos catdicos (vase la ilustracin). Los haces de electrones
emanan de "caones de electrones", que son ctodos calentados finamente
puntiagudas-colocados en estrecha proximidad a una placa anular cargado
positivamente llamado un "rejilla". La fuerza electrosttica impuesta por la
rejilla tira de rayos de electrones energizados desde los ctodos, y esos rayos
son alimentados por la corriente que fluye en los ctodos. Estos rayos de
partculas se aceleran inicialmente hacia la rejilla, pero pronto caen bajo la
influencia de la fuerza electrosttica mucho ms grande que resulta de toda la
superficie de la pantalla recubierta de fsforo del CRT siendo cargada a 20 kV
(o ms). Los rayos estn enfocados a un haz fino a medida que pasan a travs
del centro de las rejillas, y luego se aceleran para impactar en la superficie de
la pantalla recubierta de fsforo. La superficie de fsforo brilla intensamente en
el punto de impacto, y contina a brillar por varios cientos de microsegundos
despus de quitar la viga. Cuanto mayor sea la corriente alimentada en el
ctodo, ms brillante que el.
(9)
Entre la rejilla y la superficie de la pantalla, el haz pasa a travs del cuello del
CRT donde dos bobinas de alambre producen campos electromagnticos
ortogonales. Debido a que los rayos catdicos se componen de partculas
cargadas (electrones), que pueden ser desviadas por estos campos

magnticos. Formas de onda actuales se pasan a travs de las bobinas para

producir campos magnticos que interactan con los rayos catdicos y hacer
que atravesar la superficie de la pantalla en un patrn "de trama",
horizontalmente de izquierda a derecha y verticalmente de arriba a abajo.
Como el rayo catdico se mueve sobre la superficie de la pantalla, la corriente
enviada a los caones de electrones puede ser aumentado o disminuido para
cambiar el brillo de la pantalla en el punto de impacto de rayos catdicos.
La informacin slo se muestra cuando el haz se mueve en la direccin "hacia
adelante" (de izquierda a derecha y de arriba a abajo), y no durante el tiempo
que el haz se restablece de nuevo a la orilla izquierda o la parte superior de la
pantalla. Por lo tanto, gran parte del potencial de tiempo de visualizacin se
pierde en perodos "ciegos" cuando el haz se restablece y estabilizado para
comenzar un nuevo pase de visualizacin horizontal o vertical. El tamao de
las vigas, la frecuencia a la que la viga se puede rastrear a travs de la
pantalla, y la frecuencia a la que el haz de electrones puede ser modulada
determinar la resolucin de pantalla. Modernos pantallas VGA pueden
acomodar diferentes resoluciones, y un circuito controlador de VGA dicta la
resolucin mediante la produccin de seales de temporizacin para controlar
los patrones de trama. El controlador debe producir impulsos de sincronizacin
a 3,3 V (o 5V) para ajustar la frecuencia a la que la corriente fluye a travs de
las bobinas de deflexin, y debe garantizar que los datos de vdeo se aplica a
los caones de electrones en el momento correcto. Pantallas de vdeo de trama
definen una serie de "filas" que corresponde al nmero de pases horizontales
ctodo hace sobre el rea de visualizacin, y una serie de "columnas" que
corresponde a un rea en cada fila que se asigna a un "elemento de imagen" o
pixel. Pantallas tpicas utilizan 240 a 1200 filas y 320-1600 columnas. El
tamao global de una pantalla y el nmero de filas y columnas determina el
tamao de cada pxel.
Los datos de vdeo normalmente proviene de una memoria de actualizacin de
vdeo, con uno o ms bytes asignados a cada posicin de pxel (el Basys2
utiliza tres bits por pxel). El ndice de controlador de mosto en memoria de
vdeo como las vigas de mover por la pantalla, y recuperar y aplicar los datos
de vdeo a la pantalla en el preciso momento en que el haz de electrones se
mueve a travs de un pxel dado.
(10)
Un circuito controlador VGA debe generar las seales de las sincronizaciones
del SA y VS y coordinar la entrega de datos de vdeo basado en la frecuencia
de pxel. El reloj de pxel define el tiempo disponible para mostrar un pxel de
informacin. La seal VS define la frecuencia de "refrescar" de la pantalla, o la
frecuencia con la que toda la informacin en la pantalla se vuelve a dibujar. La
frecuencia mnima de actualizacin es una funcin de la intensidad de fsforo y

haz de electrones de la pantalla, con frecuencias de actualizacin prcticos que

caen en el rango de 50 Hz a 120 Hz. El nmero de lneas que se mostrar a una
frecuencia de refresco dada define la frecuencia horizontal "de retroceso". Para
un 640 pxeles por pantalla 480 fila usando un reloj de pxeles 25MHz y 60 +/1 Hz de refresco, los tiempos de seal se muestran en la tabla de la derecha se
pueden derivar. Los tiempos de sincronizacin de ancho de pulso y el frente y
los intervalos porche trasero (intervalos porche son el pre y post-tiempos de
pulso de sincronizacin durante el cual la informacin no se puede visualizar)
se basan en observaciones tomadas de las pantallas reales VGA.
Un circuito controlador VGA decodifica la salida de un contador horizontal de
sincronizacin impulsado por el reloj de pxeles para generar tiempos de seal
HS. Este contador puede utilizarse para localizar cualquier ubicacin de pxel
en una fila dada. Del mismo modo, la salida de un contador vertical de
sincronizacin que se incrementa con cada pulso HS se puede utilizar para
generar tiempos de seal VS, y este contador se puede utilizar para localizar
cualquier fila dada. Estos dos contadores que ejecutan continuamente se
pueden utilizar para formar una direccin en la RAM de vdeo. No se especifica
ninguna relacin de tiempo entre el inicio del impulso de HS y el inicio del pulso
de VS, por lo que el diseador puede organizar los contadores para formar
fcilmente las direcciones RAM de vdeo, o para minimizar la lgica de
decodificacin para la generacin de impulsos de sincronizacin.
(11)
Conectores de expansin (cabeceras de 6 pines)
La junta Basys2 proporciona cuatro conectores de los mdulos perifricos de 6
pines. Cada conector proporciona Vdd, GND, y cuatro seales FPGA nicas.
Varias tablas de mdulos de 6 pines que pueden unirse a este conector estn
disponibles en Digilent, incluidos los convertidores A / D, amplificadores de
altavoces, micrfonos, amplificadores H-puente, etc. Consulte
www.digilentinc.com para ms informacin.
FPGA Pin Definiciones
La siguiente tabla muestra todas las definiciones de patas del Spartan-3E en el
tablero Basys2. Pins en cajas grises no estn disponibles para el usuario
(12)
Autodiagnstico incorporado
La junta Basys2 viene precargado con un proyecto / demostracin auto prueba
sencilla almacenada en su ROM. El proyecto de demostracin (disponible en la
pgina web) muestra cmo las herramientas CAD Xilinx conectan seales a los
circuitos FPGA Basys2. Dado que el proyecto se almacena en ROM, sino que

tambin se puede utilizar para comprobar las funciones de mesa. Para ejecutar
la demo, coloque el puente ROM / USB (JP3) a la ROM y aplicar alimentacin a
la placa; el segmento de siete
pantalla mostrar cifras de conteo, los interruptores se encendern los LEDs
individuales, los botones se apagarn dgitos individuales en la pantalla de
siete segmentos, y un patrn de prueba se conduce en el puerto VGA.
Si el auto test no es residente en la ROM Plataforma Flash, que puede ser
programado en la FPGA o vuelve a cargar en la ROM con el software de
programacin Adepto.