ESTRUCTURA DE COMPUTADORES

EJERCICIOS UNIDAD 9. JERARQUA DE MEMORIA

1. Las tcnicas o tecnologas destinadas a reducir el tiempo de transferencia de un bloque entre memoria
principal y memoria cach son:
a) Acceso directo a memoria (DMA) o LRU.
b) Memorias de gran ancho de bus o memoria entrelazada.
c) Memorias CAM o correspondencia directa.
d) Ninguna de las anteriores respuestas es correcta.
2. Para qu se usan las tcnicas de reemplazo en memorias cach?:
a) Para que cuando se produzca un acierto (hit), el dato de memoria central sustituya
adecuadamente al dato que hay en la memoria cach sin sobrescribir datos que estn en uso en la
cach.
b) No se usan tcnicas de reemplazo en memorias cach.
c) Para que cuando se produzca un fallo (miss), el dato de memoria central se copie ms
rpidamente en la memoria cach.
d) Ninguna de las anteriores respuestas es correcta.
3. Si tenemos una sentencia de programa como while (suma<50) { .... } podemos decir, en
referencia nicamente a dicha sentencia, que:
a) Se puede producir una situacin como la definida en el principio de localidad asociativa.
b) Se puede producir una situacin como la definida en el principio de localidad asociativa por
conjuntos.
c) Se puede producir una situacin como la definida en el principio de localidad asociativa y
distributiva simultneamente.
d) Ninguna de las anteriores respuestas es correcta.
4. Tenemos un computador con 64MB de memoria central y 16KB de memoria cach, con un tamao de
bloque de 32 bytes.
a) Qu cantidad de bloques puede contener la memoria cach?
b) Qu cantidad de bloques puede contener la memoria central?
c) Formato de las etiquetas y relacin con las direcciones de la CPU si se utiliza correspondencia
asociativa.
d) En qu bloque de memoria cach ira la palabra de memoria central 262003?
5. En cuanto a la jerarqua de memoria, es cierto que:
a) El algoritmo de reemplazo aleatorio es el ms complejo de implementar.
b) Los algoritmos de reemplazo se encargan de decidir qu bloque de la memoria cach se
sustituye.
c) El algoritmo basado en el orden de llegada tiene en cuenta la utilizacin de los bloques.
d) Ninguna de las anteriores respuestas es correcta.
6. Tenemos un computador con 1MB de memoria central y 1KB de memoria cach, con un tamao de
bloque de 4 bytes.
a) Qu cantidad de bloques puede contener la memoria cach?

b) Qu cantidad de bloques puede contener la memoria central?

c) Formato de las etiquetas y relacin con las direcciones de la CPU si se utiliza correspondencia
directa.
d) En qu bloque de memoria cach ira la palabra de memoria central 262003?
7. En un sistema con memoria cach, hay escrituras write through o copy back, cuyas diferencias son
(seleccione la afirmacin correcta):
a) En write through, una escritura en memoria cach implica una escritura en los registros de la
CPU, mientras que en copy back implica una escritura en los registros de la CPU que despus se
escriben en la memoria cach.
b) En write through, una escritura en memoria principal implica una posterior escritura en memoria
cach, mientras que en copy back implica una escritura simultnea en memoria principal y memoria
cach.
c) Write through y write back no tienen nada que ver con la memoria cach.
d) Ninguna de las anteriores respuestas es correcta.
8. Tenemos un computador con 4MB de memoria central y 4KB de memoria cach, con un tamao de
bloque de 8 bytes.
a) Qu cantidad de bloques puede contener la memoria cach?
b) Qu cantidad de bloques puede contener la memoria central?
c) Formato de las etiquetas y relacin con las direcciones de la CPU si se utiliza correspondencia
asociativa por conjuntos, con un grado de asociatividad de 4.
d) En qu bloque de memoria cach ira la palabra de memoria central 2097189?
9. Cules son los objetivos bsicos de una memoria cach?.
a) Bajo precio, gran capacidad, gran velocidad.
b) Gran capacidad, asociatividad por conjuntos.
c) Gran velocidad, alta tasa de aciertos.
d) Ninguna de las anteriores respuestas es correcta.
10. Si tenemos un computador con 16MB de memoria principal, 1GB de memoria virtual, 64KB de memoria
cach, 16 bytes de tamao de bloque, y 32KB de tamao de pgina, indica cul ser la estructura de
una direccin de CPU segn la correspondencia entre memoria cach y principal sea asociativa,
directa, o asociativa por conjuntos con un grado de asociatividad de 4.
11. Cul es el principal inconveniente del algoritmo de reemplazo basado en el orden de llegada?
a) Es complejo de implementar, ya que se ha de analizar cul es el bloque usado menos recientemente.
b) No tiene ningn inconveniente.
c) Es muy complejo establecer el orden de llegada de los bloques.
d) No tiene en cuenta la utilizacin del bloque que sustituye, solamente el tiempo que hace que se
carg.
12. La memoria entrelazada se basa en:
a) Palabras de direcciones consecutivas estn situadas en mdulos distintos.
b) Se aumenta el tamao de palabra para conseguir un mayor ancho de banda.
c) Reduccin de la latencia de memoria mediante aumento de su capacidad.
d) Ninguna de las anteriores respuestas es correcta.
13. Tenemos un computador con 4MB de memoria central entrelazada, 32KB de memoria cach, un
tamao de bloque de 8 bytes, correspondencia asociativa por conjuntos con grado 4, y algoritmo de

reemplazo LRU.
a) Nmero de mdulos de memoria central para minimizar el tiempo de transferencia de bloque.
b) Estructura de la direccin de CPU.
c) Si un programa hace referencia a las direcciones de los siguientes bloques de memoria central:
63, 64, 128, 1025, 1026, 1027, 2049, 127, 340, 4097, 1025, 1024, 6145, 6147, 6148, 3073, 128, 0,
125, indicar el valor final de la etiqueta del conjunto 1.
14. Tenemos un computador con 64KB de memoria central, 4KB de memoria cach inicialmente vaca, con
un tamao de bloque de 64 bytes. Se ejecuta un bucle 9 veces. Dicho bucle accede secuencialmente
desde la direccin 0 hasta la 4351. Calcular el nmero de fallos y aciertos de cach despus de
ejecutarse las 9 veces:
a) Si se usa correspondencia directa.
b)Si se usa correspondencia asociativa por conjuntos, con grado de asociatividad 4, y algoritmo de
reemplazo LRU.
c) Suponiendo que el tiempo de acceso a la cach es de 1T, y de 4T para memoria central, indicar
el tiempo medio de cada acceso en los dos casos anteriores.
15. Cmo se puede mejorar la velocidad de un sistema de memoria en un computador?:
a) Usando una memoria cach que ofrezca una tasa de aciertos muy alta
alto.
b) Usando una memoria cach que ofrezca una tasa de aciertos muy alta
bajo.
c) Usando una memoria cach que ofrezca una tasa de aciertos muy baja
alto.
d) Usando una memoria cach que ofrezca una tasa de aciertos muy baja
bajo.

y un tiempo de acceso
y un tiempo de acceso
y un tiempo de acceso
y un tiempo de acceso

16. Un programa ejecuta un bucle que consiste en la repeticin 20 veces de la secuencia de accesos a
direcciones de memoria: 1200h, 1201h, 1305h, 1202h, 1203h, 1406h, 1204h. Si se dispone de una
memoria cach con 16 bytes por bloque, 16 bloques, algoritmo de reemplazo LRU, y se proponen tres
tipos de organizacin de memoria cach para este programa: correspondencia directa, asociativa, o
asociativa por conjuntos con grado de asociatividad 2,
Qu tipo de organizacin de memoria cach es ms efectiva? Por qu?
Cul es el formato de las etiquetas de la cach en cada caso, si el bus de direcciones tiene 14 bits?
17. Dada la siguiente secuencia de referencias a direcciones de memoria, y suponiendo una memoria
cach con correspondencia directa de 16 bloques y 4 bytes por bloque, que inicialmente est vaca,
indicar aciertos y fallos, y mostrar el contenido final de la cach:
1, 4, 8, 5, 20, 17, 19, 56, 9, 11, 4, 43, 5, 6, 9, 17
18. Tenemos un computador con 512MB de memoria central, 4KB de memoria cach (inicialmente vaca), y
tamao de bloque de 64 bytes. Se ejecuta un bucle 7 veces, el cual accede a las posiciones de
memoria 0 a 623 secuencialmente. Cuantos fallos y aciertos de cach se producen si se usa:
a) correspondencia directa?
b) correspondencia asociativa por conjuntos, con un grado de asociatividad de 64?
Suponiendo que el tiempo de acceso a la cach es de 3T, y 8T para la memoria central, Cul es el
tiempo medio de acceso en los dos casos anteriores?

19. Cul de las siguientes afirmaciones es falsa?

a) En la correspondencia completamente asociativa, cada bloque de memoria central puede ir a
cualquier bloque de memoria cach.
b) En la correspondencia directa, cada bloque de memoria central tiene asignada una posicin fija en la
memoria cach.
c) La correspondencia completamente asociativa tiene el inconveniente de la complejidad del hardware.
d) En la correspondencia asociativa por conjuntos, cada bloque de memoria central tiene asignado un
bloque fijo en la memoria cach, pero el conjunto puede variar.
20. Tenemos un procesador que genera direcciones de 24 bits, el bus de datos es de 8 bits, la memoria
cach tiene un tamao de bloque de 16 bytes, los circuitos de memoria tienen un tamao de palabra de
4 bits, y el grado de asociatividad de la correspondencia asociativa por conjuntos es de 4. Cul ser el
mximo tamao de memoria que podr direccionar?:
a) 232 bytes.
b) 216 bytes.
c) 24 bytes.
d) Ninguna de las anteriores respuestas es correcta.
21. Se dispone de una memoria principal con las siguientes caractersticas: nmero total de bloques en el
espacio de direccionamiento de memoria:256, tamao de la direccin: 10 bits.
a) Cul es el nmero de palabras por bloque para esta configuracin?
b) Si se le conecta una cach de 64 palabras de tamao, especifica los campos en que se divide la
direccin fsica para cada uno de los siguientes supuestos: correspondencia asociativa, directa, y
asociativa por conjuntos de grado 2.
22. Tenemos un computador con 1GB de memoria principal y 128 KB de memoria cach, con un tamao de
bloque de 128 bytes.
a) Cantidad de bloques de memoria cach y memoria principal.
b) Formato de las etiquetas y relacin con las direcciones de la CPU si se usa correspondencia
asociativa por conjuntos, con un grado de asociatividad de 32.
c) Dnde en cach se almacenara la palabra de memoria principal 12345h?
23. La memoria cach tiene un tamao de bloque de 8 bytes, un grado de asociatividad de 4, y utiliza un
algoritmo de reemplazo LRU. Se pide:
a) Nmero y tamao de los mdulos de memoria central.
b) Interpretacin de los bits de la direccin segn la organizacin de la memoria cach, especificando
los campos, su significado, y el nmero de bits..
c) Si un programa hace referencia a direcciones que pertenecen a los bloques: 3, 224, 3456, 8195,
12222, 16387, 24566, 32771, 16387, 40963, 41234, 49155, 16387, 65539, 70762 y 81923. Indica el
contenido de los bits de etiqueta que corresponden al conjunto 3, tras realizar los accesos enumerados.
d) Partiendo de la situacin en la que queda el conjunto 3 de la cach, indica ahora cmo resultar si la
CPU hace referencia a las direcciones: 20019h, 80018h y 6001Ah.
24. Tenemos un computador con 2GB de memoria central y 32 KB de memoria cach, con un tamao de
bloque de 16 bytes. Indicar:
a) Nmero de bloques de memoria central y memoria cach.
b) Formato de las etiquetas y relacin con las direcciones de CPU si se usa correspondencia
directa.
c) Dnde, en memoria cach, se almacenara la direccin de memoria principal (MP) 1234500h?

25. En la correspondencia directa, la funcin que asigna el nmero de bloque de cach segn el nmero de
bloque de MP es:
a) No hay una funcin.
b) Nmero de bloque de cach = (Nmero de bloque de memoria) MOD (Bloques de cach).
c) Nmero de bloque de cach = (Nmero de bloque de memoria) DIV (Bloques de cach).
d) Nmero de bloque de cach = (Nmero de bloque de memoria) MOD (Bloques de memoria).
26. Un computador cuyo ancho de palabra es de 8 bits, dispone de una jerarqua de memoria de dos
niveles: cach, y memoria principal. Adems, se conoce el tiempo de acceso a la memoria cach: 1 ns.
En cuanto a la memoria principal, se sabe que funciona en base a los siguientes parmetros
temporales:
- Envo de la direccin de la cach a la memoria principal: 2 ns.
- Bsqueda del dato en el dispositivo de memoria principal: 10 ns.
- Envo del dato desde la memoria principal a la cach: 4 ns.
La tasa de aciertos en el nivel de cach es del 95.5%. Adems, se sabe que el tamao del bloque
de la memoria cach es de 128 palabras. Para mejorar el rendimiento de este sistema de memoria
se proponen dos alternativas:
a) Memoria entrelazada: utilizando un bus de datos de 32 bits y una organizacin en cuatro bancos,
con 32 bits de datos cada uno.
b) Memoria NO entrelazada: con un bus de datos de 64 bits y una organizacin en dos bancos, en
el que cada banco aporta 64 bits de datos.
Se pide:
Cul es el coste de un fallo de cach (expresado en ns) para la alternativa b)?
Cul es el coste de un fallo de cach y el tiempo medio de acceso a la jerarqua (ambos
expresados en ns) en caso de que se elija la alternativa a)?
27. Tenemos un sistema de memoria de 1024KB, con 32KB de memoria cach, inicialmente vaca, con un
tamao de bloque de 16. Se ejecuta un bucle 7 veces, el cual accede secuencialmente desde la
direccin 230000 a la 235000. Calcular el nmero de fallos y aciertos (algoritmo de reemplazo basado
en el orden de llegada) al ejecutar dicho bucle, si se utiliza correspondencia directa y asociativa por
conjuntos (grado de asociatividad 8). Cul es la tasa de aciertos en cada caso?
28. Un sistema con una CPU a 1GHz tiene un tiempo de acceso a memoria cach de 10T. La capacidad de
la memoria cach es de 1MB, 512MB de memoria principal (RAM), y 100GB de disco. El tamao del
bloque es de 32 bytes y las pginas de memoria virtual son de 16KB. El porcentaje de fallos de la
memoria cach es del 1% (correspondencia directa), el acceso a memoria principal necesita de un
tiempo de 100T, mientras que el acceso a disco necesita 1000000T. La tasa de fallos de pgina de
memoria virtual es de 0.01%.
Cul de las siguientes opciones ofrece el mayor incremento de velocidad si se accede a toda la
memoria principal?Por qu?
a) Incrementar el tamao de la memoria cach para reducir el porcentaje de fallos al 0.1%.
b) Incrementar la velocidad de la MP para que su tiempo de acceso sea de 50T.
c) Combinacin de los dos anteriores: hacer la tasa de fallos de la cach del 0.5% y que el tiempo de
acceso a la memoria principal sea de 75T.
29. Un computador con un bus de direcciones de 10 lneas y bus de datos de 8 lneas, ejecuta un programa
con el patrn de accesos a memoria principal que se muestra en la tabla siguiente:

Donde Dir indica la direccin a la que se accede, y O representa el tipo de operacin (lectura o
escritura, sin influencia en la resolucin del problema). Si se dispone de una memoria cach de tamao
16 bytes, con 2 bytes por bloque, correspondencia directa, reemplazo segn algoritmo LRU, e
inicialmente vaca:
a) Cuantos fallos de memoria cach se producen durante la ejecucin del programa?
b) Cul es la ltima direccin que produce un fallo de cach?
30. El principio de localidad espacial establece que:
a) Los datos de un programa se encuentran la mayor parte de las veces en una pequea regin de
la memoria.
b) Cuando se accede a una zona de memoria, es muy probable que los siguientes accesos se
hagan a posiciones cerca o dentro de esa zona.
c) Cuando se accede a una zona de memoria, es muy probable que los siguientes accesos se
hagan a posiciones lejanas a esa zona.
d) Ninguna de las respuestas anteriores es correcta.
31. Tenemos un sistema de memoria de 64KB, con 2KB de memoria cach, inicialmente vaca. Se ejecuta
un bucle 7 veces, el cual accede secuencialmente desde la direccin 30127 a la 32456. Indicar el
nmero de fallos y aciertos al ejecutar el mencionado bucle, si se utiliza correspondencia directa y
asociativa por conjuntos (grado de asociatividad de 4). Cul es la tasa de aciertos en cada caso?
32. Un computador con ancho de palabra de 8 bits, dispone de una memoria central de 512 MB y una
memoria cach de 32 KB, con una correspondencia entre ellas del tipo asociativa por conjuntos (grado
de asociatividad de 4). El tamao de bloque de la cach es de 128 bytes, el algoritmo de reemplazo
utilizado es del tipo LRU y la cach est inicialmente vaca. Si la memoria central est entrelazada y con
un nmero de mdulos que minimiza el tiempo de transferencia de bloque entre sta y la cach, se
pide:
a) Nmero y tamao de los mdulos de la memoria central.
b) Interpretacin de los bits de la direccin de la memoria central, especificando los campos, su

significado y el nmero de bits.

c) Si se ejecuta un programa con direccin de inicio 12000 y direccin final 274288, indica el contenido
de los bits de etiqueta que corresponden al conjunto 0 de la cach.
d) Nmero de aciertos y de fallos, y tasa de aciertos a lo largo de la ejecucin del programa anterior.
33. Tenemos un computador con 128KB de memoria principal, y 16KB de memoria cach, inicialmente
vaca. El tamao del bloque es de 128 Bytes. Un bucle, que comienza accediendo a la direccin 256 y
finaliza, de forma secuencial, en la 1000, se ejecuta 6 veces. Se pide:
a) Aciertos y fallos usando correspondencia directa y correspondencia asociativa por conjuntos de grado
4.
b) Si el tiempo de acceso a la cach es de 2T y el de memoria principal es de 10T. Tiempo medio de
acceso en cada caso.
34. Tenemos un sistema de memoria cach capaz de almacenar 4 bloques, cada uno de ellos de 8 bytes.
La memoria principal es de 64 KB. La cach inicialmente est vaca. Si es necesario reemplazar algn
bloque, ste se elige mediante el algoritmo LRU. La CPU emite la siguiente secuencia de direcciones:
32B5h, 32B8h, 4A91h, 4220h, A727h, y C0AAh. Indique la cantidad de fallos que se producen y el
estado en que queda la cach si se utiliza correspondencia directa
35. Se dispone de un procesador con un bus de direcciones de 32 bits que incorpora una cach con
correspondencia asociativa por conjuntos con grado de asociatividad 2. La capacidad de esta memoria
cach es de 128 bytes, y el tamao de bloque es de 4 bytes. Inicialmente est vaca.
Se desea ejecutar un programa, donde, entre otras variables, existe un vector V con 64 componentes
de tipo byte. El reemplazo se realiza segn el algoritmo LRU. El acceso a este vector se puede llevar a
cabo de tres formas:
1. Mediante un bucle que acceda secuencialmente a cada una de las 64 componentes, de la 1 a la
64.
2. Mediante un bucle que acceda nicamente a las componentes pares del vector (0, 2, 4, ...64).
3. Mediante un bucle que acceda nicamente a una de cada cinco componentes (1, 6, 11...).
Se pide: calcular el porcentaje de aciertos y fallos en cada una de las situaciones anteriores.
36. Tenemos un computador con 1GB de memoria principal, 128KB de memoria cach (inicialmente vaca),
y tamao de bloque de 8 bytes. Se ejecuta un bucle 15 veces, el cual accede a posiciones desde la
3221 a la 20000 secuencialmente. Cul es la cantidad de fallos y aciertos si:
a) Se usa correspondencia directa?
b) Se usa correspondencia asociativa por conjuntos, con un grado de asociatividad de 32?
c) Suponiendo que el tiempo de acceso a la cach es 1T, y 7T para la memoria principal, Cul es el
tiempo medio de acceso en los dos casos anteriores?
37. Una memoria cach presenta el contenido mostrado en la figura. Segn la informacin representada,
indicad cul es el tamao de bloque en bytes, el nmero de filas y columnas en memoria principal, y
dibuja el contenido de la memoria principal de aquellos bloques que puedas, sabiendo que la
correspondencia es asociativa por conjuntos con grado de asociatividad 2.

38. Considerad una cach de 64 bits con correspondencia directa, con un tamao de bloque de 1 byte, y un
computador con un bus de direcciones de 8 bits. Suponiendo que esta memoria cach est inicialmente
vaca cuando se llevan a cabo accesos a las siguientes posiciones de memoria: 04h, 10h, 20h, 14h,
50h, 44h, 4Ch, E0h, 24h, 2Ch, 10h, ACh, 14h, 18h, 24h, 44h, indicar qu accesos corresponden a
aciertos y cules a fallos, y cul es el contenido de la memoria cach cuando finalizan los accesos.
Repite el ejercicio considerando un tamao de bloque de 4 bytes.
39. Dada la siguiente secuencia de referencias a direcciones de memoria:
0,15,120,8,113,60,75,112,1,23,65
y la siguiente configuracin de memoria cach: Nmero de conjuntos = 32, grado de asociatividad = 2,
tamao de bloque = 16 bytes. Indicar para cada direccin A qu palabra se accede dentro del bloque?
Cul es la etiqueta o tag del bloque? En qu nmero de conjunto de cach se almacena cada una de
las direcciones de memoria?
40. Un computador dispone de 4 GB de memoria virtual y de 16 MB de memoria fsica. El nmero de
pginas que cabe en memoria principal es de 4096. Si la CPU emite la direccin virtual 3F4AB76Dh, A
qu nmero de pgina virtual y a qu desplazamiento dentro de la pgina hace referencia?
1.
2.
3.
4.

3F4h y 6Dh.
259243 y 1901.
3F4AB76h y Dh.
Ninguna de las anteriores respuestas es correcta.

41. Dada una cach de tamao 32 bytes y bloques de tamao 2 bytes, en la que los bloques se ubican por
correspondencia directa, En qu bloque va la direccin 36 de memoria?
1. 1.
2. 4.
3. 36.
4. Ninguna de las anteriores respuestas es correcta.
42. Considrese un sistema de memoria con los siguientes parmetros: tiempo medio de acceso a la cach
de 20 ns, y tiempo medio de acceso a la memoria principal de 100 ns. Si el tiempo medio de acceso
total es un 25% mayor que el tiempo de acceso a la cach, Cul es la tasa de aciertos de la cach?
1. 120%.
2. 125%.
3. 145%.
4. Ninguna de las anteriores respuestas es correcta.
43. Tenemos un sistema computador con 2MB de memoria central, 64KB de cach, y tamao de bloque de

32 bytes. Se ejecuta un bucle 10 veces, el cual accede a las posiciones 150000 a 156400
secuencialmente. El algoritmo de sustitucin de bloques empleado en la cach es el FIFO (Firs In First
Out). Cul es la cantidad de fallos y aciertos si:
Se utiliza correspondencia directa y suponemos la cach inicialmente vaca?
Se utiliza correspondencia asociativa por conjuntos, con grado de asociatividad 8 y suponemos la cach
inicialmente llena por bloques de memoria correspondientes a instrucciones y datos de otro programa?
Suponiendo que el tiempo de acceso a la cach es de 1T, y 6T para memoria central, Cual es el
tiempo medio de cada acceso, en los dos casos anteriores?
44. Cul es el objetivo de la memoria virtual?
a) Obtener memoria principal de alta velocidad.
b) Conectar de manera virtual la memoria central y la memoria cach.
c) Ofrecer al usuario una capacidad de memoria transparente.
d) Ninguna de las respuestas anteriores es correcta.
45. Sobre la memoria virtual, se puede decir que:
a) Es ms rpida que la memoria central, pero ms cara.
b) Permite que el computador pueda trabajar con programas que no caben en memoria central.
c) Trabaja con bloques en lugar de con pginas.
d) Todas las respuestas anteriores son ciertas.
46. Las tcnicas o tecnologas destinadas a reducir el tiempo de transferencia de un bloque entre memoria
virtual y memoria cach son:
a) Acceso directo a memoria (DMA) o LRU.
b) Memorias de gran ancho de banda o memoria entrelazada.
c) Memorias CAM o correspondencia directa.
d) Ninguna de las anteriores respuestas tiene sentido.
47. Cul es el objetivo de la memoria virtual?
a) Obtener una memoria principal de alta velocidad.
b) Conectar de una manera virtual la memoria principal y la memoria cach.
c) Ofrecer una capacidad de memoria transparente al programador.
d) Ninguna de las anteriores respuestas es correcta.
48. Un computador dispone de una jerarqua de memoria formada por memoria cach, memoria principal, y
el disco. Los tiempos de acceso son respectivamente 2 ns, 12 ns, y 12 ms. La tasa de aciertos de
memoria cach es del 99%, y de memoria principal del 99.99%. Cul es el tiempo medio de acceso a
memoria para esta jerarqua?
a) 13,11 ns aproximadamente.
b) 14,10 ns aproximadamente.
c) 100,72 ms aproximadamente.
d) Ninguna de las anteriores respuestas es correcta.
49. En cuanto a memoria virtual, es cierto que:
a) Es normalmente ms lenta que la memoria central, pero ms barata.
b) Evita que el computador ejecute programas que no caben en la memoria central disponible.
c) Trabaja con bloques en lugar de pginas.
d) Todas las respuestas anteriores son verdad.

50. Una de las siguientes afirmaciones sobre la memoria virtual es FALSA, indica cul es:
a) La memoria virtual permite ampliar la memoria fsica del sistema.
b) El mecanismo de acceso a memoria virtual permite implementar estrategias de proteccin de
memoria.
c) Mediante la memoria virtual no se puede acelerar el acceso a memoria fsica.
d) La memoria virtual simplifica el desarrollo de aplicaciones software.
51. Tenemos un computador con 8GB de memoria virtual y 1GB de memoria fsica. El tamao de pgina es
64KB. Hay una TLB para traducciones rpidas, con hasta 128 direcciones, correspondencia asociativa,
y un bit de validacin. Obtener:
a) Formatos de las direcciones fsicas y virtuales.
b) Nmero de pginas virtuales y fsicas.
c) La direccin virtual 2E36EF7Ah, En qu pgina virtual se localiza, y cul es su desplazamiento
dentro de la pgina?
d) Cul es el tamao en bytes de la TLB?
52. Cul es el tamao total de la tabla de pginas de un sistema de memoria virtual que tiene pginas de
tamao 4 KB, direcciones virtuales de 16 bits, y cada entrada de la tabla de pginas ocupa 2 bytes?
1.
2.
3.
4.

1 MB.
2 MB.
4 MB.
Ninguna de las anteriores respuestas es correcta.