Practica 5 . Flip-Flop Master Slave.

Para el desarrollo de esta prctica el alumno debe tener conocimientos

previos en Flip-Flops.

Introduccin

Un Flip-Flop es un circuito de celdas binarias capaces de almacenar un bit de

informacin, tiene dos entradas una para el valor normal y otro para el valor
complemento del bit almacenado en l, adems del pulso de reloj. Puede
mantener un estado binario indefinidamente siempre y cuando se est
suministrando potencia al circuito
o hasta que el reloj no haga una
transicin. Ver fig.5.1 [1]
Las transiciones tambin denominadas flancos se dividen en dos Ver fig.5.2:

Transicin con pendiente positiva o flanco de subida. Cuando el

reloj cambia de 0 a 1.
Transicin con pendiente negativa o flanco de bajada. Cuando el
reloj pasa de 1 a 0.

Entradas
de control

Q
CLK
/Q

Fig. 5.1 Representacin de un Flip-Flop

Fig. 5.2 Transiciones de reloj.

Flip-Flop Master -Slave

Este tipo de Flip-Flop se construye de dos Flip-Flops por separado, en el cual

uno sirve de maestro y el otro como esclavo. Por ejemplo con dos Flip-Flop
tipo D, el maestro se conecta a la lnea de entrada D cuando el Reloj=1. Una
transicin de 1 a 0 del reloj asla al maestro de la entrada y transfiere su
contenido al esclavo.
Mientras el Reloj=1, al estado del maestro le afectan inmediatamente los
cambios en la entrada D. el funcionamiento del esclavo es mantener el valor
a la salida, mientras el maestro cambia al siguiente estado determinado por
la entrada D. El nuevo estado se transfiere del maestro al esclavo despus de
una transicin de 1 a 0 del reloj, en este momento el maestro est aislado de
las entradas de forma que cambios adicionales en la entrada D no afectarn
a esta transferencia. Ver figura 5.1
En este circuito se realizan los cambios en el flanco negativo (1 a 0). [1]

Master

Reloj

Ckl

/Q

Slave

Ckl

/Q

/Q

Fig. 5.3 Representacin de un Flip-Flop D Master-Slave.

[1] Organizacin de Computadoras. Carl Hamacher, Zvonko Vranesic, Safwat

Zaky Pg. 697-698

OBJETIVO:
Realizar una implementacin y prueba de un circuito master-slave utilizando
compuertas lgicas. Para esta prctica se deber entregar al maestro el
archivo de la simulacin en Multisim, VHDL asi como su implementacin en
fsico.

MATERIAL:

Alambre de proto
Protoboard
Fuente de 5 volts
4 resistencias de 1000
5 resistencias de 220
1 compuerta 7432
1 compuerta 7408
5 leds
1 dip switch

Fig. 5.4 Diagrama esquemtico de un Flip-Flop Master-Slave.

Fig. 5.5 Flip-Flop Master-Slave implementado.

Cdigo de un flip-flop Master-Slave en vhdl.

library ieee;
use ieee.std_logic_1164.all;
entity masterslave is
port (d,clk: in std_logic;
q: out std_logic);
end masterslave;

architecture proces of masterslave is

signal qi: std_logic;
begin
master: process (clk,d)
begin
if clk='0' then
qi<= d;
end if;
end process master;
slave: process (clk)
begin
if clk='1' then
q <= qi;
end if;
end process slave;
end proces;
PREGUNTA DE REPASO:

1. Qu cambios se tendran que hacer para utilizarse el flanco de subida

en el Flip-Flop master slave anteriormente mencionado?
Resp. Utilizando el complemento de la seal de reloj para controlar al
master y el reloj sin complementar para el esclavo
CONCLUSIONES:

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