PROYECTO DE LABORATORIO No 3.

Amplificacin de dos etapas en cascada con

transistores tipo JFET y BJT.
Julin Cifuentes, Vernica Jimnez, Paula Andrea Osorio.
Universidad Autnoma de Occidente, Facultad de Ingeniera.
Santiago de Cali, Colombia.
ju.est.18@hotmail.com
verojigor95_@hotmail.com
pau-osorio@hotmail.com

Resumen Se realiz la prctica con la finalidad de

corroborar una amplificacin de dos etapas de cascada
usando transistores FET y BJT verificndose esta seal
por medio del osciloscopio. En el actual laboratorio se
plantea un circuito formado por dos tipos de
transistores, uno de campo elctrico y otro BJT con sus
diferentes
configuraciones
para
su
correcto
funcionamiento. Sern necesarios los diferentes clculos
para verificar la tensin de salida amplificada. Ya con
los valores obtenidos se procede a verificar los datos en
PSpice y posteriormente en el debido montaje.

Colector. En donde a la base llega la entrada del circuito, el

emisor emite una seal muy pequea dado que, entre menor
sea la seal en el emisor mayor ser la amplificada por el
colector. Estos transistores operan en 3 zonas distintas, la
operacin del mismo se determina a travs del punto de
trabajo o punto Q al realizar el anlisis en DC y AC de la
configuracin establecida, en la Imagen 1 se identifican las
zonas mencionadas.

INTRODUCCION
A diario y en la mayora de los dispositivos y sistemas
electrnicos se hace necesario amplificar diferentes seales.
Esta amplificacin se puede llevar a cabo por medio de
dispositivos como transistores que trabajando bajo ciertas
condiciones entregan a su salida una seal de mayor
intensidad.
En el actual laboratorio se utiliza un circuito integrado por
dos diferentes transistores: FET y BJT, unipolar y bipolar
respectivamente.

Imagen 1. Zonas de operacin del transistor BJT (corte,

activa y saturacin). [1]
As como tambin se puede determinar la curva de salida
donde se iniciar con una pendiente positiva que corta en
(Ic, Vce (sat)) y a partir de ah se prolonga la regin activa
directa hasta llegar a la regin de ruptura, esto se evidencia
en la Figura 2.

Cuando se conectan circuitos de amplificadores en cascada,

a cada circuito se le llama una etapa; la seal de entrada
original se va incrementando con la ganancia de cada etapa
individual. Esto es lo que se desea corroborar en el actual
laboratorio, por medio del osciloscopio, obteniendo en la
segunda etapa una seal considerablemente amplificada en
relacin a la original.
MARCO TERICO
En la amplificacin de dos etapas en cascada, se usarn
transistores tipo JFET y BJT. Los transistores BJT son
componentes de 3 terminales, y representan la extensin
natural de los diodos, por el hecho que estn compuestos
por un par de junturas P-N. Es bipolar porque entran en
juego tanto electrones como huecos.
Existen dos variantes posibles de configuracin, llamadas
PNP y NPN, en funcin de la naturaleza del dopado que
tengan. A los terminales se los llama Emisor Base y

Imagen 2. Zonas especificadas de la curva de salida para

un transistor BJT. [2]
Lo mismo sucede en los FET, slo que en este tipo de
transistor la seal de entrada crea un campo elctrico que
controla el flujo de corriente a travs de sus terminales a los
cuales se les llama Drain, Gate y Source. Al integrarse
ambos amplificadores uno tras otro se crea una conexin en
cascada de manera que la salida de uno es la entrada del
otro.
Para determinar en qu regin se encuentra trabajando el
transistor FET, basta con identificar en la grfica y a travs
del anlisis terico y los clculos clasificarla as:

Imagen 3. Zonas especificadas de la operacin de un

transistor JFET. [5]
Lo que se busca es que de la seal DRAIN en el transistor
Q1 2N5457 (primera amplificacin) sea una base para que
en el colector del transistor Q2 BJT 3904 se amplifique ms
que en la primera etapa.
Funcionamiento del Circuito
Para la prctica de laboratorio se estableci un circuito base,
evidenciado en la Figura 1, ste se basa en un amplificador
de dos etapas, la primera conformada por un transistor JFET
en donde la salida amplificada de ste ser la entrada del
amplificador BJT que amplificar por segunda vez una seal
mucho mayor a la de su entrada; ste junto con los clculos
correspondientes servira de gua para ajustar los valores
tanto de resistencias como condensadores con la finalidad
de obtener buenos acoples en la entrada y en la compuerta
del JFET, as como tambin en el drain del JFET a la base
del BJT; adems de obtener una seal con poco ruido y que
no se sufrieran desfases ni recortes en la seal obtenida en la
segunda
etapa.

Diagrama 1. Esquema o diagrama de bloques con

indicacin del proceso y resultado obtenido en cada etapa.
DESARROLLO DE CONTENIDO
Teniendo en cuenta el diagrama esquemtico planteado en la
seccin funcionamiento del circuito, y considerando que es
un amplificador de dos etapas; se iniciar con la primera
etapa del JFET, se debe tener en cuenta el datasheet de ste
elemento el cual es un transistor 2N5457 donde en sus
especificaciones tcnicas presenta:
Min
Typ
Mx
Vgs(off)
-0,5 V
-6,0 V
IDSS
1 mA
3mA
5,0 mA
Tabla 1. Valores de utilidad obtenidos del datasheet del
transistor 2N5457. [4]
Primera Etapa: Amplificacin con JFET
Partiendo de los valores en la Tabla 2, se tomarn aquellos
que sean mximos para que el funcionamiento del JFET se
analice en su zona de lmite; se analiza nicamente la
seccin de la amplificacin de la primera etapa ya que el
voltaje de salida de ste ser el de entrada del BJT. Sabiendo
que lo indispensable es determinar el voltaje de salida en
cada etapa para compararlo con lo obtenido tanto
experimentalmente como en las simulaciones. Se realizar
un anlisis en DC y AC.
Anlisis en DC (continua):
Teniendo la ecuacin:

Figura 1. Diagrama esquemtico de un amplificador de

dos etapas en cascada. [3]
Se puede considerar para clarificar el proceso que se llevar
a cabo, la realizacin de un diagrama de bloques donde se
identifique claramente qu se har y qu se obtendr en
cada una de las etapas. Obteniendo as el identificado como
Diagrama 1.

I D =I DSS (1

V GS 2
)
V GS (off )

sta se despeja agrupando los trminos de I D que es nuestra

incgnita obteniendo la forma de una ecuacin cuadrtica
donde:

0=5,0 mA+ 1,13 I DI D 385,3 I D2

Obteniendo as dos valores, uno negativo y el otro positivo
donde consideramos vlido el positivo.
ID=3,77 mA
Con la corriente que pasa por Drain y Source puedo
identificar el Voltaje en Drain-Source as:

V DS =V DDI D (R D + R S )

V DS =8,388 V
Con los valores de

Z out =2,4 k ||15 k 4,7 k|| r ' e=0,689 k

I D y de V DS puedo determinar

en qu zona se encuentra operando el transistor, de acuerdo

a la Imagen 3.
Con los valores y la gua de la imagen obtengo mi Grfico
1.

Av =gm ( Zout )

Av =0,657
Vout =AvVin

Vout=32,85 mV
Segunda Etapa: Amplificacin con BJT
Ahora en la segunda etapa, se considera a partir del divisor
de tensin donde R3 ser R1 y R4 ser R2. El voltaje de
entrada a la base de mi BJT, ser el voltaje de salida del
Drain del JFET. Se realizar un anlisis en DC y AC.
Anlisis en DC (continua):

I sat =

V cc
20 V
=
=6,25mA
Rc + 2,2 k+1 k

Para determinar Ic debo realizar una malla en R2 junto con

mi VBE y as determinar mi Ic que es aprox. Ie.

Vb=
Grfico 1. Identificacin de la zona de operacin del
transistor JFET.
A travs del grfico 1 y la imagen 3, se pudo identificar que
la recta de carga esttica describe que el transistor est
presente en la zona activa.
Teniendo las siguientes ecuaciones caractersticas del
anlisis del JFET:

2(I DSS )
gmo=
V GS (off )

gmo=1,667 mS

V b - V BE IcRe=0
Ie Ic=

V R 2V BE
=4,07 mA

Con Ic, puedo determinar el valor de VCE:

VCC - VRC VCE VRE=0

V CE =6,976 V

Segn las ecuaciones caractersticas del anlisis del JFET

la Tabla 1.

Teniendo Vb:

V CE =V CC I C (RC + R E )

V
gm=g mo (1 GS )
V GS (off )
puedo determinar el valor del

V CCR2
=4,77 V
R1 + R2

Finalmente estos datos sern tiles para hallar la recta de

carga y curva de salida del transistor.

gmo y gm con los datos de

Estudio en AC (alterna):
Vm
25 mV
'
r e=
=
=6,14
I C Ie 4,07 mA

gm=0,95 mS
Estudio en AC (alterna):

Vm
25 mV
r e=
=
=6,63
I D Is 3,77 mA
'

Teniendo mi =200, y sabiendo que:

Z out =Rc(R 1|| R 2|| r ' e)

Segn se indica, mi impedancia de salida es:

Z out =Rc R L

Pero en sta configuracin no hay carga, por lo tanto:

Z out =2,2 k
Av =

Zout
r e

Av =358,3

Vout =AvVin

Vout=(358,3)(32,85 mV )
Vout =11,77 V
Teniendo en cuenta la teora planteada anteriormente sobre
las regiones (corte, saturacin y activa) del BJT, se puede
hallar y determinar en qu zona se encuentra operando el
transistor. Dado que tenemos los valores de Isaturacin, Ic,
Vce, Vcc.
Donde mi punto Q (Vce, Ic)
Punto Q: (6,976V , 4,07mA)

Figura 2. Montaje circuito amplificador de dos etapas, con

entrada de 25mVp
En la Imagen 1 se muestra el circuito utilizado para
amplificacin de dos etapas con FET y BJT cuyos valores
usados experimentalmente en los condensadores y
resistencias se muestran en la Figura 6 en la parte de
anexos; el anlisis del comportamiento en la primera etapa
debido al FET y sus terminales Gate y Drain, adems del
comportamiento en el colector y la base del BJT se muestra
a continuacin:
En la figura 3 se muestra la seal de entrada de 25mVp y el
acople producido por el condensador en Gate, para el
circuito de la figura 2.

Grfica 2. Identificacin del punto Q en una grfica de

Ic(mA) vs. Vce(V), en donde se evidencia un
comportamiento lineal decreciente.
A partir de la Grfica 2, se puede diferenciar que se
encuentra en Zona activa. Ahora realizamos la curva de
salida para el mismo transistor, sabiendo que mi valor Ic
ser el mismo pero mi coordenada en el eje de Vce ser el
determinado cambiando la Ic por la Isaturacin ya que ser
mi Vce de CORTE, obteniendo as:

V CE(sat)=V CCI sat ( RC + R E )

V CE(sat)=2,18V
Y as ubicando las coordenadas se obtiene la grfica 3.

Grfica 3. Curva de salida para un transistor BJT, en

donde se evidencia el Vce de saturacin y la regin activa
directa.
Los datos tomados experimentalmente se muestran a
continuacin:

Figu
ra 3. Seal de entrada y acople de 25 mV
En la figura 4 se muestra la seal de entrada del circuito
25mVp, y la ganancia obtenida de 32mVp, este valor de
ganancia es el producido por el FET 2N5457.

Fi
gura 4. Seal de entrada y ganancia de la primera etapa de
amplificacin
En la figura 5 se muestra la seal de entrada de la segunda
etapa, producida por el Drain del FET 2N5457 con un valor
de 32mVp. Adems se muestra la seal de ganancia
producida por el circuito luego de las dos etapas con un
valor de 5,6Vp.

la unin de colector en inversa hay que aplicar una

tensin VCB negativa.

Se sabe que a ms etapas conectadas se obtiene mayor

amplificacin, pero con esto tambin se amplifica el
ruido que est presente en la seal de entrada o los que
se introducen en cada etapa; estos se hacen ms
notorios mientras ms etapas tenga el diseo

Los valores obtenidos para los voltajes de salida

mediante calculo teorice, simulado y experimental
fueron parecidos permitiendo que se corroboran los
entre ellos.

Con la finalidad de darle una organizacin y claridad a los

datos obtenidos tanto en la simulacin, clculos y
experimentalmente; se realiza la tabla 2.
Valor
Valor
Valor
Terico
Simulado
Experimenta
l
Voltaje en
Drain
32,85mVp
32,167mVp
32mVp
(Primera
etapa)
Voltaje de
Salida
(segunda
11,77Vpp
11,746Vpp
11,2Vpp
etapa)
Tabla 2. Valores del voltaje obtenido en la primera y
segunda etapa del circuito de amplificacin

Se logr obtener que los acoples no produjeran cadas

de tensin, para que a la hora de ver la seal, por
ejemplo en la entrada y el gate se notaba el buen acople
producido.

Gracias al acople se logr que el voltaje de salida en la

primera etapa, es decir en el drain del FET se entregara
en su totalidad a la entrada de la segunda etapa (la base
del BJT).

En la tabla 2 se encuentra el valor del voltaje de salida para

la primera etapa producido por el FET (voltaje en drain), el
cual para la segunda etapa ser el voltaje de entrada del BJT
(voltaje en la base), adems se muestra el valor de voltaje
amplificado gracias a las dos etapas.

[2] Electromagnetismo y Estado Solido II. Transistores.

Universidad Abierta Interamericana. Facultad de Tecnologa
Informtica.
Disponible el da 11 de Mayo de 2014. Enlace: http://electro22007.wikispaces.com/

Figura 5. Seal de entrada y ganancia de la segunda etapa

de amplificacin

Se logra evidenciar una gran cercana entre los datos

obtenidos, cabe aclarar que si se comparar la Figura 6 con la
Figura 1, stos no tendrn los mismos valores de
condensadores dado que al momento de realizar el montaje
se alteraba el acople y stos eran variados para promover
una estabilidad en la seal obtenida.
CONCLUSIONES.

Un transistor est trabajando en la zona activa cuando

la unin de emisor se polariza en directa y la unin de
colector en inversa. En el caso de un transistor pnp,
para polarizar la unin de emisor en directa habr que
aplicar una tensin positiva del lado del emisor,
negativa del lado de la base, o lo que es lo mismo una
tensin VBE positiva. De igual manera, para polarizar

REFERENCIAS
[1] Jose Andrs Mergarejo. EL TRANSISTOR BIPOLAR (BJT).
Publicado: sbado, 30 de junio de 2012.
Disponible el da 11 de Mayo de 2014. Enlace:
http://electronicapractica2012.blogspot.com/2012/06/el-transistorbipolar-bjt.html

[3] Naranjo, Freddy. (Autoriza) Proyecto de Laboratorio final.

Amplificadores en cascada. Universidad Autnoma de Occidente.
Dpto. Automtica y electrnica. Cali-Colombia. 2011.
Disponible el da 11 de Mayo de 2014. Enlace:
http://augusta.uao.edu.co/moodle/file.php/1737/201101_Proyecto_Lab._Final_-_Amplificadores_en_cascada.pdf
[4] Fairchild Semiconductor. N-Channel General Purpose
Amplifier.
Disponible el da 11 de Mayo de 2014. Enlace:
http://pdf.datasheetcatalog.net/datasheet/fairchild/2N5457.pdf
[5] Electrnica Unicrom. JFET en regin de saturacin y regin
ruptura. Disponible el da 11 de Mayo de 2014. Enlace:
http://www.unicrom.com/Tut_JFET_region_saturacion_ruptura.as
p
[6] MALVINO, Albert Paul. Principios de Electrnica. Sexta
edicin. Madrid: McGraw-Hill/Interamericana de Espaa, S. A. U,
2000.

ANEXO:

Figura 6. Diagrama esquemtico del circuito de amplificacin de dos etapas

En la figura 6 se muestran los valores de los elementos utilizados en el montaje del circuito de amplificacin de dos etapas, adems el
mismo permiti la simulacin con el software Pspice de los valores de ganancia para ambas etapas.

Simulacin 1. Seal en Gate y seal en Drain para la primera etapa.

En la simulacin 1 se muestra la seal en Gate de color marrn con un valor de 24,409mVp, y la seal de ganancia del FET medida
en Drain con un valor de 32,167mVp

Simulacin 2. Seal de entrada de la segunda etapa y ganancia del circuito

En la simulacin 2 se muestra la seal en Drain del FET y la seal en la base del BJT que se representan por diferentes colores pero
poseen el mismo valor 32,167mVp, la seal grande de color verde representa la ganancia producida por las dos etapas con un valor de
5,8731 Vp.