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Simular y programar en una tarjeta de desarrollo Altera DE2 un decodificador para varios
display de 7 segmentos con ayuda de herramientas de cmputo Quartus II y Model Sim.
Introduccin
El presente reporte redacta la forma en cmo crear, simular un decodificador para varios
display de 7 segmentos y utilizar el cdigo para programar una tarjeta de desarrollo Altera DE2, esta
prctica consta de dos partes, para lograr esta prctica se necesita el software Quartus II para la
codificacin y ModelSim ALTERA para la simulacin del cdigo.
El software Quartus II nos permite codificar y a su vez nos muestra el circuito que se va a mapear
en el FPGA y ModelSim ALTERA nos permite simular el cdigo pero antes hay que crear un archivo
Test Bench Template Writer e inicializar las variables al comienzo y durante la simulacin.
Desarrollo
Para realizar la siguiente prctica se requiere de lo siguiente:
Paso 1
Se procedi a crear un nuevo proyecto en Quartus II
File New proyect Wizard
Y por ltimo se seleccion el lenguaje que se va a utilizar, en este caso VHDL y Verilog.
Paso 2
Parte 1
Hacer un decodificador para un display de 7 segmentos de acuerdo a la siguiente tabla:
C2
0
C1
0
C0
0
Carcter
X
X
Apagado
Tabla 1. Tabla de verdad Display 7 segmentos
F
P
G
A
NOTA: Cada segmento se ilumina con cero.
Para encender cada segmento y formar el carcter se sigue la siguiente combinacin estados bajos
y altos (valores hacia la derecha son ms significativos):
Carcter
F
P
G
A
Binario
0001110
Hexadecimal
0x0E
0001100
0x0C
0000010
0x02
0001000
0x08
2
Tabla2. Combinacin de estados altos y bajos y su equivalente hexadecimal para cada carcter.
Simulacin
Se hizo el cdigo para VHDL y Verilog, el resultado en ambos lenguajes es el mismo, a continuacin
se muestra la simulacin del cdigo:
Valores Iniciales
Carcter: 000 F
En la figura 1 del lado izquierdo superior se encuentran las seales caracter y display, la seal
carcter se inicializa con el valor 000 y tomando como referencia la Tabla 1 nos dice que es el
equivalente a F en el display de 7 segmentos y a su vez nos muestra su salida en la seal display
con un valor binario 0001110 que sern los estados lgicos que encendern el display.
Parte 2
Usar los 8 displays de 7 segmentos para desplegar mensajes de hasta 5 caracteres. Usar SW 17-15
para seleccionar la posicin y SW14-0 para codificar el mensaje de acuerdo a la siguiente tabla:
SW17
0
0
0
0
1
1
1
1
SW16 SW15
HEX7 HEX6 HEX5 HEX4 HEX3 HEX2 HEX1 HEX0
0
0
F
P
G
A
0
1
F
P
G
A
1
0
F
P
G
A
1
1
F
P
G
A
0
0
F
P
G
A
0
1
A
F
P
G
1
0
G
A
F
P
1
1
P
G
A
F
Tabla3. Combinacin de estados altos y bajos para la posicin del mensaje.
Simulacin
Se hizo el cdigo para VHDL, el resultado de la simulacin del cdigo se muestra a continuacin:
Valores Iniciales:
SW17
0
SW16
1
SW15
0
En la figura 2 del lado izquierdo superior se encuentran las seales HEX0 HEX7 correspondiente
a los diplays, mensaje1 mensaje 4 que corresponden a mensaje a mostrar y posicion que
corresponde a la ubicacin del mensaje.
Tomando en cuenta los valores iniciales, el mensaje debe aparecer en HEX5 a HEX2 y los dems
deben aparecer con el valor 1111111 que es al equivalente en apagado.
Observamos que el valor del mensaje es equivalente al de la tabla 1 para mostrar los caracteres en
los displays de 7 segmentos.
Conclusin
Se logr disear un codificador en distintos lenguajes VHDL y Verilog en descripcin por comportamiento, se
hizo pruebas con distintos valores para comprobar su correcto funcionamiento.