UNIVERSIDAD NACIONAL DEL

CALLAO
FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA

PreE. P. INGENIERA
ELECTRNICA
info
rme
:
JFE
T en
AC

ASIGNATURA:

CIRCUITOS ELECTNICOS 1 (LABORATORIO)

GRUPO/TURNO:
PROFESOR:
-

92G / 5PM 7:00 PM

CUZCANO RIVAS ABILIO BERNARDINO

INTEGRANTES:

CODIGO:

Espinoza Ontn Cristian

2015
JFET en AC

1213220661

- Introduccin
El transistor de efecto de campo fue patentado por Julius Edgar Lilienfeld en
1925 y por Oscar Hiel en 1934, pero los dispositivos semiconductores fueron
desarrollados en la prctica mucho despus, en 1947 en los Laboratorios bell,
cuando el efecto transistor pudo ser observado y explicado. El equipo detrs de
estos experimentos fue galardonado con el Premio nobel de fsica. Desde 1953
se propuso su fabricacin por Van nostrand (5 aos despus de los BJT).
Aunque su fabricacin no fue posible hasta mediados de los aos 80's
El estudio de la electrnica contina con el conocimiento de
los transistores JFET. Para el caso de los transistores de efecto de campo ms
conocidos como JFET la relacin entre las variables de entrada y salida es no
lineal debido a la ecuacin de Shockley.
Para el clculo de stos se usa el mtodo matemtico, adems tambin se
utiliza el mtodo grafico el cual es el ms utilizado.
Destacando que la ecuacin mencionada anteriormente es la misma para todas
las configuraciones de red del JFET siempre y cuando el dispositivo se
encuentre en la regin activa. La red define el nivel de corriente y voltaje
asociado con el punto de operacin mediante su propio conjunto
de ecuaciones.
Este tipo de transistor se lo puede configurar de diferentes formas como son
polarizacin con dos fuentes, auto polarizacin; con resistencia de source y sin
ella, y polarizacin con dos fuentes. Adems estos transistores FET existen de
dos tipos que son de tipo n y p, que en su simbologa se lo reconoce por el
signo de la flecha.

- Marco Terico:

El JFET o FET de Juntura, es uno de los FET ms comunes. Permite controlar

el flujo de corriente a travs de un canal semiconductor, variando la impedancia
del canal al aplicar un campo elctrico perpendicular a la trayectoria de la
corriente. Existen 2 tipos de transistores JFET. Uno de ellos est compuesto
por una parte de semiconductor tipo n que constituye el canal, al que se le
adicionan 2 regiones con impurezas tipo p unidas entre s, llamado JFET canal
n. El otro es el JFET canal p, donde el canal es de material tipo p y las regiones
con impurezas son de tipo n. Sus smbolos respectivos se muestran en Fig.2.
Los terminales del JFET se denominan Gate (G), Drain (D) y Source (S).
El transistor JFET opera como un amplificador de corriente controlado por el
voltaje aplicado entre gate y source (vGS). Utilizando la ecuacin de Shockley,
la corriente que circula a travs del canal del transistor (iD) se define en funcin
de la corriente de saturacin drain-source (IDSS) y el voltaje de
estrangulamiento del canal o Voltaje de pinch-off (Vp) como:

Pgina 2

i D I DSS 1

v GS
Vp

EL JFET presenta 3 regiones de operacin (Fig.4): Regin hmica, Regin de

Saturacin o Activa y Regin de Ruptura.

Pgina 3

 Regin hmica: En esta zona el transistor se comporta como una resistencia

cuyo valor hmico esta determinado por el voltaje vGS. A medida que
disminuye este voltaje, el ancho de la regin hmica aumenta. El FET opera en
esta regin cuando se desea una resistencia variable y en aplicaciones de
conmutacin.
Regin de Ruptura: Cuando el voltaje entre drain y source (vDS) crece ms
all del estrangulamiento, se llega a un punto donde vDS se vuelve tan grande
que ocurre la ruptura de avalancha del transistor, que destruye el dispositivo
por el incremento abrupto de la corriente iD.
Regin de Saturacin o Activa: La regin entre el voltaje de
estrangulamiento y la ruptura de avalancha se denomina regin activa. Esta
regin es til para aplicaciones de amplificacin lineal de seales. En esta
regin iD se satura y su valor depende de vGS, de acuerdo a (2).

Los mismos circuitos bsicos utilizados para la polarizacin de transistores BJT

pueden ser utilizados para la polarizacin de JFET. Sin embargo, en el diseo
de amplificadores con JFET debe asegurarse la operacin del transistor en la
regin de saturacin o activa. Dependiendo de la localizacin de las entradas,
salidas y tierra, se definen cuatro configuraciones bsicas de amplificadores
con JFET anlogas a las configuraciones de amplificadores con BJT: Source
Comn, Source Comn con resistencia de Source, Drain Comn y Gate
Comn.
Anlisis de CD.
El circuito que se ilustra en la Figura 3(a) muestra el circuito equivalente de CD
para el amplificador fuente comn de la Figura 2. En el anlisis de CD se
considera la impedancia de los capacitores como infinita de tal forma que estos
actan como circuitos abiertos. Tambin la red de polarizacin de la compuerta
se ha simplificado mediante la aplicacin del teorema de Thevenin, las
Pgina 4

ecuaciones para la red de la compuerta se presentan enseguida. La resistencia

de compuerta es dada por:
RG = R1 || R2 . Generalmente IGSS es muy pequea por lo que para efectos
prcticos se considera como IGSS=0, el resistor RG mantiene a la compuerta
en aproximadamente VGG volts de CD. VGG se obtiene aplicando un divisor
de voltaje:
V =V DD

R2
R2+ R1

En el caso de un red de autopolarizacin donde R1=, las ecuaciones son

RG=R2 y VGG=0V. El En el caso de un red de autopolarizacin donde R1=,
las ecuaciones son RG=R2 y VGG=0V. El El anlisis de la malla compuertafuente arroja la ecuacin: De esta relacin se despeja el voltaje VGS y se
sustituye en la ecuacin de Shockley:

i D I DSS 1

v GS
V GS (corte)

V =V GS + I D ( R S 1 + R S 2)

Circuito en CD de un FET

Pgina 5

Anlisis de CA. La Figura 4 muestra el circuito equivalente de CA para el

amplificador fuente comn que se ilustra en la Figura 2. Para obtener este
circuito se consideran los capacitores en corto circuito al Igual que la fuente de
CD. Enseguida se reemplaza el modelo simplificado del JFET mostrado en la
Figura 1(b).

Circuito equivalente de pequea seal para amplificador comn

Amplificador con JFET en Configuracin Source Comn:

Utilizando el modelo equivalente AC del amplificador SC (Fig.7), y
considerando el modelo para pequea seal del JFET (modelo hbrido ), es
posible determinar que la ganancia de voltaje del amplificador corresponde a:
Av =g m ( RD RL)

gm=

2 I DS S
V
(1 GS )
Vp
Vp

Pgina 6

R g R D

Ai=

(R D + R L )(

1
)
gm + R s1

SIMULACIN

DIAGRAMA 1:

-1.69

R3
3.3k

mA

+12v

A
B

R1
6.8M

C
D

Q1
2N4222A
+8.27
Volts

-2.17
Volts

R2

R4
2.2k

1M

DATOS
VGS = -2.57 Volt
VDS = 8.27 Volt

Pgina 7

ID = -1.69 mAmp
DIAGRAMA 2:

AC mA

+1.92

+12v

R3
2.2k
A

C3

B
C

100uF

Q1

C1

2N4222A
+0.45
AC Volts

10nF

+0.45

R5

AC Volts

2.2k

R4

C2

2.2k

100uF

DATOS
VGS = 0.45 Volt
VDS = 0.45 Volt
ID = 1.92 mAmp
Gm0 = 2IDss/VP, Si Vp = 8v y IDss = 8 mA = 2 ms
Gm= gm0 ( 1-Vgsq / Vp) = 1.8875 ms

Av =

Ai=

v0
Rg
=
vi
Ri+ Rg

v0
=
vi

Rd

Rl
=0.805
1
+ Rs1
gm

( )

Rg. Rd
=0.825
1
( Rd + Rl )
+ Rs
gm

Pgina 8

SEAL DE SALIDA

Pgina 9