Reporte Layout Diseno Fisico Del Sub - Modulo ADC Tipo Pipeline de 1.5bits

ITESO
Diseo Fsico de Circuitos

Integrados
Reporte Layout de una etapa de 1.5bits para
un ADC tipo pipeline
Fernando Snchez Hernndez MD685074
Julio Gonzles Arenas MD684280
27/11/2011
Diseo Fsico de Circuitos Integrados

Reporte Layout de una etapa de 1.5bits para un ADC tipo pipeline
A continuacin se muestran los layout de los mdulos que conforman una etapa de 1.5bits
de un convertidor analgico digital tipo pipeline.
- Sub DAC
El Sub_DAC es un dispositivo sencillo pues es un elemento digital, en la figura 1 se
muestra el esquemtico del dispositivo.
Figura 1 Esquemtico del Sub_DAC
Figura 2 Smbolo del Sub_DAC
En realidad su arquitectura es sencilla, dado esta condicin, no se realiz interdigitado, para

el acomodo de sus transistores, pues es una celda digital, la cual no cuenta con muchos

transistores, en la figura 3 se muestra su layout. Para las celdas inversoras y NAND de 3

entradas se utilizaron las que en clase y tareas anteriores de haban elaborado
Figura 3 Layout SUB_DAC
Como se puede apreciar en la figura 3, su layout, es muy sencillo, si tomo algo de tiempo,
pues se trat de reducir en lo posible el rea que ocupaba, y bajo algunas sugerencias que el
Dr. Esteban nos realiz, se pudo reducir ms y con una mejor simetra, el resultado es el
mostrado en la figura 3. Esta celda paso fcilmente las pruebas DRC, EXTRACTED y
LVS, las pruebas de ello se muestran en las siguientes figuras.

Figura 4 Iniciando la prueba DRC al Sub_DAC
Figura 5 Prueba exitosa de DRC para el Sub_DAC

.
Figura 6 Inicializando prueba LVS para el Sub_DAC
Figura 7 resultados exitosos, pasa la prueba LVS el mdulo Sub_DAC

El dispositivo anterior no fue un gran problema llevar acabo el diseo de su layout, el verdadero
problema radica en realidad en los sub mdulos ADC y 2x_gain. El primero al cual nos
enfrentamos fue en realizar el sub_ADC, su esquemtico es el siguiente:
Figura 8 esquemtico del Sub ADC
El mdulo Sub_ADC, consta de 2 comparadores diferenciales controlados por fase

(CMP_2), donde el CMP_2, se compone de un comparador diferencial controlado por fase
de reloj (CMP_1) y un circuito Sample_Hold (muestre y retencin o SH), en la figura se
muestra el circuito esquemtico que conforma una CMP_2.
Figura 9 Esquemtico de CMP_2
El esquemtico del comparador CMP_1 se muestra en la figura 10 y el esquemtico del SH

en la figura 11.

Figura 10 Esquemtico del CMP_1
Figura 11 Esquemtico del SH

Para poder hacer el CMP_2, el trabajo se divido en dos mdulos aparte un circuito SH y un
circuito CMP_1, esto con la finalidad de facilitar el trabajo al momento de unirlos y formar
el CMP_2.
Figura 12 Esquemtico del circuito SH
Figura 13 Smbolo del dispositivo SH_Module

Este circuito, tambin fue sencillo de realizar, pues en realidad tiene muy pocos
transistores, y todos sus transistores actan como switches, que lo nico que hacen es
trasferir potencial elctrico de un punto a otro, es por eso que circula muy poco corriente a
travs de ellos. No se aplic una tcnica muy elaborada, solo se acomodaron de tal forma
que ocupara el menor espacio posible, lo ms complicado que se podra decir de este
circuito fue la elaboracin de los capacitores que no son muy grandes pues se deben tener
una capacitancia de un valor de 100fF y 300fF, un valor muy pequeo. Para el capacitor de
300fF, se van acoplar 3 capacitores de 100fF en paralelo. Para el clculo de rea de los
capacitores se realiz el siguiente anlisis, el mismo que se realiz en clase.
Los capacitores se hicieron de polisilico, el valor de COX es:
COX = 873 aF/m2

Si L = W = A:

100
873
10
10
114.5475372 m
Y W = L, por lo tanto:
"114.5475372m
10.70268832m
Esta es una primera aproximacin de la longitud de uno de sus lados del capacitor, pues a
esto todava se debe considera el espacio que toma los contactos y el rea realmente
efectiva, y el espaciamiento que se deja por parmetros y errores de proceso. El layout de
este circuito se muestra en la figura 14.
Figura 14 Layout del Circuito SH
Para validar que el capacitor se calcul y e labor de manera correcta, se realiz el extrado
del puro capacitor, y estos son los resultados, el capacitor elaborado muestra un valor de C
= 103.7fF, un valor muy cercano al que se esperaba obtener de C = 100fF.
Una vez validado el capacitor se procedi a realizar las pruebas de DRC, EXTRACTED y
LVS a todo el circuito.

Figura 15 Valor estimado por el simulador en la prueba de EXTRACTED al capacitor
Figura 16 Extraccin del circuito SH

Figura 17 Inicializacin de la prueba de DRC
Figura 18 Prueba exitosa de DRC

Figura 19 Inicializacin de Prueba LVS para el circuito SH
Figura 20 Resultados Exitosos de la Prueba LVS

Para el diseo del layout del CMP_1 se aplicaron las tcnicas Euler, e interdigitado, este es
uno de los dispositivos que ms tiempo consumi, pues el nmero de transistores de este es
mayor. En la figura 21 se muestra el esquemtico y el figura 22 el smbolo del dispositivo.
Figura 21 Esquemtico a nivel transistor del CMP_1
Figura 22 Smbolo del CMP_1

Figura 23 Layout CMP_1
Figura 24 Inicializacin de la prueba DRC del CMP_1
Figura 25 Resultado exitoso de la prueba DRC para el CMP_1

Figura 26 Inicializacin de la Prueba LVS para el CMP_1
Figura 27 Resultados Exitoso del Prueba LVS para el CMP_1

Con estos layout podemos ya pasar a elaborar el CMP_2, estos son sus resultaos:
Figura 28 Esquemtico CMP_2
Figura 29 Smbolo del CMP_2

El CMP_2, fue uno de los Layout ms complicados, sobre todo por el mtodo que se trat
de utilizar para su elaboracin y captura en el simulador, pero superados esos obstculos se
lograron los siguientes resultados y estos son los resultados a nivel Layout:
Figura 30 Layout CMP_2
Figura 31 Inicializacin de prueba DRC para el CMP_2

Figura 32 Resultados Positivos de la prueba DRC para el CMP_2

Figura 33 Inicializacin de la Prueba EXTRACTOR para el CMP_2
Figura 34 Esquemtico extrado con xito al CMP_2

La prueba chida y ms esperada es la prueba de LVS, estos son sus resultados:
Figura 35 Inicializacin de la prueba LVS Para el mdulo CMP_2

Figura 36 xito en la prueba LVS para el CMP_2

Figura 37 Resultados del LVS para CMP_2
Con esto resultados, se logr unos de los objetivos fundamentales, pues el CMP_2 es un
elemento fundamental del Sub_ADC y de los ms complicados. Una vez completado el
CMP_2, se procedi a armar por completo el Sub_ADC.
Figura 38 Esquemtico del Sub_ADC y smbolo

Figura 39 Layout del Sub_ADC
La verdad un orgullo y un producto del resultado de un trabajo en equipo.

Figura 40 Inicializacin de la Prueba DRC para el Sub_ADC

Figura 41 Resultados de la prueba DRC

Figura 42 Inicializacin del extrado Sub_ADC

Figura 43 Resultados de la extraccin

Figura 44 Esquemtico extrado Sub_ADC

Figura 45 Inicializacin de la prueba LVS

Figura 46 Resultados del LVS para el Sub_ADC

Figura 47 Resultados Positivos para el mdulo Sub_ADC
Figura 48 Resultado LVS
Con esto ya se cuenta con 2 mdulos de 3 que conforman al sub mdulo ADC de 1.5bits,
tipo pipeline; la verdad este es un proyecto bastante elaborado y algo complicado, pero se
va avanzando, lamentablemente no a la velocidad que necesita y se exige.
El 2x_Gain, el cual este mdulo es tambin bastante elaborado, y como dice el profesor Dr.
Mariano, divide y vencers, as que tambin este mdulo se subdividi en 3 sub mdulos,
una celda OTA_Block, celda OTA_ BIAS y una celda CMFB, mas su etapa de SH, que

est conectada al OTA. En la figura 49 se muestra el esquemtico del 2X_Gain y como est
conformado por las celdas.
Figura 49 Esquemtico del 2X_Gain
Y en la figura 50 su smbolo:
Figura 50 Smbolo del 2X_Gain

A continuacin se muestra, el esquemtico, smbolo y los resultados de las pruebas

realizadas a cada uno de las celdas.
-
CMFB
Figura 51 Esquemtico del CMFB
Figura 52 Smbolo de CMFB

Figura 53 Layout del CMFB

Figura 54 resultado de la prueba DRC para el CMFB

Figura 55 Resultados positivos de la prueba LVS aplicada al CMFB
Los resultados de esta etapa son satisfactorios, lamentablemente estos resultados no se

pudieron obtener rpidamente y fcilmente. El circuito CMFB no lo proporciono el Dr.
Esteban, el cual tambin nos sugiri investigar en el libro CMOS Circuit Design, Layout
and Simulation de R. Jacob Baker.

OTA_BIAS
Figura 56 Esquemtico del circuito de polarizacin OTA_BIAS
Figura 57 Smbolo del OTA_BIAS

Figura 58 Layout del OTA_BIAS

Figura 59 Resultados de prueba DRC para el OTA_BIAS

Figura 60 Resultados LVS positivos del OTA_BIAS

OTA_Block
Figura 61 Esquemtico del OTA_Block
Figura 62 Smbolo del OTA_Block

Figura 63 Layout OTA_Block

Figura 64 Resultados DRC OTA_Block

Figura 65 Resultados LVS OTA_Block

OTA
Una vez terminado las celdas que conforman el Sub_Modulo OTA, se procedi con la
Titnica tarea de acoplarlos todos, el cual si se facilita mucho el trabajo ya teniendo los
bloques pero el acoplarlos para que consuman el espacio mnimo y sea simtrico es difcil,
el layout que se muestra en la figura 66 corresponde al esquemtico que se muestra en la
figura 49.
Figura 66 Layout de Sub_Modulo_OTA

Figura 67 Resultados DRC para el Sub-Modulo OTA

Figura 68 Resultados LVS del Sub-Modulo OTA
Este circuito un no est terminado, pues esta etapa falta acoplarle una etapa ms de simplehold (SH) para que est terminado el mdulo 2X_Gain, el cual al igual que el mdulo ADC
son bastante elaborados, pero al final se debe tener el siguiente circuito:

Figura 69 Esquemtico final del sub modulo Convertidor Analgico Digital de 1.5 bits tipo pipe line
S que estamos alago atrasado y este reporte lo debimos entregar hace 5 das
aproximadamente, pero la verdad este diseo lo considero y por lo que he podido evaluar
de los trabajos de mis dems compaeros, un circuito de mayor complejidad y mas
elaborado.

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Figura 1 Esquemtico del Sub_DAC

Figura 2 Smbolo del Sub_DAC

En realidad su arquitectura es sencilla, dado esta condicin, no se realiz interdigitado, para

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transistores, en la figura 3 se muestra su layout. Para las celdas inversoras y NAND de 3

Figura 3 Layout SUB_DAC

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Figura 4 Iniciando la prueba DRC al Sub_DAC

Figura 5 Prueba exitosa de DRC para el Sub_DAC

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Figura 7 resultados exitosos, pasa la prueba LVS el mdulo Sub_DAC

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Figura 8 esquemtico del Sub ADC

El mdulo Sub_ADC, consta de 2 comparadores diferenciales controlados por fase

Figura 9 Esquemtico de CMP_2

El esquemtico del comparador CMP_1 se muestra en la figura 10 y el esquemtico del SH

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Figura 10 Esquemtico del CMP_1

Figura 11 Esquemtico del SH

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Figura 12 Esquemtico del circuito SH

Figura 13 Smbolo del dispositivo SH_Module

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Los capacitores se hicieron de polisilico, el valor de COX es:

COX = 873 aF/m2

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Figura 14 Layout del Circuito SH

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Figura 15 Valor estimado por el simulador en la prueba de EXTRACTED al capacitor

Figura 16 Extraccin del circuito SH

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Figura 17 Inicializacin de la prueba de DRC

Figura 18 Prueba exitosa de DRC

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Figura 19 Inicializacin de Prueba LVS para el circuito SH

Figura 20 Resultados Exitosos de la Prueba LVS

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Figura 21 Esquemtico a nivel transistor del CMP_1

Figura 22 Smbolo del CMP_1

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Figura 23 Layout CMP_1

Figura 24 Inicializacin de la prueba DRC del CMP_1

Figura 25 Resultado exitoso de la prueba DRC para el CMP_1

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Figura 26 Inicializacin de la Prueba LVS para el CMP_1

Figura 27 Resultados Exitoso del Prueba LVS para el CMP_1

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Figura 28 Esquemtico CMP_2

Figura 29 Smbolo del CMP_2

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Figura 30 Layout CMP_2

Figura 31 Inicializacin de prueba DRC para el CMP_2

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Figura 32 Resultados Positivos de la prueba DRC para el CMP_2

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Figura 33 Inicializacin de la Prueba EXTRACTOR para el CMP_2

Figura 34 Esquemtico extrado con xito al CMP_2

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La prueba chida y ms esperada es la prueba de LVS, estos son sus resultados:

Figura 35 Inicializacin de la prueba LVS Para el mdulo CMP_2