SIC-316 ARQUITECTURA DE COMPUTADORES

2015B

TTULO:
INTERCONEXIN PUNTO
A PUNTO
NOMBRE:
LIMAICO

JOS

F.

FECHA:25/10/2015
RESUMEN:
La arquitectura de bus compartido fue el enfoque estndar para la interconexin entre el
procesador y otros componentes (memoria, E / S, y as sucesivamente) durante dcadas. Pero
sistemas contemporneos se basan cada vez ms en la interconexin de punto a punto en lugar
que los buses compartidos. [1]
La razn principal para el cambio desde bus a interconexin punto a punto fueron las restricciones
elctricas que evidenciaron el aumento de la amplia frecuencia con la sincronizacin de los buses.
De igual manera se encontr que el uso de un bus compartido en un solo chip aumentaba la latencia
y dificultaba la trasmisin de datos para mantenerse en contacto con el procesador.
Si comparamos un bus compartido con la interconexin punto a punto, esta tiene trasmisin de
datos ms alta, menor latencia y mejor escalabilidad. Segn una aproximacin de Intels
QuickPath Interconnect (QPI) se tienen los siguientes esquemas:

Conexiones Directas Mltiples: Esto elimina la necesidad de arbitraje que se encuentran en

los sistemas de transmisin compartido.
Arquitectura de Protocolo en Capas: Interconexiones a nivel de procesador que utilizan
arquitectura de protocolo, en lugar de la simple utilizacin de seales de control que se
encuentra en arreglos bus compartido.
1. Transferencia de Datos Empaquetados: Los datos son enviados en paquetes los cuales
contienen cabeceras de control y cdigos de control de errores.
Tambin QPI est definido en una arquitectura que comprende un protocolo de cuatro capas
compuestas de la siguiente manera:
Capa Fsica QPI
La arquitectura fsica de un puerto QPI se muestra en la siguiente figura, el puerto consiste
de 84 enlaces individuales agrupados de la forma como se muestra en la figura. Cada
camino de datos muestra un par de alambres que transmiten datos un bit a la vez [1].
Adems el QPI es capaz de transmitir 20 bits en paralelo en cada direccin el cual es
referido como un phit. Desde que los enlaces QPI incluyen pares bidireccionales dedicados
la capacidad de trasmisin de datos es 32GB/s. La transmisin en cada lnea es conocida
como transmisin balanceada. La tcnica que se utiliza para la transmisin de datos se
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conoce como low-voltage differential signaling (LVDS); los cuales inyectan niveles
de voltaje positivos y negativos en los diferentes pares de la fibra para asignar
el valor de 0 y 1 respectivamente.

Figure 3.22 Physical Interface of the Intel QPI Interconnect

Capa QPI de Enlace

Esta capa comprende dos funciones: flujo de datos y control de datos; operan en el flit (flow control
unit) a 72bit-mensaje y el cdigo de control de errores a 8 bits en un ciclo llamado CRC.
La funcin de control trabaja entre un sistema A y B:
1. El CRC es una funcin del valor de los 72 bits restantes. En una transmisin A calcula el
valor CRC por cada flit y lo inserta en dicho flit.
2.
Cuando se recibe un flit, B calcula el valor de los 72 bits de la carga til y lo compara con
el valor del fit entrante si los dos valores no coinciden entonces se ha detectado un error.
3. Cuando B detecta un error enva una solicitud hacia A para que retransmita el flit que tiene
el error.
Capa QPI Routing
Sirve para saber el curso que tomar el paquete de datos dentro de las interconexiones del
sistema definidas por tablas de Routing por firmware; describiendo los posibles caminos que el
firmware puede seguir.
Capa QPI de Protocolo
El paquete es definido como unidad de transferencia. Una funcin clave desarrollada en este
nivel es el cache de protocolo de coherencia el cual trata de asegurar que los valores contenidos
en la memoria principal sean consistentes.
Una nueva forma de hacer canales de baja latencia entre dominios de reloj independientes se
puede conseguir usando una combinacin de tcnicas pausadas de reloj, auto-calibracin de
lneas de retardo y una interconexin asncrona. Tal esquema puede ser utilizado para la
comunicacin de punto a punto en un sistema globalmente asncrono localmente sncrona
(GALS), una posible metodologa para gestionar el aumento previsto de dominios de reloj.
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Presentamos circuitos envoltura de interfaz que permiten la comunicacin entre un productor

local sncrona y un consumidor localmente a travs de una interconexin sncrona asncrono.
Tales interfaces tambin se pueden utilizar para mezclar mdulos sncronos y asncronos.
Pausas del reloj se usa para garantizar que meta estabilidad no resultar un fracaso. EL arbitraje
entre la comunicacin del canal y el reloj local se lleva a cabo al mismo tiempo por lo que la
resolucin de meta estabilidad raramente retrasar el reloj. Resultados de la simulacin muestran
que el rendimiento mximo de un solo elemento de datos por ciclo de reloj del consumidor se
logra cuando el productor: relacin de reloj del consumidor es igual o mayor a uno.[2]

REFERENCIAS:
[1] Stallings, William. POINT-TO-POINT INTERCONNECT Computer Organization and Architecture:
Designing for Performance, 9th Edition, Prentice Hall, 2010, ISBN-13: 978-0-13-607373-4, pp.93-97

[2] Kondratyev, A. ; Sorensen, L. ; Streich, A. (2002). Point to point GALS interconnect [en
linea].Dsiponible en: http://ieeexplore.ieee.org/xpl/login.jsp?
tp=&arnumber=1000297&url=http%3A%2F%2Fieeexplore.ieee.org%2Fxpls
%2Fabs_all.jsp%3Farnumber%3D1000297