UNIVERSIDAD NACIONAL DE COLOMBIA, TECNICAS

DE INTEGRACION

Informe laboratorio No. 4: Compuertas

Aura Alba, 262019, Camilo Cano, 262034, Cristhian Pinzon, 262073
(amalbas, cccanov, crcpinzonca)@unal.edu.co

ResumenThis report has as objective analyze and establish

the dynamic and static behavior of logic gates NAND, NOR and
CMOS transmission gate. Using IC CD4007 logic gates were
mounted and properties as static power and dynamic consumed
were assessed, in addition to checking their output values with
respect to the truth tables of each gate.

I.

I NTRODUCCI ON

Con el desarrollo de la tecnologa CMOS, que permite

integrar sobre un mismo sustrato transistores MOS de enriquecimiento de ambos canales, NMOS y PMOS, se anulo el
consumo de potencia estatica y de esta manera se produjo un
importante aumento del nivel de integracion.
La familia CMOS mas difundida es la serie 4000. Los
integrados de esta familia se identifican con un codigo que
comienza con el numero 4 (salvo los fabricados por la empresa
Motorola cuyo codigo comienza con 14) mientras que las
restantes 3 o 4 cifras identifican la funcion logica y la
distribucion de patas, informacion que el fabricante consigna
en las hojas de datos y que no guarda ninguna relacion con los
codigos de la familia TTL. Ejemplos de codigos de circuitos
CMOS son los integrados 4001, 40106, 4541, etc.
Los circuitos CMOS se implementan con una red de transistores PMOS que conecta la salida a la tension mas alta
del circuito a fin de aprovechar su capacidad de conducir
sin degradacion los niveles altos y una red de transistores
NMOS que la conecta a la tension mas baja del circuito
aprovechando su capacidad de no degradar los niveles bajos.
Los circuitos que implementan otras funciones logicas se
obtienen combinando estas topologas basicas.
La etapa de salida de los circuitos que se presentan permiten
forzar un estado bajo o alto, o sea que tiene un funcionamiento
equivalente a la totem pole presentada con TTL. Tambien
se implementan circuitos con salida de alta impedancia para
facilitar la conexion de varias salidas a una entrada o de
drenaje abierto que permiten implementar una conexion AND
cableada [1].

II.
II-A.

M ARCO TE ORICO

Compuerta NAND [2]

En una compuerta NAND CMOS, las entradas en nivel alto,

hacen que los transistores QP 1 y QP 2 entren en corte y ambos
transistores QN 1 y QN 2 en conduccion (Figura 2). La salida
pasa a bajo (0) a traves de QN 1 y QN 2 .

Figura 1. Circuito logico de la compuerta NAND CMO

Figura 2. Tabla de verdad de la compuerta NAND

Cuando ambas entradas estan en bajo, QP 1 y QP 2 entran

a conduccion y QN 1 y QN 2 entran a corte. La salida pasa a
alto a traves de QP 1 y QP 2 .
En las parejas de transistores ya sean de canal n o de
canal p, si cualquier entrada es baja, uno de los transistores
entra a corte y otro a conduccion. La salida pasa a alto (1)
acoplandose a traves del transistor en conduccion a VSS . El
circuito mostrado en la Figura 1. representa una compuerta
NAND CMOS.
Las entradas no usadas de una compuerta CMOS no se
pueden dejar abiertas, porque la salida resulta ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe
conectar a otra entrada o a uno de los dos terminales de alimentacion. Esto tambien es valido para circuitos secuenciales
y demas circuitos CMOS.
La puerta NAND es significativa debido a que cualquier
funcion booleana se puede implementar mediante el uso de
una combinacion de puertas NAND. Esta propiedad se llama
integridad funcional. Los sistemas digitales que emplean ciertos circuitos logicos se aprovechan de integridad funcional de
NAND.

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II-B.

Compuerta NOR [2]

En una compuerta NOR CMOS, las entradas en nivel alto,

hacen que los transistores QP 1 y QP 2 entren en corte y ambos
transistores QN 1 y QN 2 en conduccion (Figura 4). La salida
pasa a bajo (0) a traves de QN 1 y QN 2 .

II-C.

CMOS [3]
COMPUERTA DE TRANSMISION

La compuerta de transmision es un dispositivo utilizado

como interruptor controlado por tension. Generalmente se
emplean transistores para cumplir la funcion de interrupcion
y existen compuertas en tecnologa NMOS, PMOS y CMOS.
Esta compuerta agrupa algunas caractersticas de las compuertas de transmision NMOS y PMOS. En la Figura ??(a)
se ilustra el circuito de esta compuerta, observe que esta
compuerta contiene un transistor NMOS, un PMOS y un
Inversor.

Figura 6. Compuerta de transmision CMOS

Figura 3. Circuito logico de la compuerta NOR CMO

El inversor es empleado para tener una sola senal de

control para encender o apagar los transistores. Cuando VC se
encuentra en bajo (0 logico) el transistor NMOS se apaga al
igual que el transistor PMOS, analogamente, si la tension VC
cambia alto (1 logico), los transistores se encenderan. Existe
otra representacion de esta compuerta de transmision, la cual
se ilustra en la Figura 6(b). Note que la compuerta no tiene
incluido el inversor y que las senales de control son C y C.
Otra opcion de representacion se muestra en la Figura 6(c).
II-D.

Figura 4. Tabla de verdad de la compuerta NOR

Cuando ambas entradas estan en bajo, QP 1 y QP 2 entran

a conduccion y QN 1 y QN 2 entran a corte. La salida pasa a
alto (1) a traves de QP 1 y QP 2 .
En las parejas de transistores ya sean de canal n o de
canal p, si cualquier entrada es baja, uno de los transistores
entra a corte y otro a conduccion. La salida pasa a bajo (0)
acoplandose a traves del transistor en conduccion a tierra. El
circuito mostrado en la Figura 3 representa una compuerta
NOR CMOS.
En caso de no estar disponibles puertas NOR especficas,
se puede hacer de NAND, porque las compuertas NAND y
NOR se consideran puertas universales, lo que significa que
se pueden utilizar para hacer todas las demas.

Figura 5. Esquematico que muestra la construccion de una compuerta NOR

a partir de compuertas NAND.

Caracteristicas dinamicas [4]

II-D1. Tiempo de respuesta de una puerta NAND: El

tiempo de subida es el tiempo que requiere la puerta para
cargar el nodo de salida desde 0 volts a una tension cercana a
VDD en el peor caso (mas exactamente, hasta que la tension
del nodo de salida alcanza el 80 % de VDD ). Suponiendo que
la capacidad del nodo de salida (considerado e ste como las
pistas de salida propias de la celda mas la carga asociada a
la salida) es Cload , el tiempo de subida se calcula de manera
analoga a como se hizo al estudiar el inversor CMOS, teniendo
en cuenta que el peor caso es aquel en el que la corriente que
cargara el nodo de salida pasa por un u nico transistor-p, es
decir, que una sola entrada toma el valor 0.

Figura 7. up y down para compuerta NAND.

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Suponiendo que ambos transistores-p se disenan con el

mismo tamano WP y LP , el tiempo de subida de la puerta
NAND, en el peor caso, es directamente proporcional a LP y a
Cload , e inversamente proporcional a WP , esto es, si se desea
mejorar el tiempo de subida de la puerta hay que disminuir el
factor de forma WP /LP de los dos transistores-p.
El tiempo de bajada es el tiempo que requiere la puerta
para descargar el nodo de salida desde VDD (salida=1) a una
tension cercana a 0 volts en el peor caso (ambos transistoresn en conduccion). Suponiendo de nuevo que la capacidad del
nodo de salida es Cload , y que ambos transistores-n tienen
el mismo tamano WN y LN (esta hipotesis simplifica los
calculos), el tiempo de bajada se calcula teniendo en cuenta
que ambos transistores trabajan en la zona lineal.
II-D2. Tiempo de respuesta de una puerta NOR: El analisis de los tiempos de subida y bajada de una puerta NOR es
muy similar al realizado con la puerta NAND si se tiene en
cuenta que la corriente que sube el nodo de salida a VDD
pasa siempre por los dos transistores-p y que la corriente que
descarga el nodo de salida a 0 pasa, en el peor de los casos, por
un u nico transistor-n. Los tiempos de subida y bajada acaban
siendo proporcionales a

la capacidad pueda llegar a ser alta, esta muy limitada en

el tiempo, desapareciendo en cuanto el nodo de salida se
ha cargado. El mismo razonamiento puede hacerse para la
descarga del nodo de salida cuando e ste pasa de VDD a
cero (observese la grafica de la Figura 9). Ademas de este
consumo provocado directamente por los cambios de estado
de los nodos de salida, durante estos cambios se producen
pequenos cortocircuitos internos en cada una de las puertas
logicas, provocados por pequenos desfase en los cambios de
valor de las entradas.

Figura 9. Caracterizacion de la potencia estatica consumida por compuertas

CMOS

Figura 8. up y down para compuerta NOR.

II-D3. Consumo de potencia: Los circuitos CMOScomplementarios tienen un consumo de potencia extremadamente bajo. La potencia consumida tiene dos componentes: La
potencia estatica que consume el circuito en estado estable, sin
que ocurran cambios de estado (valores logicos) en sus nodos,
y la potencia o consumo dinamico, fruto de estos cambios de
estado.
En el estado estacionario, un circuito CMOScomplementario no consume practicamente potencia por
cuanto ninguna corriente viaja por el circuito. La potencia
estatica se origina de las pequenas corrientes de fugas de
los distintos dispositivos que constituyen el circuito, y puede
calcularse como:
Pestatica =

Ileakage VDD = 0

dispositivo

Las corrientes significativas se originan en el circuito

solo cuando hay cambios en los valores de las senales de
las entradas a las puertas logicas, que cambian el estado de
los nodos de salida de e stas. Pasar el nodo de salida de 0 a
1 requiere cargar la capacidad asociada a e ste desde casi 0
volts a casi VDD . Aunque la corriente necesaria para cargar

El consumo dinamico tiene, por tanto, dos orgenes:

1. La carga de los nodos de salida de las puertas.
2. Los cortocircuitos internos, que ocurren durante los
breves instantes en los que,debido a la tension de puerta,
tanto los transistores p como los n conducen
En ambos casos estas corrientes son muy puntuales en
el tiempo, desapareciendo rapidamente. Cada una de estas
componentes se puede aproximar a:
Pdinamica = Pcarga + Pcortocircuito
2
Pcarga = CL f VDD

Pcortocircuito =

(VDD 2VT )3 trespuesta f

12

Donde CL representa la capacidad promedio del nodo de

salida, f la frecuencia de funcionamiento del circuito y VT
la tension umbral de los transistores; se supone ademas que
los distintos dispositivos del circuito se han disenado con los
tamanos de transistor iguales y que los tiempos de subida y
bajada son simetricos. Nos vamos a justificar aqu la obtencion
de esta formulas; pero es interesante conocerlas por cuanto nos
dan pistas de como se puede reducir el consumo de potencia:
2
1. El consumo depende de VDD
; por tanto, la tension de
alimentacion es el primer factor a reducir si se desea
minimizar el consumo del circuito.
2. El consumo depende de la frecuencia de funcionamiento; en consecuencia los circuito mas rapidos consumen

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mas (de ah que sea comun la definicion de un factor de

merito = velocidad*consumo)
3. El consumo depende de Cload . Es importante por tanto
dimensionar correctamente las pistas y los transistores
(en este punto hay que tener cuidado en no generar
densidades de corriente locales muy elevadas puesto que
favorecen la electromigracion que puede llegar a destruir
a largo plazo las pistas de metal)
4. El consumo depende de el tiempo de respuesta de las
puertas; conviene los tiempos de subida y bajada sean
lo menor posibles. Los tiempos de respuesta se reducen
aumentando el factor de forma de los transistores y
por tanto la superficie de silicio necesaria para implementarlo; as, mejores tiempos de respuesta significan,
en general, menor densidad de integracion y mayores
valores de Cload .
5. Finalmente, el consumo depende de las s de los transistores. Valores pequenos llevan a consumos pequenos,
pero tambien a pobres tiempos de respuesta.

Figura 10. Esquematico de la compuerta NAND con transistores MOS

Para este caso primero se realiza la comprobacion del

funcionamiento del circuito por medio de una tabla de verdad,
en donde 0 corresponde al valor logico bajo y 5v el valor
logico 1 en nuestro analisis de simulacion. Los resultados se
muestran en la tabla I.

III.

A
0
0
1
1

S IMULACIONES

B
Salida
0
1
1
1
0
1
1
0
Cuadro I

TABLA DE VERDAD COMPUERTA NAND.

Como pre informe del laboratorio se realizaron simulaciones

de las compuertas NAND, NOR y de transmision en el
software LTSPICE, se utilizo el modelo SPICE encontrado en
practicas anteriores para los MOSFET del circuito integrado
CD4007.
El modelo usado para los transistores nmos es: .MODEL
NMOS1 NMOS (LEVEL=7 VERSION=3.1 CAPMOD=2
MOBMOD=1 TOX=4E-8 XJ=2.9E-7 NCH=4E15
NSUB=5.33E15 XT=8.66E-8 VTH0=1.4 U0= 1300
WINT=2.0E-7 LINT=1E-7 NGATE=5E20 RSH=300
JS=3.23E-8 JSW=3.23E-8 CJ=6.8E-8 MJ=0.5 PB=0.95
CJSW=1.26E-10 MJSW=0.5 PBSW=0.95 PCLM=5
CGSO=3.4E-10 CGDO=3.4E-10 CGBO=5.75E-10)
Para los transistores pmos: .MODEL PMOS1 PMOS
(LEVEL=7 VERSION=3.1 CAPMOD=2 MOBMOD=1
TOX=5E-8 XJ=2.26E-7 NCH=1E15 NSUB=8E14
XT=8.66E-8 VTH0=-1.65 U0= 400 WINT=1.0E-6
LINT=1E-6 NGATE=5E20 RSH=1347 JS=3.51E8
JSW=3.51E-8
CJ=5.28E-8
MJ=0.5
PB=0.94
CJSW=1.19E-10 MJSW=0.5 PBSW=0.94 PCLM=5
CGSO=4.5E-10 CGDO=4.5E-10 CGBO=5.75E-10)
La primera simulacion realizada consiste en la compuerta
NAND que se encuentra en la figura 10.

Luego se hace un calculo aproximado en las simulaciones

para la potencia estatica y dinamica. Para el primer caso se
coloca una resistencia como carga y se utiliza la siguiente
expresion como calculo de potencia:
Pestatica =

V2
R

(1)

Para la potencia dinamica se cambia la carga por un condensador y se aplica la siguiente expresion:
Pdinamica = CL V dd2 fp

(2)

Segun estas variables se obtiene en simulacion los siguientes

valores registrados en la tabla II realizando variaciones en el
voltaje de alimentacion, una resistencia teorica de 1k, una
frecuencia de 1kHz y un condensador de carga de 10nF.
Vdd
1
2
3
4
5

Pest
0
1.4pW
136.4nW
2uW
7uW
Cuadro II

Pdin
1uW
4uW
9uW
16uW
25uW

PARA LA COMPUERTA
P OTENCIA EST ATICA
Y DIN AMICA
EN SIMULACI ON
NAND.

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El segundo montaje a simular es la compuerta NOR cuyo

circuito se muestra en la figura 11

Se comprueba su funcionamiento por medio de una tabla

de verdad que se muestra a continuacion
Vent
0
1
0
1

Vc
Vc
0
1
0
1
1
0
1
0
Cuadro V

Vsal
z
1
z
1

.
TABLA DE VERDAD COMPUERTA DE TRANSMISI ON

Con el mismo procedimiento se procede a calcular la

potencia estatica, ecuacion 1, y la potencia dinamica, ecuacion
2. Y sus valores son registrados en la tabla VI

Figura 11. Esquematico de la compuerta NOR con transistores MOS

Se realiza el mismo procedimiento para comprobar su

funcionamiento para crear su tabla de verdad a continuacion:
A
0
0
1
1

B
Salida
0
1
1
0
0
0
1
0
Cuadro III

TABLA DE VERDAD COMPUERTA NOR.

Utilizando las ecuaciones 1 y 2 que corresponden a la

potencia estatica y dinamica respectivamente se realiza la
simulacion y se registran sus valores en la tabla IV
Vdd
1
2
3
4
5

Pest
0
0.2pW
34.8nW
0.46uW
2uW
Cuadro IV

Pdin
1uW
4uW
9uW
16uW
25uW

Vdd
1
2
3
4
5

Pest
0.65uW
0.82uw
1uW
1.34uW
2uW
Cuadro VI

Pdin
1uW
4uW
9uW
16uW
25uW

PARA LA COMPUERTA
P OTENCIA EST ATICA
Y DIN AMICA
EN SIMULACI ON
.
DE TRANSMISI ON

IV.

P ROCEDIMIENTO

La primer parte de la practica consista en montar la

compuerta NAND segun el esquematico visto en la figura
10 utilizando el circuito integrado CD4007. Inicialmente se
realizo la verificacion de su operacion segun la tabla de verdad
I. Para esto se observo el comportamiento de dos senales
en el oscilospio y la salida obtenida de la compuerta. En la
figura 13 se muestra las senales de entrada y salida que seran
colocanda en A y B de la compuerta, para observar que las dos
senales se encuentra se tiene un corrimiento pero que luego
sera eliminado para que esten en fase.

PARA LA COMPUERTA
P OTENCIA EST ATICA
Y DIN AMICA
EN SIMULACI ON
NOR.

La u ltima compuerta a simular es conocida como compuerta

de transmision cuyo esquematico se encuentra en la figura
12a), se puede expresar de otra manera como se ve en la
figura 12b) y finalmente una simbologa utillizada se observa
en la figura 12c).

Figura 13. Senales de entrada para la compuerta NAND

Figura 12. Esquematico de la compuerta de transmision

En la figura 14 se puede obsever la senal obtenida en la

salida en la compuerta NAND, como se ve, cuando las senales
de entrada estan en fase la salida cero mientras esten en uno,
y en uno mientras esten en cero como se esperaba.

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Figura 14. Senal de salida para la compuerta NAND

A continuacion se procedio a realizar las mediciones de

la potencia estatica colocando una resistencia en la salida y
midiendo el valor de su voltaje en esta. El valor usado fue
de 1,2k. Luego se coloco un condensador de valor 10nF y
se observo su comportamiento. Los datos obtenidos para la
potencia se muestran en la tabla VII
Vdd
1
2
3
4
5

Vr
Pest
Pdin
0
0W
10uW
0.807V
0.54mW
40uW
2.14V
3.82mW
90uW
3.213V
8.6mW
160uW
4.13V
14.2mW
250uW
Cuadro VII

P OTENCIA EST ATICA

Y DIN AMICA
PR ACTICA
PARA LA COMPUERTA
NAND.

La segunda parte consistia en comprobar el funcionamiento

de la compuerta NOR, para esto se implemento el esquematico
mostrado en la figura 11. Para realizar su comprobacion se
observa en la figura 15 las senales de entrada usadas para esta
compuerta en donde estas se encuentran desfasadas por 180
grados.

Figura 16. Senal de salida para la compuerta NOR

Se procedio a realizar las mediciones de la potencia estatica

y dinamica con el mismo procedimiento usado en la compuerta
NAND. Los datos se muestran en la tabla VIII En las figuras

Vdd
1
2
3
4
5

Vr
Pest
Pdin
0
0W
10uW
0.173V
25uW
40uW
0.726V
439uW
90uW
1.544V
1.98mW
160uW
2.385V
4.74mW
250uW
Cuadro VIII

P OTENCIA EST ATICA

Y DIN AMICA
PR ACTICA
PARA LA COMPUERTA NOR.

17 y 18 se puede observar graficamente el comportamiento

de la senal de salida al realizar la modificacion del voltaje de
alimentacion, en donde al disminuir este se vera reflejado en
la disminucion de la amplitud de la salida.

Figura 15. Senales de entrada para la compuerta NOR

En la figura 16 se puede ver la senal de salida obtenida

con esta compuerta, para este caso se tiene que siempre sera
cero excepto cuando las dos senales de entrada son cero, que
sera el pico que se observa, comprobando de esta manera el
funcionamiento de la compuerta.

Figura 17. Senal de salida para la compuerta NOR cuando el Vdd es de 3V

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Figura 18. Senal de salida para la compuerta NOR cuando el Vdd es de 5v

La u ltima compuerta implementada se muestra en la figura

12 conocida como compuerta de transmision, realizando el
mismo procedimiento se verifico su funcionamiento mostrado
en la tabla V en donde el valor Z da en la practica un valor de
3.3V para un voltaje de alimentacion de 5V. Las mediciones
para las potencias se muestran en la tabla
Vdd
1
2
3
4
5

Vr
Pest
Pdin
0.71V
0.42mW
10uW
1.62V
2.2mW
40uW
2.64V
5.8mW
90uW
3.66V
11.2mW
160uW
4.61V
17.7mW
250uW
Cuadro IX

P OTENCIA EST ATICA

Y DIN AMICA
PR ACTICA
PARA LA COMPUERTA NOR.

Como podemos observar en los resultados obtenidos, la

potencia dinamica de las compuertas no cambia debido a
que depende es del valor del condensador, la frecuencia y
el voltaje de alimentacion. Cuando la frecuencia aumenta,
tambien lo hace la potencia debido a que la carga y descarga
del capacitor se hace mas rapidamente, si se aumenta el voltaje
de alimentacion y el capacitor tambien hace que se aumente
la potencia debido a que hay mas carga a distribuir.
En cuento a la potencia estatica se observa que todos los
valores practicos son mayores a los obtenidos en la simulacion,
esto se debe a que los modelos reales pueden consumir mas
potencia debido a muchos factores que no se toman en cuenta
en la simulacion.
R EFERENCIAS
[1]
[2]
[3]
[4]

MARIA ISABEL SCHIAVON, DANIEL CREPALDO . (2009)

FAMILIAS LOGICAS. [Online]. Available: http://www.fceia.unr.edu.
ar/eca1/files/teorias/Familias logicas-2009.pdf
Universidad Nacional de Colombia. (2003) Electronica Digital I Compuertas Basicas. [Online]. Available: http://www.virtual.unal.edu.
co/cursos/ingenieria/2000477/lecciones/090301.htm
Universidad Nacional de Colombia. (2003) Electronica Digital I Compuerta de Transmision CMOS. [Online]. Available: http://www.
virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/090501.htmf
Elena Valderrama (2010) Electronica de las puertas logicas y de
los elementos de memoria . [Online]. Available: http://ocw.uab.cat/
enginyeries/disseny-de-circuits-integrats-i/CAPITULO-3.pdf