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Technologies
Compétences à acquérir:
Maîtrise des architectures matérielles des DSPs
Système DSP: interagit fortement avec son environnement (contraintes de temps réel et
de dynamique des phénomènes physiques)
x(n) x(n-1)
1
Z Z 1 .... Z 1
y(n)
....
Entrée
Une mémoire pour le
CPU code et les données
1. Instruction fetch
2. Data_1 fetch
Bus Données
Bus adresses
3. Data_2 fetch
Mémoire
Prog & Données
Plusieurs cycles !
Mémoire PM et DM séparées
DMA
PMA Bus indépendants pour Chaque
Entrées mémoire
Mémoire En 1 cycle :
Programme CPU
Instr. Fetch & Data fetch
PMD (Core)
Memory Mapped IO
Sorties
Core : Chemins de données
optimisés, MAC, adressage
approprié des données
DMA
PMA PCI
Entrées
Mémoire USB
CPU
Programme
(Core) COM
&
Données secondaires PMD
Cache Sorties …
DMA
Architecture Harvard: Accès simultanée aux
données et aux instructions
Architecture Harvard modifiée:
Accès simultanée à 2 données (DM) et
une instruction
Donne les performances de 3 bus avec Mémoire
une architecture à 2 bus Données
DMD
Program Data
Memory Memory Multiplexer Multiplexer
MAC
ALU
Traitement de filtrage
En un seul cycle machine
Lecture d’un coefficient h de la PM
Accumulator
Lecture d’un échantillon x de la DM
Multiplication et accumulation
Microprocesseurs
Architecture: CPU mono-chip, nécessite des circuits additionnels externes
RISC: Reduced Instruction Set Computer
CISC: Complex Instruction Set Computer
Exemples: Pentium-Series, PowerPC, MIPS,…
Applications
des DSP
Automobile
ABS, GPS, contrôle moteur, informatique de confort,…
Télécommunications et informatique
Terminaux, nœuds de transfert, équipement de
transmission, périphériques informatiques
WAN
GSM (30 MIPS), UMTS (300 MIPS), MBS (3000 MIPS),…. a
vidéosurveillance,…
Diffusion: Audio (DAB), Vidéo (DVB),…
Manipulation: services interactifs, gestion de multiples flots
d’information (MPEG4),…
Représentations et
traitement des données
Format P.Q sur (P+Q) bits : Partie entière sur P bits & Partie fractionnelle sur Q bits
-(2P-1) 2P-2 ... 20 2-1 ... 2-(Q-1) 2-Q Signed P.Q (complément à 2)
Cas Fractional
00100010 01101110 Règle générale : (P.Q) x (P’.Q’) => (P+P’).(Q+Q’)
Arrondissement (Rounding)
00100010 xxxxxxxx
0.134490966796875
00100011
Si xxxxxxxx ≥ (10000000 =0.5*2-8)
0.13671875
n bits
S C M
Fonctionnalités de base
des DSP
Facilité de programmation
• Jeu d’instructions en assembleur algébrique + fonctions C
• Précision et plage dynamique étendue pour les unités de traitement
k 0 k 0
h(0) h(0)
Post Modify
Wrap
h(1) around h(1)
. .
. .
. .
h(N-1) h(N-1)
. .
x(n+1) . .
. Adressage circulaire .
x(n) Wrap
x(n+1)
Décalage
. around x(n)
.
.
.
.
.
X(n-N+1) X(n-N+2)
Registres du DAG
Post Modify & Adressage circulaire
I1 M1 L1 B1 Z(1)
. . . . .
. . . .
. . . . .
.
Z(N-1)
I : pointe sur la case mémoire en cours d’accès
M: contient le pas d’avancement de I après accès
L : spécifie la taille du buffer circulaire (si L=0 REG=[I0+M0];
1 2 3 4 5 6 7 8 9
IF DOF EX WB IF DOF EX WB IF
2 Instructions : 8 cycles
IF Instruction fetch
DOF Decode and operand fetch
EX Execution
WB Write back
2 Instructions : 5 cycles
Acquisition se déroule en
Background ce qui libère le
Processeur
Transfert se déroule en
Background ce qui libère le
Processeur
Classification des
technologies DSP
d’Analog Devices Inc.
Belfast, U.K.
Limerick, Ireland
Wilmington, MA
Santa Clara, CA Cambridge, MA
Norwood, MA
Greensboro, NC Taipei, Taiwan
Manila, Philippines
Cavite
, Philippines
Fin
de la 1ère partie…