Tese Luciano

LUCIANO MENDES ALMEIDA
ESTUDO DE CLULA DE MEMRIA DINMICA DE APENAS UM

TRANSISTOR SOI DE XIDO ENTERRADO ULTRAFINO
So Paulo
2012
LUCIANO MENDES ALMEIDA
ESTUDO DE CLULA DE MEMRIA DINMICA DE APENAS UM

TRANSISTOR SOI DE XIDO ENTERRADO ULTRAFINO
Tese apresentada Escola Politcnica da

Universidade
obteno
do
de So
ttulo
Paulo
de
para
Doutor
a
em
Engenharia Eltrica
rea de Concentrao: Microeletrnica
Orientador: Prof. Dr. Joo Antonio Martino
So Paulo
2012
Agradecimentos
Ao meu orientador e amigo Professor Dr. Joo Antonio Martino, pela dedicao,
pela confiana, pelo entusiasmo e pelo apoio, decisivos para a concluso deste
trabalho.
Aos professores Dr. Sebastio Gomes dos Santos Filho e Dr. Renato Giacomini
pela contribuio no decorrer do trabalho, principalmente aos conselhos advindos da
apresentao de minha qualificao.
Aos professores Dr. Victor Sonnenberg e ao Prof. Dr. Salvador P. Gimenez que
solucionaram as mais variadas dvidas e pelos incentivos ao longo desta jornada.
Aos meus pais e familiares pelo grande incentivo, pelo apoio, e pela
compreenso durante todo o trabalho.
minha noiva Maza, pela compreenso e ateno dadas ao longo deste
perodo alm de todas as dificuldades que passamos juntos.
minha grande amiga Ktia R. A. Sasaki, pelo auxlio durante as simulaes
de dispositivos e pelas discusses durante o trabalho.
Quero agradecer tambm Gloria, que me ajudou muito nos equipamentos do
imec, alm dos estudos que fizemos.
Aos colegas do nosso grupo de estudo, Talitha, Sara, Milene, Michele, Rudolf,
Felipe e Albert que colaboraram nesta jornada.
A todos aqueles que de alguma forma mostraram interesse pelo trabalho e que
tiveram seu nome aqui omitido de forma involuntria.
RESUMO
Neste trabalho foi analisado o comportamento de um transistor UTBOX (Ultra
Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator MetalOxide-Semiconductor Field-Effect-Transistor) planar do tipo n, operando como uma
clula de memria 1T-FBRAM (single transistor floating body random access
memory).
A memria em questo trata-se de uma evoluo das memrias 1T1C-DRAM
convencionais formada, porm, de apenas um transistor, sendo o prprio transistor o
responsvel pelo armazenamento da informao por meio do efeito de corpo
flutuante. Assim, foram realizadas simulaes numricas bidimensionais, obtendo-se
curvas dinmicas e, a partir destas, foi possvel extrair e analisar alguns dos
principais parmetros da memria tais como tenso de disparo no dreno, margem de
sensibilidade, janela de leitura e tempo de reteno, alm dos mecanismos atuantes
em cada estado da memria (escrita, leitura e repouso).
Foram estudadas as polarizaes da clula de memria. Dentre as possveis
maneiras de programao do dado 1 desta tecnologia foram abordadas neste
trabalho a programao pelos mtodos GIDL (Gate Induced Drain Leakage) e BJT
(Bipolar Junction Transistor).
Pelo mtodo de escrita por GIDL foi possvel operar a clula de memria em
alta velocidade sem dissipar potncia expressiva. Mostrou-se que esse mtodo
bastante promissor para a tecnologia low-power high-speed. E ainda, obteve-se
maior estabilidade na operao de leitura quando esta polarizada no ponto ZTC
(Zero Temperature-Coefficient) devido ao nvel de corrente do dado 0 ficar estvel
mesmo com a variao da temperatura.
Pelo mtodo de escrita por BJT, estudou-se a influncia das espessuras do
filme de silcio e tambm do xido enterrado, notou-se uma forte dependncia da
tenso mnima de dreno para a programao do dado 1 em funo destas
espessuras e tambm em funo da temperatura. Conforme a espessura do filme de
silcio torna-se mais fina, a tenso de disparo aplicada ao dreno aumenta devido ao
maior acoplamento. Porm, observou-se que o nvel da tenso de disparo do dreno
pode ser modulada atravs da tenso aplicada ao substrato, tornando possvel
operar a clula em uma tenso de disparo menor aumentando a vida til do
dispositivo. Quanto temperatura, com o seu aumento observou-se que a tenso
mnima de dreno necessria para disparar a escrita do dado 1 diminuiu favorecendo
a programao da clula. Porm o tempo de reteno prejudicado (torna-se

menor) por causa do aumento da corrente de fuga na juno PN.
Na anlise sobre o impacto que a primeira e a segunda porta causam na
margem de sensibilidade de corrente e no tempo de reteno, verificou-se que
dependendo da tenso aplicada porta durante a condio de armazenamento do
dado, o tempo de reteno pode ser limitado ou pela gerao ou pela recombinao
dos portadores (lacunas). Notou-se que h um compromisso entre a obteno da
melhor margem de sensibilidade de corrente e o melhor tempo de reteno. Como o
tempo reteno um parmetro mais crtico, mais ateno foi dada para a
otimizao deste. Concluiu-se nesta anlise que a melhor polarizao para reter o
dado por mais tempo a primeira interface estar em modo acumulao e a segunda
em modo depleo.
No estudo da polarizao de dreno durante a operao de leitura, observouse que quando aplicado alta tenso de dreno obtido alta margem de sensibilidade,
porm ao mesmo tempo esta polarizao prejudica o dado 0 devido ao alto nvel de
gerao de lacunas induzidas pela ionizao por impacto, o qual diminui o tempo de
reteno e destri o dado 0 quando operaes de mltiplas leituras so realizadas.
J para baixo nvel de tenso de dreno durante a leitura notou-se que possvel
realizar mltiplas operaes de leitura sem perder o dado armazenado e tambm
maior tempo de reteno foi obtido.
Palavras-chave: SOI, MOS, Microeletrnica, Transistores, Memria RAM,
Memria.
ABSTRACT
In this study was analyzed the behavior of one transistor called UTBOX (Ultra
Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator MetalOxide-Semiconductor Field-Effect-Transistor) working as a 1T-FBRAM (Single
Transistor Floating Body Random Access Memory).
This memory device is an evolution from conventional memories 1T1C-DRAM,
however formed by only one transistor, the device itself is responsible for the storage
of the information through the floating body effect. Thus two dimensional simulations
were performed, where were obtained dynamic curves, and from these curves it was
possible to extract and analyze some of the main parameters, such as, trigger drain
voltage, sense margin current, read window, and the retention time, beyond the
mechanisms in each state of memory (write, read and hold).
Among the possible ways to program the data 1 in this technology were used
the methods GIDL (Gate Induced Drain Leakage) and BJT (Bipolar Junction
Transistor).
By the GIDL method it was possible to operate the memory cell at high speed
without spending significant power, showing that this method is very promising for
low-power high-speed. Furthermore, greater stability was obtained in read operation
when it is biased at point ZTC (zero-Temperature Coefficient) due to the current level
of datum '0' remain stable even with temperature variation.
By the BJT method, it was studied the influence of the silicon film thickness
and the buried oxide thickness, and it was noted a strong dependence on minimum
drain voltage for programming the data '1' as a function of both thicknesses. As the
thickness of the silicon film becomes thinner, the trigger drain voltage increases due
to stronger coupling. However, it was observed that the level of the trigger drain
voltage can be modulated by the substrate bias in this way it is possible to operate
the cell with lower voltage avoiding the damage and increasing the lifetime of the
device. About the temperature, with its increase it was observed that the minimum
drain voltage required to trigger the writing datum '1' decreased favoring the
programming the cell. However the retention time is harmed (becomes smaller) due
to the increment of leakage current in the PN junction.
Analyzing the impact of the first and second gate on sense margin current and
retention time, it was verified that depending on the voltage applied to the gate during
the hold condition, the retention time may be limited by the generation or
recombination of the carriers (holes). It was noted that there is a compromise
between obtaining the best sense margin current and the best retention time. Since
the retention is the most critical parameter, more attention should be given in order to
obtain the optimization of this latter. It is concluded in this analysis that the best bias
to retain the datum for longer time is the first interface being in accumulation mode
and the second in depletion mode.
In the study of biasing the drain during the read operation, it has been observed
that the use of high drain voltage provides high sense margin, but at the same time,
this polarization affect the data '0' due to high level of holes generation induced by
impact ionization, which shortens the retention time and destroys the data '0' in
multiple read operations. However, for low drain voltage during read operations it was
possible to perform multiple read operations without losing the stored data and also
higher retention time was obtained.
SUMRIO
INTRODUO ......................................................................................................................... 11
1.1
OBJETIVO ................................................................................................................................... 13
1.2
ESTRUTURA DO TRABALHO ......................................................................................................... 14
CONCEITOS BSICOS SOBRE A TECNOLOGIA SOI......................................................... 16
2.1
TIPOS DE ESTRUTURAS SOI MOSFETS ...................................................................................... 17
2.2
PARMETROS ELTRICOS DOS TRANSISTORES SOI MOSFETS ................................................... 22
2.2.1
Tenso de Limiar ...................................................................................................................... 22
2.2.2
Mobilidade ................................................................................................................................ 26
2.2.3
Transcondutncia ..................................................................................................................... 29
2.2.4
Inclinao de Sublimiar ............................................................................................................ 31
2.3
EFEITOS PARASITRIOS .............................................................................................................. 32
2.3.1
Efeito da elevao abrupta da corrente (Kink) ......................................................................... 32
2.3.2
Efeito BJT ................................................................................................................................. 33
2.3.3
Efeito de Canal Curto ............................................................................................................... 35
2.3.4
Reduo da Barreira de Potencial Induzida pelo Dreno (DIBL) .............................................. 37
2.3.5
Corrente de Fuga do Dreno Induzida pela Porta (GIDL) ......................................................... 38
2.4
DISPOSITIVOS DE MLTIPLAS PORTAS ......................................................................................... 40
2.4.1
Dispositivos de Porta Dupla ..................................................................................................... 41
2.4.2
Dispositivos de Porta Tripla ...................................................................................................... 41
2.4.3
Dispositivos de Porta Tripla mais (3+) ..................................................................................... 42
2.5
DISPOSITIVOS PLANARES DE XIDO ENTERRADO ULTRAFINO (UTBOX) ....................................... 43
UTILIZAO DO PONTO INVARIANTE COM A TEMPERATURA NA OPERAO DE
LEITURA DE UMA CLULA DE MEMRIA ....................................................................................... 44

3.1
INTRODUO .............................................................................................................................. 44
3.2
CARACTERSTICAS DO DISPOSITIVO ............................................................................................. 44
3.3
ESQUEMA DE PROGRAMAO E LEITURA ..................................................................................... 45
3.4
POLARIZAO NO PONTO ZTC NA OPERAO DE LEITURA ............................................................ 49
3.4.1
Margem de Sensibilidade de Corrente ..................................................................................... 50
3.4.2
Tempo de Reteno ................................................................................................................. 52
CLULA DE MEMRIA OPERANDO EM ALTAS TEMPERATURAS .................................. 55
4.1
INTRODUO .............................................................................................................................. 55
4.2
CARACTERSTICAS DOS DISPOSITIVOS ......................................................................................... 56
4.3
ANLISES E RESULTADOS ........................................................................................................... 56
4.3.1
Dependncia do efeito BJT com a temperatura....................................................................... 57
4.3.2
Tempo de Reteno ................................................................................................................. 62
INFLUNCIA DA POLARIZAO DE PRIMEIRA E SEGUNDA PORTA SOBRE A
MARGEM DE SENSIBILIDADE DE CORRENTE E O TEMPO DE RETENO ............................... 64

5.1
DISPOSITIVOS............................................................................................................................. 64
5.2
ANALISES E RESULTADOS ........................................................................................................... 65
5.2.1
Margem de sensibilidade de corrente ...................................................................................... 68
5.2.2
Tempo de Reteno ................................................................................................................. 71
ESTUDO DA POLARIZAO DE DRENO DURANTE A OPERAO DE LEITURA.......... 77
6.1
POLARIZAO DE LEITURA E A MARGEM DE SENSIBILIDADE DE CORRENTE ..................................... 77
6.2
TEMPO DE RETENO................................................................................................................. 80
6.3
OPERAO DE MLTIPLAS LEITURAS ........................................................................................... 82
CONCLUSES E PRXIMAS ETAPAS DO TRABALHO ..................................................... 83
7.1
CONCLUSES ............................................................................................................................. 83
7.2
PROPOSTAS PARA PRXIMOS TRABALHOS ................................................................................... 84
7.3
PUBLICAES EM CONFERNCIAS ............................................................................................... 86
7.4
PUBLICAES EM REVISTAS ........................................................................................................ 88
ANEXO A MTODOS DE EXTRAO DA TENSO DE LIMIAR E DA TRANSCONDUTNCIA

PARA O CLCULO DO PONTO INVARIANTE COM A TEMPERATURA......................................... 89
A.1
TENSO DE LIMIAR...................................................................................................................... 89
A.1.1
Mtodo da Segunda Derivada ................................................................................................. 89
A.1.2
Mtodo da Raiz de ID................................................................................................................ 90
A.2
TRANSCONDUTNCIA .................................................................................................................. 91
A.3
FATOR DE DEGRADAO DA TRANSCONDUTNCIA ....................................................................... 93
ANEXO B - CLCULO DO PONTO INVARIANTE COM A TEMPERATURA .................................... 96

B.1
REGIO LINEAR .......................................................................................................................... 97
B.2
REGIO DE SATURAO .............................................................................................................. 99
B.3
CARACTERSTICAS DOS DISPOSITIVOS ....................................................................................... 102
B.4
VARIAO DA TENSO DE LIMIAR EM FUNO DA TEMPERATURA ................................................ 102
B.5
FATOR DE DEGRADAO DA TRANSCONDUTNCIA ..................................................................... 103
B.6
COMPARAO ENTRE O MODELO E OS RESULTADOS EXPERIMENTAIS........................................... 105
ANEXO C ESTRUTURA GERADA NO ATHENA........................................................................... 111

ANEXO D SIMULAO DE UMA CURVA DINMICA .................................................................. 115
REFERNCIAS BIBLIOGRFICAS................................................................................................... 120
LISTA DE FIGURAS
Figura 1.1: Matriz de Memrias 2 x 2 simplificada. ................................................... 13
Figura 2.1: (a) Corte da seo transversal do nMOSFET de porta retangular (b)
Corte da seo transversal do SOI nMOSFET de porta retangular. .................. 16
Figura 2.2: Diagrama de faixas de energia do dispositivo MOSFET. ........................ 18
Figura 2.3: Diagrama de faixas de energia do SOI MOSFET de camada espessa... 19
Figura 2.4: Diagrama de faixas de energia do SOI MOSFET de camada fina. ......... 20
Figura 2.5: Curva do comportamento da tenso de limiar em funo da temperatura
para um dispositivo de porta tripla. .................................................................... 25
Figura 2.6: Ilustrao da orientao cristalina em uma lmina de silcio. .................. 29
Figura 2.7: Curva do comportamento da transcondutncia mxima em funo da
temperatura de um dispositivo SOI nMOSFET de porta tripla. .......................... 30
Figura 2.8: Curva experimental da Inclinao Sublimiar em funo da Temperatura
de um dispositivo SOI nMOSFET de porta tripla. ............................................... 32
Figura 2.9: Efeito tpico da elevao da corrente de dreno. ...................................... 33
Figura 2.10: Dispositivo SOI MOSFET de canal tipo N identificando o transistor
bipolar parasitrio inerente em sua estrutura. .................................................... 34
Figura 2.11: Esquemtico do efeito transistor bipolar parasitrio em um SOI
MOSFET. ........................................................................................................... 34
Figura 2.12: Curva comparativa entre o resultado simulado e o modelo de efeito de
canal curto. ......................................................................................................... 37
Figura 2.13: Representao do efeito DIBL ao longo do comprimento do canal....... 38
Figura 2.13: Formao da regio de depleo na regio do dreno devido ao efeito
GIDL. .................................................................................................................. 39
Figura 2.14: Curva da banda de energia na regio de overlap do dreno detalhando o
tunelamento dos portadores da banda de valncia para a banda de conduo.
........................................................................................................................... 39
Figura 2.15: Presena do efeito GIDL em uma curva da corrente de dreno em funo
da tenso aplicada porta de um dispositivo SOI nMOSFET planar. ............... 40
Figura 2.16: Estrutura de um dispositivo FinFET. ..................................................... 41
Figura 2.17: Estrutura de um dispositivo de porta tripla. ........................................... 42
Figura 2.18: Corte transversal dos dispositivos de porta tripla +, (a) porta (pi), e (b)
porta (mega). ................................................................................................ 43
Figura 2.19: Estrutura de um dispositivo UTBOX. ..................................................... 43

Figura 3.1: Estrutura de um dispositivo SOI com xido enterrado ultrafino (UTBOX).
........................................................................................................................... 45
Figura 3.2: Esquema de polarizao da clula de memria 1T-FBRAM utilizando
GIDL para escrever 1 e polarizao direta para escrever 0. ........................... 45
Figura 3.3: Taxa de gerao das lacunas no momento da escrita do dado 1 na
estrutura UTBOX. ............................................................................................... 46
Figura 3.4: Concentrao de lacunas durante a condio de armazenamento da
clula de memria 1T-FBRAM aps a escrita do dado 1. ................................ 47
Figura 3.5: Densidade de corrente de lacunas durante a escrita do dado 0 da clula
de memria 1T-FBRAM. .................................................................................... 47
Figura 3.6: Concentrao de lacunas durante a condio de armazenametno da
clula de memria 1T-FBRAM aps a escrita do dado 0. ................................ 48
Figura 3.7: Comparativo da concentrao de lacunas durante a condio de
armazenamento da clula de memria 1T-FBRAM aps a escrita dos dados 1
e 0..................................................................................................................... 48
Figura 3.8: Comparativo da densidade de corrente de eltrons durante a leitura dos
dados 1 e 0. .................................................................................................... 49
Figura 3.9: Curva corrente de dreno em funo da tenso aplicada porta. ............ 50
Figura 3.10: Corrente de dreno durante a leitura do dado 1 nas duas condies de
polarizao. ........................................................................................................ 51
Figura 3.11: Corrente de dreno durante a leitura do dado 0 nas duas condies de
polarizao. ........................................................................................................ 51
Figura 3.12: Margem de sensibilidade de corrente em funo da temperatura nas
duas condies de polarizao. ......................................................................... 52
Figura 3.13: Correntes I1 e I0 em funo do tempo para diferentes temperaturas. ... 53
Figura 3.14: Correntes I1 e I0 em funo do tempo para diferentes temperaturas com
a leitura polarizada no ponto ZTC. ..................................................................... 53
Figura 4.1: Operao dinmica da clula de memria 1T-FBRAM usando o efeito
BJT. .................................................................................................................... 56
Figura 4.2: Margem de sensibilidade de corrente de dreno em funo da
temperatura. ....................................................................................................... 58
Figura 4.3: Tempo de disparo do efeito BJT em funo da temperatura. ................. 59
Figura 4.4: Tempo de disparo do efeito BJT em funo da tenso aplicada ao dreno
para diferentes temperaturas. ............................................................................ 60
Figura 4.5: Tenso de disparo do efeito BJT em funo da espessura do xido
enterrado para diferentes temperaturas. ............................................................ 60
Figura 4.6: Tenso de disparo do efeito BJT em funo da espessura do filme de
silcio para diferentes temperaturas. .................................................................. 61
Figura 4.7: Tenso de disparo do efeito BJT em funo da tenso aplicada ao
terminal de substrato. ......................................................................................... 62
Figura 4.8: Tempo de reteno em funo da temperatura. ..................................... 63
Figura 5.1: Esquema de polarizao da clula de memria 1T-FBRAM. .................. 65
Figura 5.2: Ionizao por impacto ocorrendo durante a escrita do dado 1 na 1TFBRAM............................................................................................................... 66
Figura 5.3: Alta concentrao de lacunas abaixo da primeira interface do dispositivo
1T-FBRAM. ........................................................................................................ 66
Figura 5.4: Corrente de eltrons durante a leitura do dado 1 na clula de memria
1T-FBRAM. ........................................................................................................ 67
Figura 5.5: As lacunas sendo expelidas atravs da juno fonte/corpo durante a
escrita do dado 0 por acoplamento capacitivo na 1T-FBRAM. ......................... 67
Figura 5.6: Baixa concentrao de lacunas abaixo da primeira interface do
dispositivo 1T-FBRAM........................................................................................ 68
Figura 5.7: Baixo nvel de corrente de eltrons durante a leitura do dado 0 na 1TFBRAM............................................................................................................... 68
Figura 5.8: Curva simulada da janela de programa em funo da polarizao de
porta para leitura (VG,READ). ................................................................................ 69
Figura 5.9: Curva simulada de ISENSE em funo VG,HOLD. ....................................... 69
Figura 5.10: Taxa de gerao induzida pelo tunelamento de banda para banda (BBT)
1 nm abaixo da primeira interface do dispositivo UTBOX. .............................. 70
Figura 5.11: Os nveis de corrente I1 e I0 extrados experimentalmente em funo da
polarizao do substrato. ................................................................................... 71
Figura 5.12: Curva simulada de I1 e I0 em funo de VG,HOLD. O tempo de reteno
pode ser limitado ou pela recombinao (a ) ou pela gerao (b) de portadores.
........................................................................................................................... 71
Figura 5.13: Resultados experimentais de I1 e I0 em funo de VG,HOLD. O tempo de

reteno pode ser limitado ou pela recombinao (a) ou pela gerao (b) de
portadores. ......................................................................................................... 72
Figura 5.14: Curva simulada do tempo de reteno em funo de VG,HOLD. ............. 73
Figura 5.15: Curva obtida experimentalmente do tempo de reteno em funo de
VG,HOLD................................................................................................................ 73
Figura 5.16: Seo transversal da estrutura durante a condio de armazenamento
do estado 1, (a) taxa de recombinao para VG,HOLD = -1,5 V, resultando numa
corrente de leitura muito baixa, (b) baixa taxa de recombinao para VG,HOLD = 2,3 V, neste caso, a polarizao favorvel para a gerao e (c) uma
comparao da taxa de recombinao para ambos VG,HOLD 1 nm abaixo da
primeira interface da estrutura UTBOX. ............................................................. 74
Figura 5.17: Seo transversal da estrutura durante a condio de armazenamento
do estado 0, (a) baixa taxa de gerao para VG,HOLD = -1,5 V, (b) alta taxa de
gerao para VG,HOLD = -2,3 V, e (c) uma comparao da taxa de gerao para
ambos VG,HOLD 1 nm abaixo da primeira interface da estrutura UTBOX. ........ 75
Figura 5.18: Tempo de reteno em funo de VB.................................................... 75
Figura 5.19: Tempo de reteno em funo de VB.................................................... 76
Figura 6.1: Margem de sensibilidade de corrente obtida experimentalmente para
diferentes VD,READ. .............................................................................................. 77
Figura 6.2: Curva experimental de VG,READ e ISENSE em funo de VD,READ. ............ 78
Figura 6.3: Curva experimental da janela de programa para diferentes VD,READ. ...... 78
Figura 6.4: Curva simulada da janela de programa para diferentes VD,READ. ............ 79
Figura 6.5: Resultados simulados para ISENSE em funo de VD,READ. ..................... 79
Figura 6.6: Resultados experimentais do tempo de reteno para diferentes VD,READ.
........................................................................................................................... 80
Figura 6.7: Resultados experimentais do tempo de reteno para alto e baixo
VD,READ. ............................................................................................................... 81
Figura 6.8: Resultados simulados do tempo de reteno para alto e baixo VD,READ. . 81
Figura 6.9: Resultados simulados de mltiplas leituras (30x) para alto VD,READ. ....... 82
Figura 6.10: Resultados simulados de mltiplas leituras (30x) para baixo VD,READ. .. 82
Figura 7.1: Programao de uma clula de memria 1T-DRAM com aplicao de um
pulso em VB........................................................................................................ 85
Figura 7.2: Comparativo do tempo de reteno com VB mantido sempre constante

versus aplicao de um pulso em VB somente durante a escrita do dado 1. ... 85
Figura A.1: Extrao da tenso de limiar pelo mtodo da segunda derivada. .......... 90
Figura A.2: Extrao da tenso de limiar pelo mtodo da raiz de ID. ........................ 90
Figura A.3: Extrao da transcondutncia mxima para a regio linear. .................. 91
Figura A.4: Extrao da transcondutncia para a regio de saturao. .................... 93
Figura A.5: Curva gm x VG obtida experimentalmente em um dispositivo SOI
nMOSFET de porta tripla operando na regio linear para uma faixa de
temperatura entre 298 e 473 K. ......................................................................... 94
Figura B.1: Curva IDxVG obtida experimentalmente em um dispositivo SOI nMOSFET
de porta tripla detalhando o ponto ZTC. ............................................................. 96
de porta tripla operando na regio linear para uma faixa de temperatura entre
298 e 523 K. ....................................................................................................... 99
de porta tripla operando na regio de saturao para uma faixa de temperatura
entre 298 e 523 K. ............................................................................................ 101
Figura B.4: Esquemtico da estrutura do dispositivo SOI nMOSFET de porta tripla
......................................................................................................................... 102
Figura B.5: Curva da Tenso de Limiar em funo da temperatura para dispositivos
SOI nMOSFET de porta tripla .......................................................................... 103
Figura B.6: Curva da transcondutncia mxima em funo da temperatura para
dispositivos SOI nMOSFET de porta tripla para faixa de temperatura 298-473 K
......................................................................................................................... 104
Figura B.7: Curva da sensibilidade da transcondutncia em funo da temperatura,
gm / T em (pS / K) obtida experimentalmente para dispositivos SOI
nMOSFET de porta tripla. ................................................................................ 104
Figura B.8: O Fator (c) em funo da temperatura obtida para dispositivos SOI
nMOSFETs de porta tripla................................................................................ 105
Figura B.9: Curva IDxVG experimental do dispositivo SOI nMOSFET de porta tripla
referncia para diferentes temperaturas operando na regio linear. ................ 106
biaxial para diferentes temperaturas operando na regio linear. ..................... 106
referncia para diferentes temperaturas operando na regio de saturao. .... 107
biaxial para diferentes temperaturas operando na regio de saturao. ......... 107
Figura B.13: Curva do ponto VZTC versus a temperatura comparando resultados
experimentais e os dados obtidos atravs do modelo para o dispositivo SOI
nMOSFET de porta tripla de referncia operando na regio linear. ................. 108
nMOSFET de porta tripla de biaxial operando na regio linear........................ 108
nMOSFET de porta tripla referncia operando na regio de saturao. .......... 109
nMOSFET de porta tripla biaxial operando na regio de saturao. ................ 109
LISTA DE SMBOLOS
A
reas das junes [m]
Cox
Capacitncia no xido de porta por unidade de rea do transistor
[F/cm]
Cox1
Capacitncia do xido de porta no SOI MOSFET [F/cm2]
Cox2
Capacitncia do xido enterrado no SOI MOSFET [F/cm2]
CSi
Capacitncia da camada de silcio [F/cm2]
EC
Nvel de energia de conduo [eV]
EF
Nvel de Fermi [eV]
EG
Largura da faixa proibida [eV]
EI
Nvel intrnseco de energia [eV]
EV
Nvel de energia de valncia [eV]
Constante de Plank normalizada
Hfin
Altura do fin no transistor de mltiplas portas [nm]
gm
Transcondutncia [S]
ID
Corrente eltrica de dreno do transistor [A]
Constante de Boltzmann [eV/K]
Comprimento de canal do transistor [nm]
Fator de multiplicao do Transistor Bipolar
m*
Massa efetiva do eltrons [g]
Fator de corpo ou coeficiente de corpo
Na
Concentrao de impurezas aceitadoras do semicondutor [cm-3]
ND
Concentrao de impurezas doadoras do semicondutor [cm-3]
ni
Concentrao intrnseca de portadores [cm-3]
Carga elementar do eltron [C]
Qinv
Carga de inverso [C/cm2]
Qox
Densidade de cargas fixas no xido por unidade de rea [C/cm2]
Inclinao da regio de sublimiar [mV/dcada]
Temperatura de operao dos transistores [K]
tox
Espessura do xido de porta [nm]
tbox
Espessura do xido enterrado [nm]
tSi
Espessura da camada de silcio [nm]
VDS
Tenso aplicada entre o dreno e a fonte do transistor [V]
VFB
Tenso de faixa plana [V]
VGS
Tenso aplicada na porta do transistor [V]
VTH
Tenso de limiar do transistor [V]
xdmx
Profundidade de depleo mxima [nm]
Largura do canal do transistor [nm]
W fin
Largura do fin do transistor de mltiplas portas [nm]
Parmetro de efeito de corpo.
Ganho de corrente emissor comum do transistor bipolar.
Constante de efeito de corpo [V1/2]
Si
Permissividade do silcio [F/cm]
ox
Permissividade do xido de porta [F/cm]
Potencial do nvel de Fermi [V]
MS
Diferena da funo trabalho entre o metal e o semicondutor [V]
mi
Diferena da funo trabalho entre o metal e o semicondutor intrnseco
[V]
S1
Potencial de superfcie da primeira interface [V]
S2
Potencial de superfcie da segunda interface [V]
Mobilidade de eltrons [cm2.V-1.s-1]
Mobilidade de lacunas [cm2.V-1.s-1]
Condutividade do silcio [-1.cm-1]
LISTA DE ABREVIATURAS
1T1C-DRAM
One Transistor One Capacitor DRAM (DRAM convencional)
1T-FBRAM
Single Transistor Floating Body RAM (RAM de um transistor de
efeito de corpo flutuante)

BBT
Band to Band Tunneling (tunelamento banda a banda)
BJT
Bipolar Junction Transistor (Transistor Bipolar de Juno)
CC
Capacitive Coupling (Acoplamento Capacitivo)
CESL
Contact Etch Stop Layer
DIBL
Drain Induced Barrier Lowering (Reduo da Barreira Induzida
pelo Dreno)
GIDL
Gate Induced Drain Leakage (Corrente de Fuga de Dreno
Induzida pela Porta)

GIFBE
Gate Induced Floating Body Effect (efeito de corpo flutuante
induzido pela porta)

HDD
Highly Doped Drain (regio de fonte e dreno altamente dopada)
II
Impact ionization (ionizao por impact)
FBJ
Forward Biased Junction (juno diretamente polarizada)
FD
Fully Depleted (Totalmente Depletado)
FET
Field Effect Transistor (Transistor de Efeito de Campo)
LDD
Lightly Doped Drain (regio de fonte e dreno menos dopada)
MOS
Metal-Oxide-Semiconductor (Metal-xido-Semicondutor)
MOSFET
Metal-xide-Semiconductor Field-Effect Transistor (Transistor
Metal-xido-Semicondutor por Efeito de Campo)

MuGFET
Multiple Gate Field- Effect Transistor (Transistor de Efeito de
Campo de Mltiplas Portas)

PD
Partially Depleted (Parcialmente Depletado)
SCE
Short Channel Effect (Efeito de Canal Curto)
Si
Silcio
SiO2
xido de Silcio
sSOI
strained silicon
SOI
Silicon-on-Insulator (Silcio sobre Isolante)
ULSI
Ultra Large Scale Integration
UTBOX
Ultra Thin Buried Oxide (xido enterrado ultrafino)
VLSI
Very Large Scale Integration
ZTC
Zero Temperature Coefficient (Coeficiente Zero de Temperatura)
11
1 INTRODUO
A tecnologia de fabricao de circuitos integrados em lminas de Silcio Sobre
Isolante (Silicon-On-Insulator SOI) surgiu como uma alternativa para a tecnologia
CMOS convencional, na fabricao de circuitos integrados em altssima escala de
integrao (Ultra Large Scale Integration ULSI) [1]. Nesta tecnologia, os dispositivos
so fabricados em uma camada de silcio, separada do restante do substrato por um
material isolante. A isolao dieltrica entre os dispositivos proporcionada pela presena
da camada isolante permite minimizar os efeitos parasitrios decorrentes do escalamento
das dimenses da tecnologia MOS convencional.
Alm disso, a tecnologia SOI MOSFET tem apresentado uma srie de vantagens
tais como, menor corrente de fuga nas junes [2], maior mobilidade [3], melhor
inclinao de sublimiar [3], aumento de corrente de saturao e tambm menor variao
da tenso de limiar com o aumento da temperatura [2]. Devido a essas vantagens, a sua
grande resistncia radiao ionizante [4, 5] e melhor estabilidade com a variao da
temperatura [6, 7], a tecnologia SOI tem sido utilizada em reas automotivas e
aeroespaciais com grande sucesso.
Com o avano da tecnologia, logo se chegou limitao de escalamento de
fabricao de dispositivos SOI planares de porta nica fazendo com que a comunidade
cientfica voltasse a ateno para as estruturas de canal vertical de mltiplas portas
conhecidos como MuGFETs [8, 9, 10]. Estes dispositivos de mltiplas portas apresentam
vrias vantagens em relao aos transistores fabricados em geometrias planares, tais
como: maior densidade de integrao, maior escalamento, melhor controle da corrente e
menor variao da tenso de limiar em funo da temperatura [11].
Dispositivos de mltiplas portas podem trabalhar com comprimento de canal
abaixo dos 22 nm ainda com bom controle sobre os efeitos de canal curto (SCE) [9].
Em paralelo tecnologia de dispositivos com canal vertical, outra opo que vem
sendo pesquisada a estrutura SOI totalmente depletado com xido enterrado ultrafino
conhecido como UTBOX (Ultra Thin Buried Oxide). Devido espessura de seu xido
enterrado ser bastante fino, o substrato deste dispositivo pode ser utilizado como uma
segunda porta permitindo maior controle do canal. Esta possibilidade de maior influncia
do substrato sobre o canal permite a induo e modulao do efeito de corpo flutuante,
muito importante para aplicao em memrias da tecnologia 1T-FBRAM e tambm
permite melhor controle sobre os efeitos de canal curto [12, 13, 14, 15, 16].
12
A tecnologia 1T-FBRAM vem sendo estudada como uma forte candidata para
substituir a clula de memria convencional 1T1C-DRAM, pois ela dispensa o uso do
capacitor para o armazenamento do dado, em seu lugar, a informao guardada no
corpo do prprio transistor, alm de o seu processo ser bastante simplificado por ser
apenas um transistor e permitir maior densidade de memria. Porm, para esta
tecnologia ser vivel preciso apresentar maior margem de sensibilidade de corrente,
maior tempo de reteno e maior confiabilidade em relao tecnologia 1T1C-DRAM
[17].
Sua programao feita por meio de efeitos da prpria tecnologia SOI que em
caso de outras situaes, seriam efeitos parasitrios [18].
Existem quatro meios de se programar o dado 1 numa clula de memria da
tecnologia 1T-FBRAM. So eles: Efeito de corpo flutuante induzido pela corrente de porta
(GIFBE Gate Induced Floating Body Efect); Ionizao por Impacto (II Impact
Ionization); Corrente de fuga do dreno induzida pela porta (GIDL Gate Induced Drain
Leakage); efeito do transistor bipolar parasitrio (BJT Bipolar Junction Transistor) [18].
A programao do dado 1 significa injetar lacunas (no caso de dispositivos
nMOS) para o interior do corpo do transistor, fazendo com que seu potencial fique
elevado resultando em uma corrente elevada de dreno (nvel 1).
J para escrever o dado 0, ou seja, para remover o excesso de lacunas no corpo,
h duas maneiras de se fazer isto: atravs da polarizao direta da juno PN (FBJ
Forward Bias Junction); e pelo acoplamento capacitivo (CC Capacitive Coupling) [18].
O principal desafio em realizar as operaes de escrita, leitura e armazenamento
est em obter o mximo possvel de velocidade de escrita, margem de sensibilidade de
corrente de leitura e tempo de reteno do dado, sem interferir ou destruir os dados das
demais clulas vizinhas dentro da matriz de memrias. A figura 1.1 mostra uma matriz de
memria 2 x 2 simplificada. As linhas horizontais do circuito (Word Lines) polarizam as
portas e as linhas verticais do circuito (Bit Lines) polarizam os drenos das clulas de
memria.
13
Figura 1.1: Matriz de Memrias 2 x 2 simplificada.
Uma operao de escrita ou leitura da clula A no pode destruir o dado contido

nas clulas B e C, por exemplo.
1.1
Objetivo
O objetivo deste trabalho realizar um estudo sobre a influncia das polarizaes
em clulas de memrias da nova tecnologia 1T-FBRAM utilizando dispositivos UTBOX.

Aqui sero apresentados os mtodos de programaes por GIDL e BJT.
As polarizaes de escrita, leitura e armazenamento de dado de uma clula de
memria bastante crtico, levando em considerao que ela faz parte de um grande
circuito em forma de matriz, sua polarizao deve ser eficiente e precisa para poder
realizar as operaes de escrita e leitura sem perturbar as demais clulas vizinhas.
Neste trabalho foram utilizados dispositivos planares de xido enterrado com
espessuras ultrafinas conhecida como UTBOX (Ultra Thin Buried Oxide). Essa estrutura
possui vantagens como maior influncia do substrato no canal resultando em um melhor
controle na induo do efeito de corpo flutuante [13], necessrios para a aplicao nas
memrias 1T-FBRAM [19].
Neste trabalho ser estudado o impacto da polarizao de dreno na velocidade de
escrita, e atravs de uma anlise sobre os mecanismos envolvidos em uma clula 1TFBRAM, obter a maior margem de sensibilidade de corrente e tambm a melhor reteno
14
possvel em funo das polarizaes da porta e do substrato no dispositivo UTBOX
atravs de simulaes e experimentos.
1.2
Estrutura do Trabalho
Este trabalho est dividido em sete captulos, cujos contedos esto descritos a
seguir:
Captulo 2 Conceitos Bsicos sobre a Tecnologia SOI: Nesse captulo
apresentada uma reviso bibliogrfica sobre a tecnologia SOI e seus principais parmetros.
feita tambm uma anlise de seus principais parmetros eltricos com a influncia da
variao da temperatura. E por fim sero abordadas as estruturas dos dispositivos de
mltiplas portas.
Captulo 3 Utilizao do Ponto Invariante com a Temperatura na Operao
de Leitura de uma Clula de Memria: Neste capitulo investigado a influncia da

temperatura em dispositivos com xido enterrado ultrafino conhecidos como UTBOX
(Ultra Thin Buried Oxide) operando como clula de memria 1T-DRAM.
Captulo 4 Clula de Memria Operando em Altas Temperaturas: Neste
capitulo investigado a tenso de dreno necessria para programar o estado 1 atravs

do efeito BJT (Bipolar Junction Effect). verificada tambm a velocidade de escrita em
funo da tenso de dreno, o tempo de reteno do dado e ainda a variao da
temperatura para diferentes filmes de silcio e de xido enterrado.
Captulo 5 Influncia da Polarizao de Primeira e Segunda Porta sobre a
Margem de sensibilidade de corrente e o Tempo de Reteno: Nesta seo feito

um estudo no comportamento da margem de sensibilidade de corrente e no tempo de
reteno em funo das polarizaes da porta e do substrato no dispositivo UTBOX
operando como uma clula de memria atravs de simulaes e experimentos.
15
Captulo 6 Estudo da Polarizao de Dreno durante a Operao de Leitura:
Neste captulo apresentado um estudo sobre a dependncia da margem de

sensibilidade de corrente e do tempo de reteno com a polarizao do dreno na
operao de leitura (VD,READ) numa clula de memria 1T-DRAM.
Captulo 7 Concluses e Propostas para prximos Trabalhos: Finalmente
neste captulo sero apresentadas as concluses, e ento algumas sugestes para a

continuidade do trabalho.
16
2 CONCEITOS BSICOS SOBRE A TECNOLOGIA SOI

A principal caracterstica de um dispositivo SOI MOSFET que as regies de
dreno, fonte e canal so isoladas do substrato por uma camada de xido de silcio.
Devido ao isolamento que o xido de silcio oferece regio ativa do dispositivo, a
regio de dreno apresenta uma menor rea de contato com o silcio como mostra a figura
2.1, diminuindo desta maneira, a corrente de fuga na juno do dreno com o corpo do
dispositivo e a capacitncia de juno.
A tecnologia SOI MOSFET, por possuir esta camada isolante, permite a fabricao
de circuitos integrados menores, mais densos, mais velozes e com menores valores de
capacitncia e de corrente de fuga, melhor inclinao sublimiar, maior resistncia
radiao, menor efeito de canal curto [3, 20, 21].
L
Porta
Fonte
N+
Porta
Dreno
Fonte
N+
N+
Dreno
P
xido enterrado
N+
tox1
tSi
tox2
substrato
Substrato
(a)
Substrato
(b)
Figura 2.1: (a) Corte da seo transversal do nMOSFET de porta retangular (b) Corte da seo transversal
do SOI nMOSFET de porta retangular.
17
onde:
tox1: a espessura do xido de porta;
tSi: a espessura do filme de silcio;
tox2: a espessura do xido enterrado;
L: o comprimento de canal.
O modo de funcionamento de um transistor SOI MOSFET depende da espessura

da camada de silcio, da concentrao de dopantes e da temperatura de operao, os
quais influenciam diretamente na extenso da camada de depleo presente no
dispositivo quando polarizado.
Uma das principais desvantagens dos transistores SOI MOSFET a presena do
auto-aquecimento, pois a condutividade trmica do xido de silcio bastante menor
quando comparada com a do silcio [22]. Observa-se na figura 2.1 que a regio ativa do
dispositivo fica isolada do substrato, dificultando o fluxo de calor. Logo, h um aumento
da temperatura de operao e, consequentemente, h uma maior degradao das
caractersticas eltricas.
2.1
Tipos de Estruturas SOI MOSFETs

O comportamento fsico dos dispositivos SOI MOSFETs depende da espessura da
camada de silcio, da concentrao de dopantes (regio ativa) na qual so construdos e

tambm da temperatura de operao.
H basicamente dois tipos de dispositivos:
SOI MOSFETs de camada fina, onde a camada de silcio pode estar

completamente depletada (dispositivo totalmente depletado ou FD Device
Fully Depleted);
Transistores de camada espessa, onde a camada de silcio na regio do

canal nunca fica totalmente depletada (dispositivo parcialmente depletado
ou PD Device Partially Depleted).
Nas figuras 2.2, 2.3 e 2.4 pode-se ver o diagrama de faixa de energia dos
dispositivos MOSFETs, SOI MOSFET de camada espessa e SOI MOSFET de camada
fina, respectivamente.
18
Figura 2.2: Diagrama de faixas de energia do dispositivo MOSFET.
onde:
VG1: a tenso de porta do transistor;
Xdmx1: a espessura da regio de depleo proveniente da primeira

interface;
EC: o nvel de energia de conduo;
EI: o nvel intrnseco de energia;
EF: o nvel de Fermi;
EV: o nvel de energia de valncia;
19
Figura 2.3: Diagrama de faixas de energia do SOI MOSFET de camada espessa.
onde:
VG2: a tenso de substrato do transistor;
xdmx2: a espessura da regio de depleo proveniente da segunda

interface;
20
Figura 2.4: Diagrama de faixas de energia do SOI MOSFET de camada fina.
Em um dispositivo MOSFET convencional, para o silcio tipo P, a regio de

depleo aumenta a partir da interface silcio / xido de silcio at a profundidade mxima
de depleo [23], xdmx, a qual descrita pela equao 2.1 [23]:
xdmx =
4. Si .F
q.N a
onde:
Si: a permissividade do silcio;
q: a carga elementar do eltron;
F: o potencial de Fermi;
xdmx: a profundidade de depleo mxima;
Na: a concentrao de impurezas aceitadoras do semicondutor;
(2.1)
21
E com o potencial de Fermi F dado pela equao 2.2 [23]:
F =
k .T N a
. ln
q
n
i
(2.2)
onde:
T: a temperatura absoluta;
k: a constante de Boltzmann;
ni: a concentrao intrnseca de portadores.
possvel observar a forte dependncia do potencial de Fermi com a temperatura.

Alm disso, a dependncia da concentrao intrnseca com a temperatura dada pela
equao 2.3 [24]:
16
ni = 3,9.10 .T 2 .e
EG
2.k .T
(2.3)
Para que um dispositivo SOI MOSFET seja denominado parcialmente depletado

(PD SOI Partially Depleted), a espessura da camada de silcio (tSi) deve ser maior que
o dobro da profundidade mxima de depleo (xdmx). Neste caso, nunca haver
interao entre as camadas de depleo decorrentes da primeira interface com a
segunda interface, garantindo sempre uma regio neutra entre as mesmas. Nestas
condies, caso o corpo esteja ligado ao potencial de terra, o dispositivo apresentar um
comportamento similar a um dispositivo MOSFET convencional [25].
No dispositivo SOI MOSFET de camada fina, a espessura da camada de silcio
(tSi) menor que a profundidade de depleo mxima (xdmx) [26]. Neste caso, a camada
de silcio permanece totalmente depletada quando se atinge a tenso de limiar na porta
(VG1), independente da condio de polarizao do substrato (VG2).
22
2.2
Parmetros Eltricos dos Transistores SOI MOSFETs

Esta seo apresenta os principais parmetros eltricos dos transistores SOI,
enfatizando o comportamento de dispositivos totalmente depletados. Sero apresentadas

tambm alteraes decorrentes com a variao da temperatura sobre estes parmetros.
2.2.1 Tenso de Limiar

A tenso de limiar (VTH) de um transistor MOSFET pode ser definida como aquela
que, aplicada sua porta, eleva o potencial na superfcie da camada de silcio para 2F.
Para transistores nMOSFETs convencionais, a tenso de limiar pode ser expressa por
[25]:
VTH = VFB + 2F +
q.N a .xdmx
Cox
Onde a tenso de faixa plana, VFB dada por VFB = MS
(2.4)
Qox
, sendo MS a
Cox
diferena da funo trabalho entre o metal de porta e o silcio, Qox a densidade de carga
fixa no xido de porta por unidade de rea e Cox =
ox
t ox1
a capacitncia do xido de porta.
Em transistores SOI parcialmente depletados no h interao entre as regies de

depleo da primeira e segunda interface, e a tenso de limiar na primeira interface
(VTH1) a mesma de um transistor MOS convencional, calculada pela equao 2.4.
No caso de transistores SOI totalmente depletados, onde h interao entre as
regies de depleo e, consequentemente, entre os potenciais da primeira (S1) e
segunda (S2) interfaces, a tenso de limiar pode ser obtida pelo modelo de Lim e
Fossum [27].
Se a segunda interface estiver acumulada, tem-se que: S1 = 2F, S2 = 0 e
Qinv1 = 0 e a tenso de limiar determinada pela equao 2.5.
VTH 1,acc 2 = MS 1
QD
+ 1 + C Si .2. F
C ox1 C ox1
2.C ox1
Qox1
(2.5)
23
Quando a segunda interface estiver invertida, tem-se que: S1 = 2F, S2 = 2F e
Qinv1 = 0 e a tenso de limiar determinada pela equao 2.6.
VTH 1,inv 2 = MS1
Qox1
+ 2.F
ox1
Q
C
(2.6)
ox1
J quando a segunda interface estiver em depleo, tem-se que: 0 < S2 < 2F, e
QS2 = 0 e a tenso de limiar determinada pela equao 2.7.
VTH 1,depl 2 = VTH 1,acc 2
C Si .Cox 2
(VG 2 VG 2,acc )
C ox1.(CSi + Cox 2 )
(2.7)
O valor VG2,acc2 determinado pela equao 2.8.
VG 2,acc 2 = MS 2
Q
C
ox 2
ox 2
q.N a .t Si C Si
.2.F
2.C ox 2 C ox 2
(2.8)
Para transistores de porta dupla, onde os canais desses dispositivos no so

intencionalmente dopados, a tenso de limiar pode ser expressa por [27]:
VTH
k .T 2.Cox .k .T
h 2 . 2
+
= mi +
ln
q q 2 .ni .t Si 2.q.m* .t Si2
(2.9)
Onde:
: a constante de Planck normalizada;
m*: massa efetiva dos eltrons.
O primeiro termo da equao 2.9 representa a diferena da funo trabalho entre
o metal de porta e o filme de silcio intrnseco. O segundo termo da equao representa o
potencial do canal. E o terceiro termo da equao representa o confinamento induzido
pelo poo quntico, o qual se torna significativo para espessuras de filme de silcio
abaixo de 7 nm [27].
24
Como se pode observar na equao 2.9, a tenso de limiar em dispositivos de
mltiplas portas independente do nvel de dopagem do canal. Isto se torna vlido se a
quantidade das cargas de depleo for insignificante frente s cargas eletrostticas no
canal [27], conforme pode se verificar a relao:
q.N a .t Si << 2.Cox .
k .T
q
(2.10)
Portanto, dispositivos totalmente depletados com baixa dopagem no canal, so

teoricamente imunes ao efeito de flutuaes de dopagem, o qual era uma das principais
limitaes do escalamento de dispositivos MOS convencionais [28, 29].
2.2.1.1 Variao da Tenso de Limiar em funo da Temperatura

Devido dependncia da tenso de limiar com o potencial de Fermi e com a
concentrao
intrnseca
dos
portadores
(observe
as
equaes
2.2
2.3,
respectivamente), pode-se notar que, com o aumento da temperatura, e consequente

reduo do potencial de Fermi, a tenso de limiar de dispositivos SOI diminui.
A dependncia da tenso de limiar com a temperatura pode ser obtida derivandose a equao 2.4, onde a variao da banda de energia (EG) desprezvel para a faixa
de temperatura considerada neste trabalho (298 523K), pois sua variao de apenas
0,3% [24, 30].
A variao da tenso de limiar com a temperatura pode ser expressa por [3]:
Dispositivos MOS e SOI parcialmente depletados:
VTH F
q
Si .N a
=
.1 +
.
T
T Cox k .T . ln N a
n
i
(2.11)
F k
3
= .ln (N a ) 38,2 (1 + ln (T ))
T
q
2
(2.12)
onde,
25
Para o caso dos dispositivos totalmente depletados, as cargas de depleo, Qdepl,

igual a q.Na.tSi/n, onde o valor do fator de corpo (n) varia entre 1 e 2, dependendo da
carga do xido e da condio de polarizao da segunda interface. Considerando que n
independente da temperatura, a dependncia da tenso de limiar com a temperatura
para dispositivos com camada fina de silcio dada por [3]:
VTH F
=
T
T
(2.13)
No caso de dispositivos de mltiplas portas, a dependncia da tenso de limiar

com a temperatura dada por [31]:
2.COX .k ln (T )
VTH k 1

= + ln 2
16
q 2
q
x
t
T
.
3
,
9
10
.
2
Si
(2.14)
A variao da tenso de limiar em funo da temperatura para um dispositivo de

mltiplas portas tipicamente de -0,6 mV/K, uma variao menor quando comparado
com os dispositivos planares de porta nica (por volta de -1,0 mV/K) [11].
A figura 2.5 mostra o comportamento da tenso de limiar em funo de
temperatura para um dispositivo de porta tripla.
0.50
SOI nMOSFET Porta Tripla
L = 900 nm
0.45
0.40
VTH [V]
0.35
0.30
0.25
0.20
0.15
0.10
300
350
400
450
500
Temperatura [K]
Figura 2.5: Curva do comportamento da tenso de limiar em funo da temperatura para um dispositivo de
porta tripla.
26
2.2.2 Mobilidade
A mobilidade dos portadores um fator bastante importante para a determinao
da capacidade de fornecimento de corrente de um SOI MOSFET.
A mobilidade dos eltrons na camada de inverso de um MOSFET de canal n
depende do campo eltrico vertical abaixo do xido de porta, e pode ser aproximada por:
E
n ( y ) = mx . c
Eeff ( y )
(2.15)
Onde a mobilidade mxima mx, o campo eltrico crtico Ec e o expoente c so

parmetros de ajustes que dependem do processo de oxidao da porta e das
propriedades do dispositivo [32, 33]. O campo eltrico ao longo do canal dado por:
Eeff ( y ) = ES1 ( y )
Qinv1 ( y )
2. Si
(2.16)
O campo eltrico vertical abaixo do xido de porta dado por:
( y ) S 2 ( y ) q.N a .tSi
ES1 ( y ) = S1
+
t
2
.
Si
Si
(2.17)
A expresso do campo eltrico superficial Es1, pode ser simplificada para

dispositivos totalmente depletados operando com baixa tenso de dreno VDS 0V, de
maneira que os potenciais de superfcie sejam independentes de (y). Assim, se a
segunda interface estiver depletada, mas prximo da inverso, teremos s1-s2 0 e o
campo eltrico superficial na interface xido de porta e regio ativa de silcio (primeira
interface) Es1, ser aproximadamente igual a:
ES1 =
q.N a .t Si
2. Si
(2.18)
27
O qual ser menor em relao ao campo eltrico do correspondente dispositivo de
substrato convencional, desde que a espessura da camada de silcio seja menor que a
largura mxima da regio de depleo (tsi < xdmx).
ES 1 =
q.N a .xd max

2. Si
(2.19)
Se a camada da 2 interface estiver totalmente depletada, no caso do SOI

MOSFET, e ainda no prximo da inverso, uma boa aproximao para o clculo do
campo eltrico ser:
ES 1 =
q.N a .x1
2. Si
(2.20)
Onde x1 o ponto de mnimo potencial na camada de silcio. O campo eltrico

continuar menor em relao ao campo de um dispositivo de substrato convencional,
desde que x1 < tsi < xdmx.
Para a mesma concentrao de dopagem ou concentrao de impurezas
aceitadoras do semicondutor tipo p (Na), o campo eltrico na superfcie superior E (x = 0)
menor para o dispositivo SOI MOSFET, do que para o dispositivo de substrato
convencional [34].
O aumento na mobilidade superficial de dispositivos SOI totalmente depletados,
tem sido descritos por vrios autores [35, 36]. Normalmente os dispositivos SOI
MOSFETs seguem a mesma lei experimental de reduo de mobilidade dos dispositivos
MOSFETs de substrato convencional.
2.2.2.1 Variao da Mobilidade em funo da Temperatura

A degradao da mobilidade em funo da temperatura devida ao espalhamento
dos fnons em temperaturas elevadas [37, 38, 39]. A dependncia da mobilidade dos
portadores em funo da temperatura pode ser expressa por [23, 40]:
28
n2
T
= n1. 1
T2
(2.21)
Cujo T1 a temperatura ambiente (298 K) e T2 sempre maior que T1, neste

trabalho, T2 pode variar de 299 K at 523 K. A varivel n1 corresponde mobilidade dos
eltrons em temperatura ambiente, e n2 corresponde mobilidade dos eltrons para a
temperatura T2. O fator c denominado de fator de degradao e pode variar entre 1,5 e
2,4 em dispositivos planares [40]. No caso dos dispositivos de mltiplas portas veremos
mais a diante que este fator varia entre 0,8 e 1,2.
2.2.2.2 Dispositivos com canal tensionado

A constante miniaturizao dos dispositivos MOS vem causando problemas de
degradao da mobilidade, ocasionados tanto pelo elevado campo eltrico, quanto pelo
aumento na concentrao de dopantes na regio de canal do dispositivo. Atualmente,
uma alternativa tecnolgica que tem sido considerada o uso de tenso mecnica
(strain) sobre o canal do transistor MOS, como meio de aumentar a mobilidade dos
dispositivos e, conseqentemente, sua corrente de dreno [41, 42].
Estudos recentes reportam aumento de at 60% na mobilidade com a utilizao
de stress tensor nos transistores SOI nMOS, elevando sua transcondutncia e corrente
de dreno, sem aumento da corrente de fuga [43, 44].
Existem dois tipos de engenharia de strain [45]: fora tensora global biaxial (biaxial
global strain), cuja fora tensora introduzida pelo crescimento epitaxial de uma camada
de silcio sobre o germnio conhecido como sSOI (strain silicon on insulator) e fora
tensora local uniaxial, baseado no uso de trao (para nMOS) ou compresso (para
pMOS) camadas dieltricas que so depositados ao redor da porta aps o
processamento front-end-of-line para provocar uma tenso mecnica ao longo do canal e
denominada contact etch stop layer (CESL).
2.2.2.3 Dispositivos com canal rotacionado

Assim como na tecnologia strain, o dispositivo com canal rotacionado tem como
objetivo causar um aumento na mobilidade e com isso aumentar tambm a corrente de
dreno.
29
Dependendo da direo do fluxo de corrente, a mobilidade do eltron e da lacuna
pode ser degradada. No caso dos eltrons, a degradao da mobilidade ocorre no plano
(110) da rede cristalina enquanto que para as lacunas a degradao ocorre no plano
(100).
No caso de dispositivos de mltiplas portas, a maior parte do fluxo da corrente de
dreno ocorre nas portas laterais o qual o plano (110) devido sua maior rea quando
comparado com a porta superior onde o plano (100). A fim de superar a degradao da
mobilidade dos eltrons devido orientao cristalina nas portas laterais do dispositivo, o
substrato pode ser girado em 45o de tal forma que todos os planos de conduo fiquem
com a orientao (100) [46].
A figura 2.6 mostra a orientao cristalina em uma lmina de silcio.
Figura 2.6: Ilustrao da orientao cristalina em uma lmina de silcio.
2.2.3 Transcondutncia
A transcondutncia de um transistor MOS (gm) mede a eficcia do controle da
tenso de porta sobre a corrente de dreno e dada por:
gm =
I DS
VG
(2.22)
Atravs das equaes de correntes do modelo de Lim & Fossum a

transcondutncia pode ser escrita na regio de triodo e saturao pelas equaes 2.23 e
2.24, respectivamente.
30
gm =
gmsat =
I D
W
= nCox VDS
VG
L
, para V
(2.23)
DS
< VDSsat
I DSsat nCox W
(VG VT )
=
VG
n L
, para VDS VDSsat
(2.24)
A largura e o comprimento de canal do transistor so representados

respectivamente, por W e L, n a mobilidade efetiva dos eltrons e n o fator de corpo
do transistor. Como resultado do menor fator de corpo, maior transcondutncia
observada em transistores SOI totalmente depletados, na regio de saturao, do que
em dispositivos MOS convencionais.
A transcondutncia est diretamente ligada mobilidade, logo com o aumento da
temperatura, a transcondutncia sofrer uma degradao provocada pela diminuio da
mobilidade.
A figura 2.7 mostra o comportamento da transcondutncia mxima (gmmx) em
funo da temperatura.
Trancondutncia Mxima [S]
14
12
10

L = 900 nm
VDS = 50 mV
300
350
400
450
500
Temperatura [K]
Figura 2.7: Curva do comportamento da transcondutncia mxima em funo da temperatura de um

dispositivo SOI nMOSFET de porta tripla.
31
2.2.4 Inclinao de Sublimiar

Define-se a inclinao de sublimiar (S) de transistores MOS como a variao de
tenso de porta necessria para aumentar em uma dcada a corrente de dreno na regio
de sublimiar. Pode ser determinada pelo inverso da inclinao da curva monologartima
da corrente de dreno (IDS) em funo da tenso de porta (VG).
S=
VG
[log( I DS )]
(2.25)
Nos transistores MOS, a corrente de sublimiar independente da tenso aplicada

ao dreno, pois uma corrente devida difuso dos portadores minoritrios.
Desprezando as armadilhas de interface e, aps algumas simplificaes, obtm-se uma
expresso geral em funo do fator de corpo (n) [47].
S=
kT
ln(10)n
q
(2.26)
Como possvel ver na equao 2.26, quanto menor o fator de corpo do

dispositivo, melhor ser a inclinao sublimiar deste. Menor valor de inclinao de
sublimiar possibilita melhor desempenho em alta velocidade, principalmente com baixa
tenso de alimentao [48]. Uma das principais desvantagens da operao em altas
temperaturas que a inclinao sublimiar sofre um grande aumento. Conforme podemos
ver na figura 2.8.
32
Inclinao Sublimiar [mV/dec]
110
100

L = 900 nm
VDS = 50 mV
90
80
70
60
300
350
400
450
500
Temperatura [K]
Figura 2.8: Curva experimental da Inclinao Sublimiar em funo da Temperatura de um dispositivo SOI
nMOSFET de porta tripla.
2.3
Efeitos Parasitrios
Os efeitos parasitrios em dispositivos MOSFETs convencionais geralmente
ocorrem devido interao entre a regio ativa do transistor com o substrato. Nos
dispositivos SOI MOSFET devido existncia de uma camada de xido enterrado
separando a regio ativa do substrato vrios efeitos parasitrios so minimizados.
A seguir sero descritos alguns dos principais efeitos parasitrios da tecnologia
SOI MOSFET.
2.3.1 Efeito da elevao abrupta da corrente (Kink)

O efeito da elevao abrupta da corrente, conhecido como efeito Kink,
caracterizado por ter uma pequena elevao na curva da corrente de dreno em funo
da tenso aplicada no dreno (ID x VD) dos dispositivos SOI MOSFET. Este efeito
geralmente ocorre nos dispositivos parcialmente depletados de canais tipo N, j nos
dispositivos de canais tipo P este efeito acontece com menos frequncia ou s vezes
at ausente dependendo da polarizao do dispositivo.
O efeito Kink ocorre somente quando a tenso de dreno bastante elevada,
fazendo com que os eltrons presentes no canal do dispositivo ganhem energia
33
suficiente na regio prxima da zona de alto campo eltrico do dreno criando o par
eltron-lacuna, formando assim o mecanismo de ionizao por impacto [49].
Devido ao menor campo eltrico do dreno, o efeito kink minimizado nos
dispositivos totalmente depletados.
Na figura 2.9 pode-se ver um exemplo tpico do efeito Kink.
0.05
Simulao
Efeito Kink
ID [A]
0.04
0.03
0.02
0.01
0.00
VD [V]
Figura 2.9: Efeito tpico da elevao da corrente de dreno.
2.3.2 Efeito BJT

Dependendo da polarizao de um dispositivo SOI MOSFET, pode surgir um
efeito de um BJT parasitrio inerente estrutura MOS, cuja fonte do transistor o
emissor (N) do BJT, o canal a base (P), e o dreno (N) o coletor. Com o aumento da
tenso de porta, como o campo eltrico junto ao dreno alto, a corrente na inverso
fraca j suficiente para iniciar o processo de ionizao por impacto, aumentando o
potencial de corpo e diminuindo a tenso de limiar. A figura 2.10 apresenta um transistor
SOI MOSFET tipo N identificando o transistor bipolar parasitrio (NPN) inerente
estrutura.
34
N+
N+
xido enterrado
substrato
Figura 2.10: Dispositivo SOI MOSFET de canal tipo N identificando o transistor bipolar parasitrio inerente
em sua estrutura.
No dispositivo MOSFET convencional, a base do transistor bipolar geralmente

aterrada pelo contato com o substrato. No entanto, nos SOI MOSFET sem o contato com
o corpo (base do BJT) o dispositivo estar flutuando e se o tempo de vida dos portadores
minoritrios (eltrons) na camada de silcio for grande o suficiente, ento o transistor
bipolar parasitrio poder amplificar a corrente de base (corrente de lacunas geradas
pela ionizao por impacto na regio prxima ao dreno) e aumentar a corrente de dreno
[50], como esquematizado na figura 2.11.
ICH (M-1)
Dreno
Corpo flutuante
ICH (M-1)
Porta
ICH
Fonte
Figura 2.11: Esquemtico do efeito transistor bipolar parasitrio em um SOI MOSFET.
A corrente de base dada por:
I corpo = (M 1).I Dsat = (M 1).I CH
(2.27)
Onde ICH a corrente do canal, M o fator de multiplicao. O aumento da

corrente de dreno dado por:
I D = F .I corpo = F .(M 1).I CH
(2.28)
35
Cujo F o ganho da corrente emissor-comum do BJT.

O aumento na corrente de dreno forma uma realimentao positiva que flui pelo
dispositivo, com isso, a corrente de dreno aumenta instantaneamente, fazendo com que
a inclinao de sublimiar chegue prximo do zero. Esse efeito conhecido como disparo
do transistor bipolar parasitrio e pode tambm ocorrer em transistor SOI totalmente
depletado [51, 52, 53, 54].
2.3.3 Efeito de Canal Curto

Conforme as dimenses dos dispositivos so reduzidas, a proximidade entre a
fonte e o dreno diminui a capacidade da porta em controlar a distribuio de potencial e o
fluxo de corrente na regio do canal, com isso, o chamado efeito de canal curto comea
a interferir no funcionamento adequado dos transistores MOSFETs. Dispositivos de
mltiplas portas (MuGFETs) esto sendo considerados como substitutos para os
dispositivos de porta nica SOI MOSFETs a fim de dar continuidade alm dos limites da
escala clssica. Dispositivos MuGFETs podem trabalhar com comprimento de canal
abaixo dos 20 nm ainda com bom controle sobre os efeitos de canal curto (SCE). Caso
esse limite no fosse superado pelas novas tecnologias SOI (dispositivos de mltiplas
portas), a lei de Moore chegaria ao fim por volta do ano 2012 [55].
Para saber o quanto o efeito de canal curto influencia o funcionamento do
dispositivo (diminuio de VTH, Abaixamento da Barreira Induzida pelo Dreno (DIBL Drain-Induced Barrier Lowering), e o aumento inclinao de sublimiar), preciso
conhecer o nvel de controle da porta sobre o canal, que modelado pelo comprimento
do campo de penetrao caracterstico ( = f(tox, tSi, HFin)) e derivado a partir da equao
quasi 2-D de Poisson. O modelo para calcular o efeito de canal curto prev a diminuio
de VTH, do DIBL, e da degradao da inclinao de sublimiar para dispositivos de
mltiplas portas com canal curto [56].
O comportamento do efeito de canal curto determinado pela alterao na
barreira mnima de potencial (c(min)) dentro do canal devido ao acoplamento potencial do
dreno. O modelo de efeito de canal curto apresentado na equao 2.29 [56].
Vg = c (min) VSL
(2.29)
36
Onde:
c (min) = VSL
V DS .e
L

L
e e .
L
sinh
2
+ 2. Z O .Z L .
L
sinh
Z O .Z L

L
2
(2.30)
Z O = Vbi VSL
(2.31)
Z L = Vbi VSL + VDS
(2.32)
Vbi = 0.56 +
k .T N A
. ln
q
ni
VSL = VG VFB
q.N A
Si
(2.33)
.2
(2.34)
(2.35)
=
1
t
Si
a
+
H
fin
Onde:
a=0
para dispositivos de porta dupla (DG-FET)
a = 0,5
para dispositivos de porta tripla (3G-FET)
a=1
para dispositivos de porta qudrupla (4G-FET)
t =
Si
Si
.t
.1 + ox Si .t Si .tox
2. ox 4. ox .tox
(2.36)
37
H =
fin
Si ox .H fin
.H fin .tox
.1 +
4. ox 2. ox .tox
(2.37)
Onde:

Vg o quanto a tenso de limiar diminuiu devido ao efeito de canal curto;

c(min) a barreira mnima de potencial;
Vbi built-in voltage (potencial interno da juno PN);
VFB flat band voltage (tenso de faixa plana);
tSi comprimento do campo de penetrao em funo de tSi;
Hfin comprimento do campo de penetrao em funo de Hfin;
a mdia de tSi e Hfin;
L o comprimento efetivo do canal.
A figura 2.12 mostra um simples comparativo entre o modelo apresentado e o

resultado de uma simulao numrica realizada com o ATLAS [57].
0,00
VTH [V]
-0,05

tox = 1,9 nm
-0,10
Wfin = 20 nm
-0,15
Hfin = 65 nm
VDS = 50 mV
Modelo
Simulado
-0,20
-0,25
10
100
1000
L [nm]
Figura 2.12: Curva comparativa entre o resultado simulado e o modelo de efeito de canal curto.
2.3.4 Reduo da Barreira de Potencial Induzida pelo Dreno (DIBL)

A reduo da barreira de potencial induzida pelo dreno, conhecido como efeito
DIBL (Drain Induced Barrier Lowering) causado devido existncia da interao
eletrosttica entre a fonte e o dreno [58]. Este efeito tende a aumentar para
comprimentos de canais menores, quando as junes de fonte e dreno forem profundas
e tambm a dopagem do canal for baixa. Este efeito causa uma diminuio da tenso de
38
limiar no dispositivo. A figura 2.13 mostra o abaixamento da barreira de potencial no
dispositivo provocado pelo efeito DIBL.
Figura 2.13: Representao do efeito DIBL ao longo do comprimento do canal.
O efeito de DIBL a medida da variao na tenso de limiar quando um potencial

maior aplicado no dreno, ou seja, quando um dispositivo levado saturao. Pode
ser determinado pela equao 2.38 [58].
DIBL(mV / V ) =
VT 1 (VD1 ) VT 2 (VD 2 )
VD 2 VD1
(2.38)
Onde VD2 maior que VD1 sendo que VD1 a tenso de dreno na regio linear e
VD2 a tenso de dreno na regio de saturao. VT1(VD1) a tenso de limiar quando o
dispositivo est operando na regio linear e VT2(VD2) a tenso de limiar quando o
dispositivo est operando na regio de saturao.
2.3.5 Corrente de Fuga do Dreno Induzida pela Porta (GIDL)

O efeito de corrente de fuga do dreno induzida pela porta (GIDL Gate Induced
Drain Leakage) ocorre quando uma polarizao negativa aplicada na porta de um
dispositivo canal tipo n, com isso uma regio de depleo criada na regio de dreno
sobreposta (overlap) pela porta (figura 2.13) [59].
39
Porta
Regio
depletada
Dreno
xido enterrado
substrato
Figura 2.13: Formao da regio de depleo na regio do dreno devido ao efeito GIDL.
Uma vez que a concentrao de dopantes no dreno tipicamente elevada e a

regio de depleo muito fina, isso acaba resultando num campo eltrico vertical
intenso no dreno. Sob estas condies, pares de eltrons-lacunas so gerados pelo
tunelamento da banda de valncia para a banda de conduo (figura 2.14) [59]. E este
efeito tende a aumentar caso um potencial positivo seja aplicado ao dreno.
M O S
EC
EV
Figura 2.14: Curva da banda de energia na regio de overlap do dreno detalhando o tunelamento dos
portadores da banda de valncia para a banda de conduo.
Este efeito causa um aumento na corrente de fuga do dispositivo e possvel

observar seu comportamento na curva IDxVG, como mostra a figura 2.15.
IDS [A]
40
10
-3
10
-4
10
-5
10
-6
10
-7
10
-8
10
-9
SOI nMOSFET
L=1,0 m
VDS=100 mV
GIDL
-10
10
-11
10
-12
10
-13
10
-1.0
-0.5
0.0
0.5
1.0
1.5
VG [ V ]
Figura 2.15: Presena do efeito GIDL em uma curva da corrente de dreno em funo da tenso aplicada
porta de um dispositivo SOI nMOSFET planar.
2.4
Dispositivos de Mltiplas Portas

Como descrito anteriormente, com o avano da tecnologia, logo se chegou
limitao de escalamento de fabricao de dispositivos SOI planares fazendo com que

se voltasse ateno para as estruturas de canal vertical de mltiplas portas a fim de dar
continuidade alm dos limites da escala clssica.
A necessidade do controle de correntes maiores e de melhores caractersticas de
canal curto fez com que os transistores SOI MOS dos dispositivos planares de porta
simples evolussem para os dispositivos tridimensionais com mltiplas portas: portas
dupla, tripla e qudrupla conhecidos como MuGFETs (Multi-Gate Field Effect Transistor)
Transistor de efeito de campo eltrico de mltiplas portas [60].
Estes dispositivos de mltiplas portas apresentam vrias vantagens em relao
aos transistores fabricados em geometrias planares, tais como: maior densidade de
integrao, maior escalamento, melhor controle da corrente e menor variao da tenso
de limiar em funo da temperatura.
41
2.4.1 Dispositivos de Porta Dupla

O dispositivo de porta dupla, conhecido como FinFET uma estrutura no planar
e apresenta grandes vantagens devido ao maior controle que a porta tem sobre as
cargas no interior do canal. A figura 2.16 mostra a estrutura de um dispositivo FinFET.
Figura 2.16: Estrutura de um dispositivo FinFET.
Onde W fin e o Hfin correspondem largura e altura do fin, respectivamente.

Observe que na parte superior do canal o xido de porta espesso fazendo com
que somente as portas laterais controlem o canal.
2.4.2 Dispositivos de Porta Tripla

O dispositivo de porta tripla muito similar ao FinFET com a exceo da presena
de uma terceira porta na parte superior do canal como apresentado na figura 2.17.
Neste caso o xido de porta igualmente fino nos trs lados do canal.
42
Figura 2.17: Estrutura de um dispositivo de porta tripla.
Nesta estrutura a largura do canal dada por:
W W fin + 2.H fin
(2.39)
A conduo de corrente no transistor de porta tripla pode ser controlada tanto

pelas portas laterais, como pela porta superior, o que depender da relao das
dimenses de largura (W fin) e altura (Hfin) do fin [61] e tambm da orientao cristalina de
cada plano [46].
2.4.3 Dispositivos de Porta Tripla mais (3+)

Esse transistor basicamente um dispositivo de porta tripla, porm com uma
pequena extenso do eletrodo de porta abaixo da regio ativa do silcio fazendo com que
este apresente algumas vantagens como aumento do controle da corrente de dreno e
efeito de canal curto reduzido. A extenso da porta forma um campo induzido na parte
inferior do dispositivo impedindo que as linhas de campo eltrico do dreno avancem para
o interior do canal.
So dois tipos de dispositivos de porta tripla +, um conhecido como porta (pi)
[62], e o outro conhecido como porta (mega) [63].
A figura 2.18 mostra os tipos de estruturas dos dispositivos de porta tripla +.
43
(a)
(b)
Figura 2.18: Corte transversal dos dispositivos de porta tripla +, (a) porta (pi), e (b) porta (mega).
2.5
Dispositivos Planares de xido Enterrado Ultrafino (UTBOX)

O dispositivo planar de xido enterrado com espessura ultrafina conhecida como
UTBOX (Ultra Thin Buried Oxide), ilustrado na figura 2.19, possui vantagens como
melhor controle da tenso de limiar, melhor controle do efeito de canal curto, menor
resistncia trmica, alm de maior acoplamento do substrato no canal resultando numa
maior influncia da tenso aplicada nesse contato. Permitindo o funcionamento como um
dispositivo de porta dupla, similar ao comportamento de um transistor vertical FinFET,
porm a fabricao do UTBOX mais simplificada.
Sob o xido enterrado h uma regio de alta dopagem chamada de Ground Plane
(GP) [64]. O GP tem a funo de evitar que a espessura efetiva do xido enterrado
aumente no caso de a interface xido enterrado / substrato estar na regio de depleo
[62], alm de melhorar o controle da tenso de limiar dispensando a necessidade de se
aumentar a concentrao do canal o que poderia prejudicar a mobilidade [65].
Figura 2.19: Estrutura de um dispositivo UTBOX.
44
3 UTILIZAO DO PONTO INVARIANTE COM A TEMPERATURA NA

OPERAO DE LEITURA DE UMA CLULA DE MEMRIA
Neste captulo investigado a influncia da temperatura em dispositivos com
xido enterrado ultrafino conhecidos como UTBOX (Ultra Thin Buried Oxide) operando
como clula de memria 1T-FBRAM (clula de memria dinmica de acesso aleatrio de
nico transistor). Para a operao de escrita do dado no dispositivo utilizado a corrente
de fuga do dreno induzida pela porta (GIDL), j para a operao de leitura foram
utilizadas duas polarizaes, a primeira denominada de padro e a segunda no ponto
invariante com a temperatura (ZTC: Zero Temperature Coefficient).
Em temperaturas mais elevadas, observa-se que a janela de memria varia e o
tempo de reteno degradado quando se utiliza uma leitura padro. Para resolver este
problema, sugerimos a polarizao de leitura onde ocorre o ZTC, assim o nvel de
corrente do estado 0 passa a ser aproximadamente constante dentro da faixa de
temperatura estudada.
3.1
Introduo
A clula de memria 1T-FBRAM explora os efeitos parasitrios (como BJT,
ionizao por impacto ou ainda GIDL) que so inerentes s estruturas SOI MOS afim de
gerar cargas no corpo do dispositivo (lacunas). Como j visto anteriormente, o excesso
de lacunas no corpo significa nvel lgico 1 e sua ausncia significa nvel lgico 0.
Neste captulo utilizado o efeito GIDL para a gerao de lacunas. Este mtodo
tem sido utilizado a fim de se obter baixo consumo e alta velocidade [66].
Para escrever o nvel lgico 0 uma tenso negativa aplicada ao dreno formando
uma polarizao direta fazendo que as lacunas sejam expelidas atravs da juno
dreno/corpo [18].
3.2
Caractersticas do Dispositivo
A figura 3.1 mostra a estrutura utilizada para este estudo. um dispositivo SOI
canal tipo n totalmente depletado com xido enterrado ultrafino (UTBOX). O comprimento
de canal tem 150 nm, espessura do xido de porta tem 5 nm, o xido enterrado possui 30
45
nm de espessura e por fim, a largura do canal de 1 m. O nvel de dopagem do canal
de 1x1015 cm-3.
Figura 3.1: Estrutura de um dispositivo SOI com xido enterrado ultrafino (UTBOX).
3.3
Esquema de Programao e Leitura

A figura 3.2 apresenta as polarizaes de escrita e leitura da 1T-FBRAM. O tempo
de cada operao de 3 ns, o tempo de armazenamento (tHOLD) de 10 ns, e os valores

aplicados ao dreno e na porta podem ser visto na tabela 3.1.
Tenso [V]
1
0
VG
-1
VD
-2
25 C
50 C
100 C
150 C
100
ID [A/m]
tHOLD
tHOLD
50
0
-400
"I1"
"I0"
>T
>T
-600
0
10
20
30
Tempo, t [ns]
40
50
Figura 3.2: Esquema de polarizao da clula de memria 1T-FBRAM utilizando GIDL para escrever 1 e
polarizao direta para escrever 0.
46
Tabela 3.1: Polarizao e tempo de programao para a operao da clula de memria 1T-FBRAM
Estados
Tempo [ns]
VG [V]
VD [V]
Escrita do 1
-2
Leitura
0.5
Escrita do 0
-1.2
Armazenamento (hold)
10
Em todas as operaes o terminal de fonte ficou constante em 0 V e o substrato

em -4 V.
No primeiro conjunto de pulsos, a escrita do nvel lgico 1, aplicado 2 V no
dreno e -2 V na porta provocando uma grande gerao de lacunas prximo juno
dreno/corpo logo abaixo do xido de porta devido ao efeito GIDL, conforme pode ser
vista na figura 3.3. As lacunas geradas fluem para o corpo do dispositivo e ficam
armazenadas l.
Figura 3.3: Taxa de gerao das lacunas no momento da escrita do dado 1 na estrutura UTBOX.
O acmulo de lacunas aumenta o potencial do corpo fazendo com que a tenso

de limiar seja diminuda refletindo num maior nvel de corrente de dreno.
Aps a escrita do dado 1 aplicada a condio de armazenamento (hold) do
dispositivo cujo objetivo armazenar o dado pelo maior tempo possvel. Neste caso, os
terminais de dreno e porta ficam em 0 V.
A figura 3.4 mostra a concentrao de lacunas durante a condio de
armazenamento.
47
Figura 3.4: Concentrao de lacunas durante a condio de armazenamento da clula de memria 1TFBRAM aps a escrita do dado 1.
No segundo conjunto de pulsos, aps a condio de armazenamento, ocorre a

operao de leitura do dado. Neste momento aplicado ao dreno um potencial pouco
maior que o potencial da fonte (neste caso uma tenso de 0,5 V), e a porta recebe um
potencial tipicamente maior ou igual tenso de limiar (neste exemplo usado 1,0 V).
Durante a leitura do dado 1 observado um alto nvel de corrente
(aproximadamente 107 A/m) devido ao elevado potencial do corpo causado pelo
excesso de lacunas.
A figura 3.5 mostra a densidade de corrente das lacunas durante o terceiro
conjunto de pulsos usado para escrever o dado 0 atravs da polarizao direta na
juno dreno/corpo. possvel observar as lacunas fluindo do corpo para o dreno
prximo da regio da segunda interface.
Figura 3.5: Densidade de corrente de lacunas durante a escrita do dado 0 da clula de memria 1TFBRAM.
48
A figura 3.6 mostra a concentrao de lacunas no canal do dispositivo aps a
escrita do estado 0.
Figura 3.6: Concentrao de lacunas durante a condio de armazenametno da clula de memria 1TFBRAM aps a escrita do dado 0.
Por ltimo, o quarto conjunto de pulsos, ocorre novamente a leitura, porm desta
vez para o dado 0, o qual observado um nvel de corrente menor (aproximadamente
65 A/m) devido ao menor potencial do corpo causado pela diminuio da
concentrao lacunas.
A figura 3.7 compara a concentrao de lacunas durante o estado de
armazenamento do dado 1 e 0 a 1 nm abaixo da primeira interface. Note que a
diferena de concentrao de lacunas atinge 3 ordens de grandeza.
-3
Concentrao de Lacunas [cm ]
20
'1'
'0'
18
16
14
12
10
UTBOX
tOX = 5 nm
tSi = 50 nm
tbox = 30 nm
4
Canal
2
0
0,00
Fonte (a 1nm abaixo da primeira interface)
0,05
0,10
0,15
0,20
Dreno
0,25
0,30
Comprimento [ m]
Figura 3.7: Comparativo da concentrao de lacunas durante a condio de armazenamento da clula de
memria 1T-FBRAM aps a escrita dos dados 1 e 0.
49
A figura 3.8 compara a densidade de corrente de eltrons durante a leitura dos
dados 1 e 0. Observa se que a densidade de corrente de eltrons para leitura do dado
2
Densidade de Corrente de Eltrons [A/cm ]
1 maior devido ao seu maior potencial do corpo.

1,6
1,4
UTBOX
tOX = 5 nm
I1
I0
1,2 tSi = 50 nm
1,0 tbox = 30 nm
0,8
0,6
0,4
0,2
0,0
0,00
Canal
Fonte
0,05
(1nm abaixo da primeira interface)
0,10
0,15
0,20
Dreno
0,25
0,30
Comprimento [ m]
Figura 3.8: Comparativo da densidade de corrente de eltrons durante a leitura dos dados 1 e 0.
3.4
Polarizao no ponto ZTC na operao de leitura

Nesta subseo ser apresentado um estudo da influncia da temperatura na
operao de leitura da clula de memria. Para isso ser usado duas condies de
polarizaes diferentes, a primeira condio para VG = 1,0 V, e a segunda condio ser
onde ocorre o ponto ZTC (VG = VZTC). Os parmetros estudados so margem de
sensibilidade de corrente (ISENSE) e o tempo de reteno (RT) do dado no dispositivo.
A margem de sensibilidade de corrente definida pela diferena dos nveis de
corrente na operao de leitura do dado 1 (I1) e o dado 0 (I0).
A definio para o tempo de reteno quo longo a clula de memria consegue
reter a informao nela armazenada.
A figura 3.9 mostra a curva da corrente de dreno em funo da tenso aplicada
porta para duas temperaturas diferentes, atravs desta possvel extrair o ponto em que
ocorre ZTC.
50
Corrente de Dreno, ID [A]
T = 25C
T = 150C
40
VB = -4V
VD = 0,5V
20
<
VZTC = 0,81V
< VT
0
0,4
0,6
0,8
1,0
Tenso de Porta, VG [V]

Figura 3.9: Curva corrente de dreno em funo da tenso aplicada porta.
Atravs da figura 3.9 pode se observar que o ponto ZTC ocorre para VG = 0,81 V.
Portanto, a polarizao no terminal de porta para a segunda condio (ZTC) dever ser
de 0,81 V.
3.4.1 Margem de Sensibilidade de Corrente

A figura 3.10 mostra um simples comparativo da leitura do dado 1 nas duas
condies propostas. Observa se que a leitura feita na segunda condio, que onde
ocorre o ponto ZTC, apresentou nvel de corrente menor, porm mostrou ser mais
estvel (pouca variao) em funo da temperatura.
51
Corrente em nvel '1', I1 [A/m]
120
UTBOX
Leitura do dado '1'
100
a
1 condio
a
2 condio
VG = 1 V
80
VG = VZTC = 0,81 V
60
40
20
40
60
80
100
120
140
160
Temperatura, T [C]
Figura 3.10: Corrente de dreno durante a leitura do dado 1 nas duas condies de polarizao.
Atravs da figura 3.11 nota-se que o mesmo comportamento observado para a

leitura do dado 0. Observa se que quando a clula de memria polarizada na segunda
condio o nvel de corrente durante a leitura do dado 0 apresentou pouca variao em
funo da temperatura.
Corrente em nvel '0', I0 [A/m]
65
UTBOX
Leitura do dado '0'
60
55
1a condio
a
2 condio
VG = 1 V
50
45
40
35
30
25
VG = VZTC = 0,81 V
20
20
40
60
80
100
120
140
160
Temperatura, T [C]
Figura 3.11: Corrente de dreno durante a leitura do dado 0 nas duas condies de polarizao.
A margem de sensibilidade de corrente, resultante da diferena entre as correntes

I1 e I0, apresentada na figura 3.12. Observa-se que a margem de sensibilidade de
corrente polarizada na segunda condio por volta de 5 A/m menor em relao
primeira.
Margem de Sensibilidade de Corrente, ISENSE [A/m]
52
60
UTBOX
ISENSE = I1 - I0
55
50
a
1 condio
a
2 condio
45
40
35
30
25
20
20
40
60
80
100
120
140
160
Temperatura, T [C]
Figura 3.12: Margem de sensibilidade de corrente em funo da temperatura nas duas condies de
polarizao.
3.4.2 Tempo de Reteno

Como visto anteriormente, o tempo de reteno definido pelo tempo mximo em
que o dispositivo consegue armazenar o dado. Tempo longo de reteno desejado a
fim de diminuir a operao de refrescamento do dado.
A figura 3.13 mostra um simples comparativo dos nveis de correntes I1 e I0 ao
longo do tempo na primeira condio de polarizao e para as temperaturas de 25 e
100C. Pode se observar que a degradao do dado ocorre para o I1 com o aumento do
tempo, o que indica que as lacunas esto se recombinando devido s fugas nas junes
de dreno e fonte, e este efeito se torna mais crtico para maiores temperaturas.
53
Corrente de Dreno, ID [A/m]
120
100
o
T = 25 C
80
60
T = 100 C
40
20
Simbolo vazio = I0
Simbolo cheio = I1
1E-7 1E-6 1E-5 1E-4 1E-3 0.01

tempo, t[s]
Figura 3.13: Correntes I1 e I0 em funo do tempo para diferentes temperaturas.
O problema causado pelo aumento da temperatura que alm de se obter menor

reteno, a corrente de referncia que determina se o dado 1 ou 0 teria que ser
dinmica, ou seja, para cada temperatura de operao teria-se uma corrente de
referncia.
A figura 3.14 mostra o mesmo comparativo dos nveis de correntes I1 e I0 ao longo
do tempo, porm agora com a polarizao de leitura onde ocorre o ZTC e para diferentes
Corrente de Dreno, I
[A/m]
temperaturas.
60
Simbolo Cheio - I
Simbolo Vazio - I
50
40
25 C
50 C
100 C
150 C
30
20
1E-8
1E-7
1E-6
1E-5 1E-4
tempo, t [s]
1E-3
0.01
Figura 3.14: Correntes I1 e I0 em funo do tempo para diferentes temperaturas com a leitura polarizada no
ponto ZTC.
54
Pode se observar na figura 3.14, a grande vantagem de se utilizar a polarizao
do ponto ZTC durante a leitura que o nvel de corrente I0 fica constante independente
da temperatura de operao da clula de memria, possibilitando o uso de apenas uma
corrente de referncia para a identificao do dado armazenado, o que dispensa a
necessidade de um circuito de calibrao automtica da corrente de referncia [67, 68].
55
4 CLULA DE MEMRIA OPERANDO EM ALTAS TEMPERATURAS

Neste capitulo investigado a tenso de dreno necessria para programar o
estado 1 atravs do efeito BJT (Bipolar Junction Transistor). verificada tambm a
velocidade de escrita em funo da tenso de dreno, o tempo de reteno do dado e
ainda a variao da temperatura para diferentes filmes de silcio e de xido enterrado.
observado que a tenso e o tempo de disparo, o tempo de reteno e a margem
de sensibilidade de corrente diminuem com o aumento da temperatura.
4.1
Introduo
O mtodo de programao por BJT tem sido proposto a fim de se obter maior
tempo de reteno e margem de sensibilidade de corrente. Alm disso, este mtodo

funciona tambm
em
dispositivos
totalmente depletados,
podendo
eliminar
necessidade de dispositivos parcialmente depletados. Em outras palavras, o mtodo de

programao por BJT apresenta melhor desempenho mesmo em dispositivos com
espessura de filme de silcio fina devido ao seu fenmeno conhecido como single
transistor latch-up (STL) [69, 70].
Com baixo valor de tenso aplicado ao dreno, o dispositivo UTBOX opera
normalmente como um transistor MOS. Quando o potencial de dreno aumenta
substancialmente, a inclinao de sublimiar diminui para prximo de 0 mV/dec e ento
aparece uma histerese na curva ID x VG. Neste momento, a ionizao por impacto ativa o
efeito BJT, injetando lacunas no corpo do dispositivo e fazendo com que seu potencial
aumente. Este aumento de potencial do corpo resulta na diminuio da tenso de limiar
que por sua vez realimenta a ionizao por impacto aumentando ainda mais o potencial
de corpo. Essa realimentao mantm um alto nvel de corrente de dreno mesmo para
potencial de porta bem abaixo da tenso de limiar [18, 71, 72], indicando que o dado 1
foi escrito.
Baixo nvel de corrente significa dado 0, ou seja, o efeito do transistor bipolar de
juno est desativado devido remoo das lacunas do corpo do dispositivo.
Aplicando-se um potencial suficientemente alto ao dreno pode-se danificar o
funcionamento do dispositivo devido ionizao por impacto e tambm devido a outros
efeitos causados pelo alto campo eltrico [73]. Porm, o uso de baixa tenso aplicado ao
dreno no o suficiente para disparar o efeito BJT [74].
56
Nesta seo estudada a tenso de dreno necessria para programar o estado 1
atravs do disparo do BJT em funo de diferentes filmes de silcio e de xido enterrado.
4.2
Caractersticas dos Dispositivos

Os dispositivos usados so da tecnologia SOI totalmente depletados com filme de
xido enterrado ultra-fino, conhecido como UTBOX FDSOI.

Os dispositivos foram modelados usando simulador numrico bidimensional [57] e
todos eles tem o comprimento e largura de canal de 150 nm e 1 m, respectivamente. A
espessura do xido de porta de 5 nm e o nvel de dopagem do canal de 1x1015 cm-3.
A espessura do filme de silcio varia de 8 at 50 nm, enquanto que a espessura do xido
enterrado varia de 20 at 50 nm.
4.3
Anlises e Resultados
A figura 4.1 mostra as polarizaes usadas e a corrente de dreno em funo do
tempo obtida por simulaes para temperaturas variando de 25 C at 300 C, e a tabela

4.1 detalha as polarizaes e o tempo de cada operao.
Entre cada operao mostrada na tabela 4.1, est a condio de armazenamento
do dado, o qual a polarizao da porta de -0,8 V e do dreno de 0 V. No caso dos
terminais de fonte e substrato, suas polarizaes ficam constantes em 0 V para todas as
operaes.
ID [mA/m]
Tenso [V]
2,4
VG
VD
1,6
0,8
L = 150 nm tSi = 50 nm
tOX = 5 nm t
BOX = 30 nm
0,0
-0,8
1,2
0,8
0,4
0,0
-0,4
-0,8
-1,2
-1,6
-2,0
>T
>T
298 K
323 K
0
10
20
>T
373 K
423 K
30
40
50
573 K
60
Tempo, t [ns]
70
80
90
100
Figura 4.1: Operao dinmica da clula de memria 1T-FBRAM usando o efeito BJT.
57
A primeira operao observada na figura 4.1 a de leitura, o qual aplicado -0,4
V no terminal da porta e 1,2 V no terminal de dreno, neste momento verificado um
baixo nvel da corrente de dreno o que significa que no h cargas armazenadas no
corpo do dispositivo.
A operao seguinte a de escrita do dado 1, neste momento aplicado 0 V
porta e 1,2 V ao dreno. Nesta operao observa-se que a corrente de dreno diminui para
maiores temperaturas e que o tempo de disparo do efeito BJT necessria para a escrita
do dado 1 diminui.
A terceira operao a leitura novamente (VG = -0,4 V e VD = 1,2 V), desta vez,
observada um alto nvel da corrente de dreno o que significa a leitura do dado 1 (as
lacunas esto armazenadas no corpo do dispositivo).
A quarta operao a escrita 0, a qual utilizada a polarizao direta da juno
canal / dreno, durante esta operao aplicado -1,0 ao dreno e 1,0 V porta, neste
momento todas as lacunas que estavam armazenadas no corpo so expelidas atravs
do dreno.
A quinta e ltima operao novamente a de leitura (VG = -0,4 V e VD = 1,2 V),
observado baixo nvel de corrente de dreno, o que significa que todas as lacunas que
estavam em excesso no corpo foram removidas efetivamente.
Tabela 4.1: Polarizao e tempo de programao da clula de memria 1T-FBRAM usando o mtodo BJT
Tempo [ns]
VG [V]
VD [V]
Estado
5 10
-0,4
1,2
Leitura
20 50
1,2
Escrita 1
60 65
-0,4
1,2
Leitura
75 80
1,0
-1,0
Escrita 0
90 95
-0,4
1,2
Leitura
4.3.1 Dependncia do efeito BJT com a temperatura

Como visto na introduo deste trabalho, as caractersticas eltricas dos
semicondutores se modificam medida que a temperatura de operao aumenta. A
equao 4.1 descreve o comportamento do transistor BJT inerente estrutura NPN do
dispositivo MOS. Nesta estrutura, o coletor refere se dreno, o emissor fonte e a base
ao corpo.
58
qk.V.TBE
I C = F .I ES .e
1
(4.1)
Onde F o ganho da base em comum, IES a corrente de saturao reversa da

juno do emissor, q a carga elementar do eltron, VBE o potencial entre a base e
emissor e k a constante de Boltzmann.
Atravs da equao 4.1 possvel observar que IC diminui conforme o aumento da
temperatura, consequentemente diminuindo a corrente de dreno quando este efeito est
ativo (estado 1).
A figura 4.2 mostra a margem de sensibilidade de corrente de dreno em funo da
temperatura. A margem de sensibilidade de corrente diminui conforme a temperatura
incrementada.
1,1
0,9
tBOX = 30 nm
tSi = 50 nm
0,8
VD = 1,2 V
ISENSE [mA/m]
1,0
0,7
0,6
0,5
0,4
0,3
0,2
0,1
0,0
300
350
400
450
500
550
600
Temperatura, T [K]
Figura 4.2: Margem de sensibilidade de corrente de dreno em funo da temperatura.
A figura 4.3 mostra o tempo necessrio para disparar o efeito BJT em funo da
temperatura. Observa-se que o tempo de disparo diminui com o aumento da
temperatura.
Tempo de Disparo, tDisparo [ns]
59
26
24
22
20
18
16
14
12
10
8
6
4
2
0
tBOX = 30 nm
tSi = 50 nm
VD = 1,2 V
300
350
400
450
500
550
600
Temperatura, T [K]
Figura 4.3: Tempo de disparo do efeito BJT em funo da temperatura.
A corrente de lacunas (Ilacunas,gen) proveniente da ionizao por impacto. Em

temperaturas elevadas, a mobilidade diminui devido ao espalhamento de fnons fazendo
com que seja decrementada a gerao de pares eltrons-lacunas. Embora ambas as
correntes diminuam (IC a Ilacunas,gen) conforme o aumento da temperatura, a taxa de
decremento da corrente de lacuna maior induzindo um maior ganho conforme pode ser
visto na equao 4.2.
IC
I lacunas, gen
(4.2)
A equao 4.3 descreve o aumento abrupto da corrente de dreno quando a

condio (M-1) se aproxima de 1 [51], permitindo o entendimento da relao entre a
corrente total de dreno e o ganho do efeito BJT.
ID =
M .I CH
1 (M 1)
(4.3)
Onde M o fator de multiplicao da ionizao por impacto e ICH a corrente do

canal associado ao transistor MOS.
Com o aumento da temperatura, a realimentao positiva ocorre antecipadamente
resultando num tempo de disparo menor, isso ocorre devido ao aumento do ganho () do
BJT e a diminuio da tenso de limiar (VTH).
O tempo de disparo requerido para programar o dado 1 tambm se torna menor
quando aplicado um maior potencial no terminal de dreno conforme mostra a figura 4.4.
60
Tempo de Disparo, tDisparo [ns]
tBOX = 30 nm
tSi = 50 nm
298 K
323 K
373 K
423 K
573 K
10
>T
1,0
1,5
2,0
2,5
Tenso de Disparo, VDisparo [V]
3,0
Figura 4.4: Tempo de disparo do efeito BJT em funo da tenso aplicada ao dreno para diferentes
temperaturas.
observado na figura 4.4 que a tenso aplicada ao dreno passa a influenciar

menos no tempo de disparo do efeito BJT com o aumento da temperatura.
As tenses de disparo para diferentes espessuras de xidos enterrados e filmes
de silcio para diferentes temperaturas so apresentados nas figuras 4.5 e 4.6,
respectivamente.
1.6
298 K
323 K
373 K
423 K
573 K
tSi = 50 nm
1.5
1.4
1.3
1.2
1.1
1.0
0.9
>T
0.8
20
25
30
35
40
45
50
Espessura do xido Enterrado, tBOX [nm]

Figura 4.5: Tenso de disparo do efeito BJT em funo da espessura do xido enterrado para diferentes
temperaturas.
61
Na figura 4.5 observa se que a tenso de disparo aumenta para xidos enterrados
mais finos. Conforme o xido enterrado se torna mais estreito, o potencial de substrato
passa a ter maior influencia sobre o canal aumentando o controle das cargas no corpo.
Sendo assim, a polarizao de dreno se torna menos influente e um maior valor ser
necessrio para disparar o efeito BJT.
Conforme apresentado na figura 4.6, para espessuras de filme de silcio mais
espessas a tenso de dreno necessria para disparar o BJT menor devido ao seu
maior volume o qual facilita a acumulao de lacunas no corpo do dispositivo devido ao
maior efeito de corpo flutuante.
5,0
298 K
323 K
373 K
423 K
573 K
tBOX = 30 nm
4,5
4,0
3,5
3,0
2,5
2,0
1,5
1,0
0,5
>T
0
10
20
30
40
50
Espessura do Filme de Silcio, tSi [nm]

Figura 4.6: Tenso de disparo do efeito BJT em funo da espessura do filme de silcio para diferentes
temperaturas.
Neste estudo observada uma forte dependncia da tenso de disparo com o

potencial de substrato. Quando uma tenso positiva aplicada ao terminal de substrato
(VBS > 0 V), a tenso mnima necessria para disparar o efeito BJT diminui conforme
mostra a figura 4.7 para o dispositivo com tBOX = 30 nm e tSi = 8 nm (pior caso).
62
5,0
4,5
T = 298K
tBOX = 30 nm
4,0
tSi = 8 nm
3,5
3,0
2,5
2,0
1,5
-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6
Tenso de Substrato, VBS [V]

Figura 4.7: Tenso de disparo do efeito BJT em funo da tenso aplicada ao terminal de substrato.
Isso significa que a histerese ocorre mais facilmente quando a segunda interface
est em depleo, pois assim induzido o efeito de corpo flutuante [75]. Portanto, uma
boa alternativa para propiciar o uso de dispositivos com filmes de silcio muito finos.

A figura 4.8 mostra o tempo de reteno em funo da temperatura. Para extrair
este parmetro um nvel mnimo de corrente igual a 40 A/m foi usado para considerar
o estado 1.
De acordo com a figura 4.8, o tempo de reteno diminui conforme a temperatura
de operao da clula de memria aumenta, isto ocorre devido ao aumento da corrente
de fuga da juno fazendo com que os eltrons se recombinem com as lacunas
armazenadas no corpo do dispositivo degradando o dado 1.
Tempo de Reteno, RT [ms]
63
tBOX = 30 nm
10
tSi = 50 nm
VDisparo = 1,2 V
0,1
300
350
400
450
500
550
Temperatura, T [K]
Figura 4.8: Tempo de reteno em funo da temperatura.
600
64
5 INFLUNCIA DA POLARIZAO DE PRIMEIRA E SEGUNDA PORTA

SOBRE A MARGEM DE SENSIBILIDADE DE CORRENTE E O TEMPO
DE RETENO
Nesta seo feito um estudo no comportamento da margem de sensibilidade de
corrente e no tempo de reteno em funo das polarizaes da porta e do substrato no
dispositivo UTBOX operando como uma clula de memria atravs de simulaes e
experimentos. O objetivo deste captulo conhecer mais profundamente os mecanismos
envolvidos na 1T-FBRAM a fim de se obter a melhor margem de sensibilidade de
corrente e tempo de reteno atravs da otimizao das polarizaes da porta e do
substrato.
5.1
Dispositivos
Na parte experimental deste trabalho foram utilizados dispositivos fabricados no

imec, e o processo de fabricao dos nMOSFETs foram feitos sobre substratos SOI com
10 nm de espessura do xido enterrado e 20 nm de espessura de filme de silcio. Depois
da formao do STI (shallow trench isolation) feita a primeira dopagem do ground plane
com Boro em 40 keV de energia e dose de 1x1013 cm-2, e ento realizada uma
segunda dopagem novamente com Boro em 60 keV de energia e 4x1013 cm-2 de dose. A
formao da porta consiste em 5 nm de TiN depositado pela tcnica PEALD aps o
crescimento trmico de 5nm de xido de silcio. A construo das junes so iniciadas
com uma implantao de baixa energia de arsnio (8 keV e 1x1015 cm-2) para a formao
da extenso. Em seguida depositado nitreto por PECVD para espaar 30 nm e ento
feito o crescimento epitaxial do silcio (SEG) com espessura de 30 nm. Aps o trmino do
SEG feita uma implantao HDD de arsnio com 18 keV de energia e 3x1015 cm-2 de
dose seguido de mais uma implantao de fsforo com 8 keV de energia e dose de
2x1015 cm-2. Para concluir a definio das junes de fonte e dreno executado um
aquecimento trmico rpido (RTA rapid thermal annealing) a 1050 C para a ativao
dos dopantes.
65
5.2
Analises e Resultados
A figura 5.1 mostra as polarizaes e a corrente de dreno em funo do tempo

obtida por simulaes usadas nesta seo, e a tabela 5.1 detalha a polarizao e o
Tenso [V]
tempo de cada operao.

3
2
1
0
-1
-2
Escrita '1'
Leitura
Escrita '0'
Leitura
ID [A/m]
400
VD
VG
300
200
VB = 2,1 V
100
T = 85 C
0
0
20n
40n
60n
80n
100n
120n
140n
Tempo, t [s]
Figura 5.1: Esquema de polarizao da clula de memria 1T-FBRAM.
Tabela 5.1: Polarizao e tempo de programao da clula de memria 1T-FBRAM usando o mtodo
BJT
Tempo [ns]
10
10
10
-
VG [V]
0
0
-1,5
-2,5
VD [V]
2
0,5
2
0
Estado
Prog. 1
Prog. 0
Leitura
Repouso
A figura 5.1 mostra que durante o primeiro conjunto de pulsos (operao de escrita
do dado 1) a ionizao por impacto usada cuja tenso de porta (VG,WRITE) 0 V e a
tenso de dreno (VD,WRITE) 2 V. A ionizao por impacto utilizada para disparar o
efeito BJT como mostra a figura 5.2. Em consequncia, uma grande quantidade de
lacunas so injetadas no corpo do dispositivo.
66
Figura 5.2: Ionizao por impacto ocorrendo durante a escrita do dado 1 na 1T-FBRAM.
Aps a escrita do dado 1, vem a condio de armazenamento, neste momento a

tenso de porta (VG,HOLD) est em -2,5 V e a tenso de dreno (VD,HOLD) em 0 V. Durante
esta condio podemos verificar uma alta concentrao de lacunas 1nm abaixo da
primeira interface, algo em torno de 1020 cm-3 no meio do canal conforme mostra a figura
5.3.
Figura 5.3: Alta concentrao de lacunas abaixo da primeira interface do dispositivo 1T-FBRAM.
No segundo conjunto de pulsos, ocorre a leitura do dado, durante este momento a

tenso de porta (VG,READ) -1,5 V enquanto que a tenso de dreno (VD,READ) 2 V.
Durante essa operao observado um alto nvel de corrente o que significa que foi lido
o dado 1. A figura 5.4 mostra a corrente de eltrons, e esta ocorre na segunda interface
devido polarizao positiva de substrato.
67
Figura 5.4: Corrente de eltrons durante a leitura do dado 1 na clula de memria 1T-FBRAM.
Agora, no terceiro conjunto de pulsos, chegada a vez da operao de escrita do

dado 0. Aqui utilizado o mtodo do acoplamento capacitivo [18, 74]. No qual o terminal
de porta recebe um pulso de -2,5 V a 0 V enquanto que o terminal de dreno recebe outro
pulso de 0 a 0,5 V. A figura 5.5 mostra que durante este momento as lacunas so
expelidas atravs da juno fonte/corpo do dispositivo.
Figura 5.5: As lacunas sendo expelidas atravs da juno fonte/corpo durante a escrita do dado 0 por
acoplamento capacitivo na 1T-FBRAM.
Aps a escrita do dado 0, deve-se ressaltar a condio de armazenamento do

dado conforme pode se ver na figura 5.6, uma concentrao significativamente menor de
lacunas logo abaixo da primeira interface do dispositivo.
68
Figura 5.6: Baixa concentrao de lacunas abaixo da primeira interface do dispositivo 1T-FBRAM.
Finalmente, o quarto conjunto de pulsos para a operao de leitura do dado

novamente, ou seja, aplicado -1,5 V ao terminal de porta (VG,READ) e 2 V ao terminal de
dreno (VD,READ). Desta vez observado um baixo nvel de corrente de dreno (figura 5.7)
significando que as lacunas foram expelidas do corpo do dispositivo.
Figura 5.7: Baixo nvel de corrente de eltrons durante a leitura do dado 0 na 1T-FBRAM.
5.2.1 Margem de sensibilidade de corrente

Como visto em captulos anteriores, a margem de sensibilidade de corrente
(ISENSE) a diferena dos nveis de corrente entre o estado 1 e o estado 0 durante a
operao de leitura. A figura 5.8 mostra o nvel de corrente do estado 1 (I1) e o nvel de
corrente do estado 0 (I0) para diferentes polarizaes de porta (VG,READ) durante a
operao de leitura.
69
De acordo com a figura 5.8, para uma polarizao de 2,1 V no substrato, a janela
de memria est entre -1,0 V e -2,5 V, e o ponto timo de leitura ocorre onde se obtm
350 VD,READ = 2,0 V

VB = 2,1 V
300
T = 85 C
250
Curva Simulada
200
150
100
Janela de
Leitura
50
melhor ISENSE
Corrente de Dreno, ID [A/m]
maior ISENSE, que neste caso ocorre em VG,READ = -1,5 V.
I1
I0
ISENSE
0
-3,0
-2,5
-2,0
-1,5
-1,0
-0,5
0,0
Tenso de Leitura na Porta,VG,READ [V]
Figura 5.8: Curva simulada da janela de programa em funo da polarizao de porta para leitura (VG,READ).
A figura 5.9 mostra a simulao de ISENSE em funo de VG,HOLD. Pode se

observar que ISENSE aumenta conforme VG,HOLD diminui e um patamar alcanado para
VG,HOLD abaixo de -2,5 V.
220
UTBOX
T = 85 C
VB = 2,1 V
200
ISENSE [A/m]
180
160
140
120
100
80
VD,READ = 2,0 V
60
VG,READ = -1,5 V
40
-3,5
-3,0
-2,5
-2,0
-1,5
-1,0
-0,5
Tenso de armazenamento na porta, VG,HOLD [V]

Figura 5.9: Curva simulada de ISENSE em funo VG,HOLD.
VG,HOLD maior que -2,5 V no deveria ser considerado, pois, esta polarizao
estaria dentro da janela de programa apresentada na figura 5.8, causando possveis
perturbaes em clulas compartilhando a mesma BL (bit line) na matriz de memrias
70
[67]. Alm disso, maior VG,HOLD diminuiria o ISENSE. Para valores menores, o estado 0
seria degradado devido fuga da corrente de dreno induzido pela porta (GIDL), o qual
causaria gerao de lacunas por tunelamento de banda para banda (BBT) conforme
pode se ver na figura 5.10 [59].
A figura 5.10 mostra a taxa de gerao causada pelo BBT a 1 nm abaixo da
primeira interface para dois VG,HOLD, demonstrando que a taxa de gerao maior para
VG,HOLD menores (mais negativos). Alta taxa de gerao aumenta a acumulao de
lacunas no corpo do dispositivo causando a degradao do estado 0.
Taxa de gerao por BBT [1/s.cm3]
1e25
Dreno
Canal
Fonte
1e20
VG,HOLD
-2,9 V
-1,9 V
1e15
1e10
1e5
1e0
20
40
60
80
100
120
140
160
Comprimento [nm]
Figura 5.10: Taxa de gerao induzida pelo tunelamento de banda para banda (BBT) 1 nm abaixo da
primeira interface do dispositivo UTBOX.
A figura 5.11 mostra a dependncia dos nveis I1 e I0 com a variao da

polarizao do substrato (VB) para VG,HOLD constante em -2,5 V. observado atravs de
ISENSE (I1-I0) que, tambm h uma janela de programa, neste caso para VB variando
entre 2,1 V e 2,6 V. Para VB abaixo de 2,1 V, o efeito BJT para programar o estado 1
no pode ser acionado devido ausncia do efeito de corpo flutuante. E no caso para VB
maior que 2,6 V a segunda interface estar sempre invertida, o que torna impossvel de
se programar o estado 0.
71
240
210
ISENSE [A/m]
180
150
Resultado Experimental
UTBOX
T = 85 C
I1
I0
VD,READ = 2,0 V
VG,READ = -1,5 V
ISENSE
120
VG,HOLD = -2,5 V
90
Janela de Leitura de VB
60
30
0
2,0
2,1
2,2
2,3
2,4
2,5
2,6
2,7
Tenso de Substrato, VB [V]

Figura 5.11: Os nveis de corrente I1 e I0 extrados experimentalmente em funo da polarizao do
substrato.
Portanto, pode se concluir que a melhor maneira de polarizao para a condio

de armazenamento do dado (hold) para uma clula de memria 1T-FBRAM deve ser a
primeira interface em modo acumulao e a segunda interface em modo depleo.

A figura 5.12 mostra o tempo de reteno para diferentes condies de VG,HOLD.
Dois mecanismos so claramente observados nesta figura. Para VG,HOLD maior que -1,9
V, o nvel de corrente do estado 1 decai rapidamente ao longo do tempo. Enquanto que,
220
200
180
160
140
120
100
80
60
40
20
0
VD,READ = 2,0 V
VG,READ = -1,5 V
VG,HOLD
-1,1 V
-1,3 V
-1,5 V
-1,7 V
I0
1E-7 1E-6 1E-5 1E-4 1E-3

tempo, t [s]
0,01
I1
0,1
Corrente I0 e I1 [A/m]
para VG,HOLD menor que -1,9 V, o estado 0 degradado.
220
200
180
160
140
120
100
80
60
40
20
0
VD,READ = 2,0 V
VG,READ = -1,5 V
VG,HOLD
-1,9 V
-2,1 V
-2,3 V
-2,5 V
-2,7 V
-2,9 V
I0
1E-7
I1
1E-6
1E-5
1E-4
1E-3
0,01
tempo, t [s]
Figura 5.12: Curva simulada de I1 e I0 em funo de VG,HOLD. O tempo de reteno pode ser limitado ou
pela recombinao (a ) ou pela gerao (b) de portadores.
72
Tendncias similares so observadas em curvas experimentais conforme pode ser

visto na figura 5.13.
180
VD,READ = 2,0 V
VG,READ = -1,5 V
VG,HOLD
150
-1,0 V
-1,4 V
100
I0
I1
50
160
200
140
120
100
80
VD,READ = 2,0 V
60
VG,READ = -1,5 V
VG,HOLD
40
-2,4 V
-3,2 V
20
I0
0
1E-7
1E-6
1E-5
1E-4
1E-3
0,01
0,1
1E-7
tempo, t [s]
1E-6
1E-5
1E-4
I1
1E-3
0,01
tempo, t [s]
Figura 5.13: Resultados experimentais de I1 e I0 em funo de VG,HOLD. O tempo de reteno pode ser
limitado ou pela recombinao (a) ou pela gerao (b) de portadores.
Apesar de a figura 5.12 mostrar que o maior (melhor) tempo de reteno obtido foi
para VG,HOLD = -1,9 V, a figura 5.8 mostra que esta polarizao estaria dentro da janela
de programa da clula de memria, o que causaria perturbaes em clulas vizinhas
dentro da matriz de memrias. Portanto, VG,HOLD no deveria ser maior que -2,5 V.
As figuras 5.14 e 5.15 mostram, respectivamente, o tempo de reteno simulado e
experimental em funo de VG,HOLD. Com VG,READ mantido em -1,5 V, esta condio de
armazenamento implica numa leitura onde as cargas armazenadas no corpo do
dispositivo no esto estveis. Estas cargas se recombinam rapidamente, resultando em
uma corrente de leitura muito baixa. Portanto, operar VG,HOLD muito perto de VG,READ no
adequado levando a baixo tempo de reteno do estado 1 devido ao decaimento
destas cargas no estveis no corpo. Abaixo deste valor, o equilbrio das cargas do
estado 1 normalmente lido, e elas no so expostas recombinao durante a
condio de armazenamento. Por outro lado, para VG,HOLD mais negativo o efeito GIDL se
torna mais pronunciado, degradando o tempo de reteno do estado 0. Resultados
experimentais e simulados seguem a mesma tendncia.
73
Tempo de Reteno [s]
0,01
1E-3
Curvas Simuladas
UTBOX
VD,READ = 2,0 V
VG,READ = -1,5 V
T = 85 C
1E-4
1E-5
1E-6
degradao dada por:

recombinao
gerao
-3,0 -2,8 -2,6 -2,4 -2,2 -2,0 -1,8 -1,6 -1,4 -1,2 -1,0
Tenso de Repouso na Porta, VG,HOLD [V]
Figura 5.14: Curva simulada do tempo de reteno em funo de VG,HOLD.

1
0,1
Tempo de Reteno [s]
0,01
1E-3
1E-4
Resultado Experimental
UTBOX
VD,READ = 2,0 V
VG,READ = -1,5 V
T = 85 C
1E-5
1E-6
1E-7
1E-8
degradao dada por:
1E-9
gerao
1E-10
-3,5
-3,0
-2,5
recombinao
-2,0
-1,5
-1,0
-0,5
Tenso de Repouso na Porta, VG,HOLD [V]
Figura 5.15: Curva obtida experimentalmente do tempo de reteno em funo de VG,HOLD.
A figura 5.16 mostra a seo transversal da estrutura durante a condio de

armazenamento do dado 1. Para VG,HOLD = -1,5 V a taxa de recombinao ocorre
prximo das junes de fonte e de dreno (a) enquanto que para VG,HOLD = -2,3 V
nenhuma taxa de recombinao observada (b).
74
xido de Porta
xido de Porta
xido Enetrrado
xido Enetrrado
Substrato
Substrato
(b)
Taxa de Recombinao [1/s.cm3]
(a)
8,0x10
21
6,0x10
21
4,0x10
21
2,0x10
21
Canal
Fonte
Dreno
UTBOX
T = 85 C
VG,HOLD
-1,5 V
-2,3 V
0,0
20
40
60
80
100 120 140 160
Comprimento [nm]
(c)
Figura 5.16: Seo transversal da estrutura durante a condio de armazenamento do estado 1, (a) taxa
de recombinao para VG,HOLD = -1,5 V, resultando numa corrente de leitura muito baixa, (b) baixa taxa de
recombinao para VG,HOLD = -2,3 V, neste caso, a polarizao favorvel para a gerao e (c) uma
comparao da taxa de recombinao para ambos VG,HOLD 1 nm abaixo da primeira interface da estrutura
UTBOX.
A figura 5.17 mostra a seo transversal durante a condio de armazenamento

do estado 0. Para VG,HOLD = -1,5 V observado baixa taxa de gerao (a), e quando
aplicado -2,3 V em VG,HOLD observada uma taxa de gerao alta (b).
xido de Porta
xido de Porta
xido Enetrrado
xido Enetrrado
Substrato
Substrato
(a)
(b)
75
20
Taxa de Gerao [1/s.cm3]
18
Canal
Fonte
Dreno
16
UTBOX
T = 85 C
VG,HOLD
14
12
10
-1,5 V
-2,3 V
8
6
4
2
0
0
20
40
60
80
100 120 140 160
Comprimento [nm]
(c)
Figura 5.17: Seo transversal da estrutura durante a condio de armazenamento do estado 0, (a) baixa
taxa de gerao para VG,HOLD = -1,5 V, (b) alta taxa de gerao para VG,HOLD = -2,3 V, e (c) uma
comparao da taxa de gerao para ambos VG,HOLD 1 nm abaixo da primeira interface da estrutura
UTBOX.
A figura 5.18 mostra o tempo de reteno medido em funo da polarizao de

substrato (VB). Embora o melhor ISENSE foi obtido para VB = 2,6 V (figura 5.11), essa
polarizao no apresenta o maior (melhor) tempo de reteno.
180
UTBOX
T = 85 C
160
Resultados Experimentais
VD,READ = 2,0 V
VG,READ = -1,5 V
140
VG,HOLD = -2,5 V
120
VB
100
80
60
40
20
I1
0
1E-7
1E-6
1E-5
1E-4
I0
1E-3
2,1 V
2,2 V
2,3 V
2,4 V
2,5 V
2,6 V
0.01
Tempo, t [s]
Figura 5.18: Tempo de reteno em funo de VB.
Atravs da figura 5.19 possvel ver que a melhor polarizao de VB para obter o
maior tempo de reteno sem riscos de falhas est por volta de 2,2 V, o qual escolhido
como VB otimizado. Este valor de VB oferece um nvel aceitvel de ISENSE (98 A/m) e
76
um considervel tempo de reteno (87 s). O tempo de reteno mais sensvel que o
ISENSE quando o VB varia (figuras 5.11 e 5.18).
Embora o maior tempo de reteno obtido para VB = 2,1 V, esta polarizao est
muito prxima do limiar da janela de programao. Portanto, a escolha desta polarizao
poderia causar possveis falhas na operao da clula de memria em casos de
pequenas variaes da polarizao, temperatura, ou mudanas no comportamento do
dispositivo ao longo do tempo.
140
Resultados Experimentais
UTBOX
VD,READ = 2,0 V
Tempo de Reteno [s]
120
100
VG,READ = -1,5 V
VG,HOLD = -2,5 V
80
T = 85 C
60
40
20
0
2.0
2.2
2.4
2.6
2.8
Tenso de Substrato, VB [V]
Figura 5.19: Tempo de reteno em funo de VB.
3.0
77
6 ESTUDO DA POLARIZAO DE DRENO DURANTE A OPERAO

DE LEITURA
Neste captulo apresentado um estudo sobre a dependncia da margem de
sensibilidade de corrente e do tempo de reteno com a polarizao do dreno na
operao de leitura (VD,READ) numa clula de memria 1T-FBRAM.
O mecanismo de leitura o objeto de estudo nesta seo. O VD,READ variado
desde 0,2 V at 2,0 V.
6.1
Polarizao de Leitura e a Margem de sensibilidade de corrente
A figura 6.1 mostra a janela de leitura em funo de VG,READ para diferentes

VD,READ variando de 0,26 V at 1,65 V. observado que a janela de leitura deslocada
para polarizao mais negativa de VG,READ conforme o VD,READ aumentado.
160
VD,READ
140
1,65 V
1,55 V
1,37 V
1,20 V
1,00 V
0,82 V
0,62 V
0,42 V
0,26 V
ISENSE [A/m]
120
100
80
60
40
20
0
-3,0
-2,5
-2,0
-1,5
-1,0
-0,5
0,0
Figura 6.1: Margem de sensibilidade de corrente obtida experimentalmente para diferentes VD,READ.
Conforme visto no captulo anterior, o VG,READ extrado onde ocorre o mximo

ISENSE. O ISENSE, definido como a diferena entre os estados 1 e 0 (I1-I0) e o VG,READ
so plotados em funo da polarizao de dreno, conforme mostra a figura 6.2. Para

ambos, VG,READ e ISENSE, dois diferentes regimes so observados. A polarizao entre
os dois regimes ocorre para VD,READ = 1,2 V. Para baixos valores de VD, o VG,READ e o
78
ISENSE sofrem poucas variaes. Porm, para VD,READ maior que 1,2 V, o VG,READ
-0,8
160
-1,0
140
-1,2
120
100
-1,4
80
-1,6
60
-1,8
40
-2,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
1,6
1,8
Margem de Corrente, ISENSE [A/m]
Tenso de Leitura na Porta, VG,READ [V]
fortemente diminudo e o ISENSE aumentado.
Tenso de Leitura no Dreno, VD,READ [V]
Figura 6.2: Curva experimental de VG,READ e ISENSE em funo de VD,READ.
A fim de entender a diferena entre os dois regimes observados, foram levantadas

diferentes polarizaes de leitura variando a tenso aplicada porta (VG,READ) para baixo
e alto VD, conforme mostrado na figura 6.3. Ao contrrio de VD,READ baixo, uma inclinao
de sublimiar ngreme e maior corrente de dreno I1 so observados para alto VD,READ na
janela de programa. Esta observao consistente com os resultados obtidos por
simulaes (figura 6.4).
220
VD,READ
200
1,55 V
180
0,62 V
160
140
120
I1 I0
100
80
60
40
20
0
-20
-3,0
-2,5
-2,0
-1,5
-1,0
-0,5
0,0
Figura 6.3: Curva experimental da janela de programa para diferentes VD,READ.
79
400
350
VD,READ
2,00 V
0,60 V
300
250
200
I1
I0
150
100
50
0
-3,0
-2,5
-2,0
-1,5
-1,0
-0,5
0,0
Figura 6.4: Curva simulada da janela de programa para diferentes VD,READ.
Para um melhor entendimento da diferena entre estes dois regimes, foram

realizadas simulaes durante a leitura do estado 1 para alto VD,READ e baixo VD,READ.
Alm disso, foram simuladas duas condies diferentes em alto VD,READ. A primeira
condio com o uso do modelo de ionizao por impacto habilitado e o segundo, com o
modelo desabilitado. As simulaes so mostradas na figura 6.5.
220
200
ISENSE [A/m]
180
160
140
120
100
80
60
sem modelo de II
40
0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0 2,2
Figura 6.5: Resultados simulados para ISENSE em funo de VD,READ.
A figura 6.5 mostra o ISENSE extrado de simulaes em funo de VD,READ. Uma

tendncia similar obtida conforme resultados experimentais mostrados na figura 6.2.
Alm disso, quando o modelo de ionizao por impacto desabilitado nas simulaes
com alto VD,READ, o ISENSE cai para nveis de baixos VD,READ. Isto claramente demonstra
80
que a diferena entre os dois regimes de VD,READ est relacionado ao mecanismo da

ionizao por impacto. Para VD,READ alto o suficiente, a ionizao por impacto ocorre
durante a operao de leitura. Portanto, mais lacunas so injetadas no corpo do
dispositivo, o qual resulta numa maior corrente de dreno para o estado 1 e
consequentemente o ISENSE.
6.2
Tempo de Reteno
A figura 6.6 mostra o tempo de reteno experimental para diferentes VD,READ. O

tempo de reteno determinado a 50% de ISENSE. Embora pequenos valores de
ISENSE foram obtidos anteriormente para baixos valores de VD,READ, seus tempos de
reteno foram maiores em comparao com altos valores de VD,READ.

30
Tempo de Reteno [s]
25
20
15
10
5
com II
sem II
0,6
0,8
1,0
1,2
1,4
1,6
1,8
Figura 6.6: Resultados experimentais do tempo de reteno para diferentes VD,READ.
A figura 6.7 mostra o tempo de reteno para as duas diferentes condies (alto e
baixo VD,READ). Em ambos os casos o estado 1 estvel e o tempo de reteno
determinado pela perda do estado 0. Este poderia ser o motivo pelo qual a reteno
seja menor para altos VD,READ. Durante alto VD,READ uma quantidade maior de lacunas so
injetadas no corpo do dispositivo durante a operao de leitura, e se caso o dispositivo
estiver perto da condio de limiar do estado 0, este ser perdido tornando-se estado
1. Tendncias similares foram reproduzidas atravs de simulaes conforme pode ser
visto na figura 6.8.
81
160
140
120
100
80
60
VD = 1,55 V
VD = 0,62 V
40
20
I0
0
1E-7
1E-6
1E-5
I1
1E-4
1E-3
tempo, t [s]
Figura 6.7: Resultados experimentais do tempo de reteno para alto e baixo VD,READ.
300
VD,READ = 2,00 V
VD,READ = 1,20 V
250
200
150
100
50
0
1E-7
1E-6
1E-5
1E-4
1E-3
0,01
0,1
Tempo, t [s]
Figura 6.8: Resultados simulados do tempo de reteno para alto e baixo VD,READ.
Um comportamento abrupto observado na reteno do estado 0 para o caso de

alto VD,READ. Alm disso, no caso de baixo VD,READ o nvel de corrente do estado 0
ligeiramente maior que para o caso de alto VD,READ. preciso observar que no foi
introduzido nenhum defeito no dispositivo simulado, o qual resulta num maior tempo de
reteno.
82
6.3
Operao de Mltiplas Leituras
Atravs dos resultados obtidos previamente esperado um maior nmero de

operaes de leitura sem a necessidade de refrescamento do dado para a condio de
baixo VD,READ devido s lacunas no serem injetadas durante a operao de leitura. De
fato, conforme mostra a figura 6.9 para alto VD,READ o dado perdido depois de 22 leitura
consecutivas, enquanto para baixo VD,READ foi possvel efetuar 30 leituras consecutivas
sem a necessidade de um refrescamento do dado conforme mostra a figura 6.10.
VD,READ = 2,00 V
Escrita '1'
300
VG,READ = -1,50 V
Escrita '0'
ISENSE [A/m]
250
Leitura de 30 vezes o '1'
200
perda do bit
aps 22 leituras
150
100
50
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
tempo, t [s]
Figura 6.9: Resultados simulados de mltiplas leituras (30x) para alto VD,READ.
VD,READ = 0.60 V
VG,READ = -1.10 V
200
Escrita '1'
ISENSE [A/m]
150
Escrita '0'

100
50
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
tempo, t [s]
Figura 6.10: Resultados simulados de mltiplas leituras (30x) para baixo VD,READ.
83
7 CONCLUSES E PRXIMAS ETAPAS DO TRABALHO
7.1
Concluses
Neste trabalho estudou-se o comportamento de uma clula de memria 1TFBRAM (clula de memria dinmica de acesso aleatrio de nico transistor com efeito
de corpo flutuante) utilizando um transistor SOI UTBOX (Silicon-on-Insulator Ultra Thin
Buried Oxide). Dentre as possveis maneiras de programao do dado 1 desta
tecnologia foram abordadas neste trabalho a programao pelos mtodos GIDL (Gate
Induced Drain Leakage) e BJT (Bipolar Junction Transistor).
Pelo mtodo de escrita por GIDL foi possvel operar a clula de memria em alta
velocidade sem dissipar potncia expressiva mostrando que esse mtodo bastante
promissor para a tecnologia low-power high-speed. Alm disso, os resultados mostram
que usando o ponto ZTC (Zero Temperature-Coefficient) durante a leitura do dado, o
nvel de corrente do estado 0 se torna estvel com a variao da temperatura. Isto
permite maior confiabilidade e maior tempo de reteno sem a necessidade da adio de
um circuito de calibrao automtica da corrente de referncia em funo da
temperatura.
Estudando a influncia das espessuras do filme de silcio e do xido enterrado
observou-se uma forte dependncia da tenso mnima de dreno para a escrita do dado
1. Quando estas espessuras ficam mais finas a tenso de escrita aumenta
significativamente. Observou-se tambm que com o aumento da temperatura, a tenso
mnima de dreno necessria para escrever o dado 1 diminui, assim como o tempo
necessrio para a ativao do efeito BJT necessrio para esta escrita e isto
interessante para esta operao, porm, notou-se que o aumento da temperatura
prejudica o tempo de reteno devido ao aumento da corrente de fuga de lacunas na
juno PN.
Na anlise sobre o impacto que a primeira e a segunda porta causam na margem
de sensibilidade de corrente e no tempo de reteno, verificou-se que dependendo da
tenso aplicada porta durante a condio de armazenamento do dado, o tempo de
reteno pode ser limitado ou pela gerao ou pela recombinao dos portadores
(lacunas). Observou-se tambm que a melhor polarizao da segunda porta deveria ser
alta o suficiente para induzir o efeito do corpo flutuante necessrio para escrever o dado
84
1, porm abaixo da tenso de limiar desta interface para evitar a inverso do canal, o
qual impossibilitaria a escrita do dado 0. Notou-se ainda que a reteno mais
dependente da polarizao da segunda porta que a margem de sensibilidade de
corrente. Levando em considerao que o tempo de reteno um parmetro mais
crtico e que tambm a variao da margem de sensibilidade de corrente em funo da
polarizao da segunda porta muita pequena, maior ateno foi dada para otimizar o
tempo de reteno. Concluiu-se que a melhor polarizao durante a condio de
armazenamento do dado deve ser a primeira porta em modo acumulao e a segunda
porta em modo depleo.
No estudo da polarizao de dreno, durante a operao de leitura, foi observado
que quando aplicado alta tenso de dreno obtido alta margem de sensibilidade de
corrente, porm ao mesmo tempo esta polarizao prejudica o dado 0 devido ao alto
nvel de gerao de lacunas induzidas pela ionizao por impacto, o qual diminui o
tempo de reteno e destri o dado 0 quando aplicado operaes de mltiplas
leituras. Baixo nvel de tenso aplicado ao dreno durante a operao de leitura tem
apresentado melhor desempenho em operaes de mltiplas leituras sem perder o dado
armazenado mesmo aps trinta leituras consecutivas. Alm disso, foi possvel obter
maior tempo de reteno. Baixa tenso de dreno durante a leitura deveria ser
considerada a fim de se obter maior tempo de reteno, levando em conta que este o
parmetro mais crtico para esta tecnologia.
7.2
Propostas para prximos Trabalhos
Como proposta para continuao do trabalho fica indicado um estudo mais

especfico do impacto da polarizao do substrato sobre os principais parmetros da
clula de memria 1T-FBRAM, so eles margem de sensibilidade de corrente, tempo de
disparo de escrita, e tempo de reteno. Visto que quando aplica-se um pulso no
substrato durante a escrita do dado 1 ao invs de manter uma tenso constante,
obtido maior tempo de reteno conforme visto na figura 7.1.
Tenso [V]
85
2,0
1,5
1,0
0,5
0,0
-0,5
-1,0
-1,5
-2,0
-2,5
UTBOX
T = 85 C
200
VG
VD
ID [A/m]
160
120
VB
ID
80
40
0
0
20
40
60
80
100
120
tempo, t [ns]
Figura 7.1: Programao de uma clula de memria 1T-DRAM com aplicao de um pulso em VB.
A figura 7.2 mostra que o tempo de reteno aumentou 3,5 vezes em relao ao
tempo de reteno obtido para VB mantido sempre constante em 2,0 V.
250
200
150
VB pulsado na escrita '1'

VB constante 2.0 V
UTBOX
T = 85 C
100
I1
I0
50
0
1E-7
1E-6
1E-5
1E-4
1E-3
0,01
0,1
Tempo de Reteno [s]
Figura 7.2: Comparativo do tempo de reteno com VB mantido sempre constante versus aplicao de um
pulso em VB somente durante a escrita do dado 1.
86
7.3
Publicaes em Conferncias
Almeida, L. M.; Martino, J. A.; Simoen, E.; Claeys, C.; Improved Analytical Model
for ZTC Bias Point for Strained Tri-gates FinFETs, SBMicro 2010 25th International
Symposium on Microelectronics Technology and Devices, So Paulo, v. 31, p. 385, 2010.
Martino, J. A.; Camillo, L. M.; Almeida, L. M.; Simoen, C.; Claeys, C; ZeroTemperature-Coefficient of Planar and MuGFET SOI Devices, ICSICT2010 10th
International Conference on Solid-State and Integrated Circuit Technology, Shangai, v.
03, p. 1753, 2010.
Nicoletti, T.; dos Santos, S. D.; Almeida, L. M.; Martino, J. A.; Simoen, E.; Claeys,
C.; Rotated SOI MuGFETs at High-Temperatures, EuroSOI 2011 7th Workshop of the
Thematic Network on Silicon-on-Insulator Techlonogy, Devices and Circuits
Almeida, L. M.; Sasaki, K. R. A.; Aoulaiche, M.; Simoen, E.; Claeys, C.; Martino J.
A.; Analysis of UTBOX 1T-DRAM Memory Cell at High Temperatures, SBMicro 2011
26th International Symposium on Microelectronics Technology and Devices, Joo Pessoa,
v. 39, p. 61, 2011.
Andrade, M. G. C.; Almeida, L. M.; Martino, J. A.; Aoulaiche, M.; Simoen, E.; C.
Claeys, C.; Gateless 1T-DRAM on n-Channel Bulk FinFETs, CSTIC 2012 China
Semiconductor Technology International Conference, 2012.
Sasaki, K. R. A.; Almeida, L. M.; Martino, J. A.; Aoulaiche, M.; Simoen, E.; Claeys,
C.; Temperature Influence on UTBOX 1T-DRAM Using GIDL for Writing Operation,
ICCDCS 2012 8th International Caribbean Conference on Devices, Circuits and
Systems, 2012.
Almeida, L. M.; Sasaki, K. R. A.; Aoulaiche, M.; Collaert, N.; Simoen, E.; Claeys,
C.; Martino, J. A.; Jurczak, M.; The Dependence of Sense Margin and Retention Time on
the Front and Back Gate, EuroSOI 2012 Proceedings of 8th Workshop of the Thematic
Network on Silicon on Insulator technology, Devices and Circuits, p. 23, 2012.
87
Rodriguez, A. L.; Andrade, M. G. C.; Aoulaiche, M.; Almeida, L. M.; Claeys, C.;
Tejada, J. A. J.; Jurczak, M.; Simoen, E.; Defect Analysis in UTBOX SOI nMOSFETs by
Low-Frequency Noise, EuroSOI 2012 Proceedings of 8th Workshop of the Thematic
Network on Silicon on Insulator technology, Devices and Circuits, 2012.
Almeida, L. M.; Aoulaiche, M.; Sasaki, K. R. A.; Nicoletti, T.; Andrade, M.G.C.;
Collaert, N.; Simoen, E.; Claeys, C.; Martino, J. A.; Jurczak, M.; Comparison between low
and high read bias in FB-RAM on UTBOX FDSOI devices, ULIS 2012 - 13th International
Conference on Ultimate Integration on Silicon, 2012.
Nicoletti, T.; Santos, S.; Almeida, L. M.; Aoulaiche, M.; Veloso, A.; Simoen, E.;
Claeys, C.; Martino, J. A.; Jurczak, M.; Temperature Dependence on Sub-69 nm UTBOX
FDSOI Devices: the Digital/Analog Performance of Extension-less Structures, ULIS 2012
- 13th International Conference on Ultimate Integration on Silicon, 2012, a ser publicado.
Aoulaiche, M.; Collaert, N.; Blomme, P.; Caillat, C.; Mahatme, M.; Almeida, L. M.;
Simoen, S.; Altimime, L.; Groeseneken, G.; Jurczak, M.; Effect of interface states on 1TFBRAM cell retention, IRPS 2012 International Reliability Physics Symposium, 2012.
Sasaki, K. R. A.; Almeida, L. M.; Martino, J. A.; Comparison of GIDL and BJT
effect for Writing Operation in UTBOX 1TDRAM at high temperatures, Seminatec 2012 Workshop on Semiconductors, and Micro & Nano Technology, 2012.
Simoen, E.; Rodriguez, A. L.; Tejada, J. A. J.; Aoulaiche, M.; Almeida, L. M.;
Caillat, C.; Veloso, A.; Jurczak, M.; Claeys, C., Is there a correlation between the
retention time and the low-frequency noise of UTBOX SOI nMOSFETs?, ESSDERC 2012
42nd European Solid-State Device Research Conference, aceito.
Simoen, E.; Andrade, G. M. C.; Almeida, L. M.; Aoulaiche, M.; Caillat, C.; Jurczak,
M.; Claeys, C.; On the variability of the low-frequency noise in UTBOX SOI nMOSFETs,
SBMicro 2012 27th International Symposium on Microelectronics Technology and
Devices, Braslia, 2012, submetido.
88
Sasaki, K. R. A.; Almeida, L. M.; Martino, J. A.; Impact of the Extension Region
Concentration on the UTBOX 1T-FBRAM, SBMicro 2012 27th International Symposium
on Microelectronics Technology and Devices, aceito.
7.4
Publicaes em Revistas
Almeida, L. M.; Sasaki, K. R. A.; Aoulaiche, M.; Simoen, E.; Claeys, C.; Martino J.
A.; One Transistor Floating Body RAM Performances on UTBOX Devices Using the BJT
Effect, JICS 2012 Journal of Integrated Circuits and Systems, 2012.
Almeida, L. M.; Sasaki, K. R. A.; Caillat, C.; Aoulaiche, M.; Collaert, N.; Simoen,
E.; Claeys, C.; Martino, J. A.; Jurczak, M.; The Dependence of Sense Margin and
Retention Time on the Front and Back Gate, Solid State Electronics, 2012, aguardando
avaliao.
Aoulaiche, M.; Nicoletti, T.; Almeida, L. M.; Simoen, E.; Veloso, A.; Blomme, P.;
Groeseneken, G.; Jurczak, M.; Junction field effect on the retention time for one
Transistor Floating Body RAM memory, IEEE Transactions on Electron Devices, 2012, a
ser publicado.
Nicoletti, T.; Aoulaiche, M.; Almeida, L. M.; Santos, S. D.; Martino, J. A.; Veloso,
A.; Jurczak, M.; Simoen, E.; Claeys, C.; The Dependence of Retention Time on Gate
Length in UTBOX FBRAM with Different Source/Drain Junction Engineering, Electron
Devices Letter, 2012, publicado.
Abraham, L. R.; Tejada, J. A. J.; Bolvar, S. R.; Almeida, L. M.; Aoulaiche, M.;
Claeys, C.; Simoen, E.; Dependence of Generation-Recombination noise with gate
voltage in FD SOI MOSFETs, IEEE TED, 2012, aceito.
89
ANEXO A MTODOS DE EXTRAO DA TENSO DE LIMIAR E DA

TRANSCONDUTNCIA PARA O CLCULO DO PONTO INVARIANTE
COM A TEMPERATURA
Aqui sero apresentados os mtodos de extrao dos parmetros eltricos de
maior influncia necessrios para a determinao da tenso de polarizao do ponto
invariante com a temperatura.
Como visto no captulo dois, com o aumento da temperatura, a tenso de limiar
diminuda e isso provoca um aumento na corrente de dreno, enquanto que a
transcondutncia degradada provocando a diminuio da corrente de dreno. Devido a
esses comportamentos citados, ocorre uma compensao que leva a um nico ponto
caracterstico na curva ID x VG conhecido como o ponto invariante com a temperatura
(ZTC).
Visto que a tenso de limiar e a transcondutncia so os dois parmetros que
influenciam diretamente no ponto ZTC, a seguir sero apresentados os mtodos para se
extrair seus valores.
A.1
Tenso de Limiar
Para extrair a tenso de limiar sero utilizados dois mtodos, o mtodo da

segunda derivada quando o dispositivo estiver operando na regio linear, e o segundo
mtodo o da raiz de ID quando o dispositivo estiver operando na regio de saturao.
A.1.1 Mtodo da Segunda Derivada

O mtodo da segunda derivada [76] consiste em derivar a curva ID x VG duas
vezes o qual a tenso de limiar se d no ponto mximo da derivada transcondutncia.
um mtodo simples e preciso como mostra a figura A.1.
90
0,4

L = 900 nm
0,3 W fin = 25 nm
Hfin = 60 nm
gmmx = 48 A/V
dgm / dVG [mA/V ]
0,2 VDS = 50 mV
40
30
0,1
gm [A/V]
50
20
0,0
10
-0,1
VTH = 0,53 V
0,0
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura A.1: Extrao da tenso de limiar pelo mtodo da segunda derivada.
A.1.2 Mtodo da Raiz de ID

O mtodo da raiz de ID utilizado para extrair a tenso de limiar para altos valores
de VD, ou seja, quando o dispositivo estiver operando na regio de saturao. Para
extrair a tenso de limiar basta fazer a extrapolao linear da reta obtida na curva
ID1/2xVG como mostra a figura A.2. Atravs da extrapolao da reta ser determinado o
ponto onde se intercepta o eixo de VG, esse ponto de cruzamento a tenso de limiar do
dispositivo.
14
10
ID
1/2
1/2
[mA ]
12

L = 900 nm
W fin = 25 nm
Hfin = 60 nm
VDS = 1,2 V
6
4
VTH = 0,48 V
2
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura A.2: Extrao da tenso de limiar pelo mtodo da raiz de ID.
91
A.2
Transcondutncia
Neste trabalho utilizada a transcondutncia como um dos parmetros para se

calcular o ponto ZTC ao invs da mobilidade, pois a obteno da transcondutncia
muito simples sendo necessrio apenas derivar a curva IDxVG. No caso da obteno da
mobilidade preciso saber precisamente os valores do comprimento de canal (L), a
largura do canal (W) e tambm a espessura do xido de porta (tox), sendo este ltimo o
mais crtico.
Para a extrao da transcondutncia para baixos valores de VD, ou seja, quando o
dispositivo est na regio linear, basta obter a primeira derivada da curva ID x VG. Neste
caso, extrada a transcondutncia mxima (gmmax). A figura A.3 mostra a extrao da
transcondutncia mxima.
50
gmmx = 48 A/V
gm [A/V]
40
30
20

L = 900 nm
W fin = 25 nm
10
Hfin = 60 nm
0
0,0
VDS = 50 mV
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura A.3: Extrao da transcondutncia mxima para a regio linear.
No caso da regio de saturao, para extrair a transcondutncia, foi utilizada a

mesma metodologia para se obter a tenso de limiar, o mtodo da Raiz de ID. Assim, no
grfico ID1/2 x VG obtido o coeficiente angular da reta e ento calculada a
transcondutncia.
A obteno do coeficiente angular da reta do grfico ID1/2 x VG mostrada a seguir
a partir da equao da corrente de dreno para regio de saturao.
ID =
Onde:
2
.(VG VTH )
2.n
(A.1)
92
W .Cox .n
=
L
ID =
2.n
.VG
(A.2)
2.n
.VTH
(A.3)
Pela equao A.3 possvel identificar os coeficientes e as variveis da equao

da reta (y=b.x+a). Onde:
ID = y
2.n
=b
VG = x
2.n
.VTH = a
(A.4)
(A.5)
(A.6)
(A.7)
E por meio da equao A.5 obtida a equao da transcondutncia em funo do

coeficiente angular (b).
b2 =
2.n
W .Cox . n
2.n.L
b 2 .2.n.L
L
n =
=
.gm
W .Cox
Cox .W .VDS
gm = b 2 .2.n.VDS
(A.8)
(A.9)
(A.10)
93
Obtido o coeficiente angular possvel determinar a transcondutncia por meio da

equao A.10.
A figura A.4 mostra a obteno do coeficiente angular (b) atravs da curva
ID
1/2
x VG.
14
10
ID
1/2
1/2
[mA ]
12
8
6
4
2
0
0,0

L = 900 nm
W fin = 25 nm
Hfin = 60 nm
VDS = 1,2 V
1/2
ID
= a + b . VG
a = -0,00991
b = 0,02062
2
gm = b .2.n.VDS
-3
gm = 1,033.10 A/V
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura A.4: Extrao da transcondutncia para a regio de saturao.
Vale observar tambm que para se obter a tenso de limiar, basta dividir os
coeficientes a e b.
VTH =
A.3
a 0,00991
=
= 0,48V
b 0,02062
Fator de Degradao da Transcondutncia
A degradao da transcondutncia em funo da temperatura est diretamente

ligada degradao da mobilidade que devido ao espalhamento dos fnons em
temperaturas elevadas [36, 37, 38], como visto no captulo 2.
A figura A.5 mostra a curva gm x VG para diferentes temperaturas a qual
possvel observar sua degradao.
94
50
gm []
40
SOI nMOS FinFET Porta Tripla

L = 910 nm
VDS = 50 mV
de 298 K
at 473 K
298 K
323 K
373 K
473 K
30
20
10
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura A.5: Curva gm x VG obtida experimentalmente em um dispositivo SOI nMOSFET de porta tripla
operando na regio linear para uma faixa de temperatura entre 298 e 473 K.
Como j visto anteriormente, utilizada a transcondutncia como um dos

parmetros para se calcular o ponto ZTC ao invs da mobilidade, pois a obteno da
transcondutncia muito simples sendo necessrio apenas derivar a curva IDxVG. A
equao da transcondutncia para a temperatura T1 dada por:
gm1 = n1Cox
W
VDS
L
(A.11)
Como os parmetros Cox, W, L, e VDS no so dependentes da variao da

temperatura pode se dizer que:
gm1 n1
=
gm2 n 2
(A.12)
Portanto, o fator de degradao da transcondutncia pode ser obtido pela

equao A.13:
gm2 n 2 T1
=
=
gm1 n1 T2
(A.13)
95
Isolando o fator (c) obtm se:
c=
log( g m 2 ) log( g m1 )
log(T1 ) log(T2 )
(A.14)
96
ANEXO B - CLCULO DO PONTO INVARIANTE COM A TEMPERATURA

Como descrito anteriormente, um dos principais objetivos no desenvolvimento de
circuitos analgicos de se obter estabilidade para uma larga faixa de temperatura
garantindo assim que parmetros importantes no sofram alteraes significativas por
um longo perodo de funcionamento, ou seja, interessante manter um ponto de
operao constante, aos quais as caractersticas corrente-tenso apresentem pouca ou
nenhuma variao em funo da temperatura. possvel se obter esta caracterstica se
o circuito estiver polarizado prximo ao ponto invarivel com a temperatura (ZTC).
Por definio, o ponto ZTC representa a polarizao da porta que garante que a
corrente de dreno permanea constante mesmo com as variaes de temperatura [77].
Este ponto atingido quando a degradao da mobilidade compensa o deslocamento da
tenso de limiar com a temperatura conforme pode ser visto na figura B.1. A diminuio
da mobilidade e da tenso de limiar so os principais fatores que contribuem para a
posio do ponto ZTC [78].
de 298 K
at 523 K
Figura B.1: Curva IDxVG obtida experimentalmente em um dispositivo SOI nMOSFET de porta tripla
detalhando o ponto ZTC.
O ponto ZTC j foi amplamente estudado para dispositivos de porta nica, tanto
para parcialmente quanto para totalmente depletados [79], assim como em funo do
fator de degradao da mobilidade com a temperatura (c) [80, 81], em funo do
comprimento de canal (L) [82], e tambm em funo da tenso aplicado ao terminal de
dreno (VDS) [82].
97
Nesse anexo ser apresentado um modelo simples para o estudo do ponto ZTC,
operando tanto na regio linear quanto de saturao para dispositivos de mltiplas
portas.
B.1
Regio Linear
A corrente de dreno na regio linear dada na equao B.1 [33]:
I DS1 =
n1 .Cox .W
L
(VG VTH 1 ).VDS
n1.VDS
(B.1)
onde:
IDS1: a corrente de dreno para a temperatura T1 = 298 K;
n1: a mobilidade para a temperatura T1;
VTH1: a tenso de limiar para a temperatura T1;

n1: o fator de corpo para a temperatura T1.
Para uma temperatura T2 maior que T1, a equao B.1 fica da seguinte forma:
I DS 2 =
n 2 .Cox .W
L
n2 .VDS
(VG VTH 2 ).VDS
(B.2)
onde:
IDS2: a corrente de dreno para a temperatura T2 > T1;
n2: a mobilidade para a temperatura T2;
VTH2: a tenso de limiar para a temperatura T2;

n2: o fator de corpo para a temperatura T2.
Como j dito anteriormente, o ponto ZTC representa a polarizao da porta que
garante que a corrente de dreno permanea constante mesmo com as variaes de
temperatura, ou seja, quando VG = VZTC implicar em ID = IZTC. Assim tem se a seguinte
igualdade:
98
n1.Cox .W
L
n1 .VDS
n2 .VDS
n 2 .Cox .W
(VZTC VTH 1 ).VDS
=
(VZTC VTH 2 ).VDS
(B.3)
Considerando que a variao do fator de corpo (n) em funo da temperatura

desprezvel, pode se assumir que n = n1 = n2, assim a equao B.3 pode ser simplificada
e com isso obtm se o modelo de ZTC para a regio linear (equao B.4) [79].
VZTC =
n1 .VTH 1 n 2 .VTH 2 n.VDS

+
n1 n 2
2
(B.4)
Segundo a equao A.12, o modelo do ponto ZTC (equao B.4) pode ser
reescrita da seguinte maneira:
VZTC =
gm1.VTH 1 gm2 .VTH 2 n.VDS

+
gm1 gm2
2
(B.5)
VTH2 e gm2 podem ser calculados pelas equaes B.6 e B.7, respectivamente.
VTH 2 = VTH 1 +
VTH
.(T2 T1 )
T
(B.6)
T
gm2 = 1 .gm1
T2
(B.7)
Substituindo a equao B.6 e B.7 em B.5, a equao de VZTC pode ser reescrita
como:
VZTC
T
VTH 1 1
T2
=
.VTH 1 + TH .(T2 T1 )
T
T
1 1
T2
n.VDS
2
(B.8)
99
Cujo
VTH
dado pela equao 2.14 e c pela equao A.14.
T
A figura B.2 mostra a curva ID x VG na regio linear para temperaturas diferentes, o

qual possvel observar o ponto ZTC.
7
6
IDS [A]
5
4
3
2

L = 900 nm
VDS = 50 mV
298K
323K
373K
423K
473K
523K
de 298 K
at 523 K
ponto ZTC
1
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
operando na regio linear para uma faixa de temperatura entre 298 e 523 K.
B.2
Regio de Saturao
A corrente de dreno na regio de saturao dada na equao B.9 [33]:
I DS1 =
n1 .Cox .W (VG VTH 1 )2

.
(B.9)
2.n1
Para uma temperatura T2 maior que T1, a equao 4.9 fica da seguinte forma:
I DS 2 =
n 2 .Cox .W (VG VTH 2 )2

L
2.n2
Para VG = VZTC implicar em ID = IZTC. Assim tem se a seguinte igualdade:
(B.10)
100
n1.Cox .W (VZTC VTH 1 )2

L
2.n1
n 2 .Cox .W (VZTC VTH 2 )2

L
2.n2
(B.11)
Considerando que a variao do fator de corpo (n) em funo da temperatura

tambm seja desprezvel, pode se assumir que n = n1 = n2, assim a equao B.11 pode
ser simplificada e com isso obtm se o modelo de ZTC para a regio linear (equao
B.12) [79].
VZTC = A + A 2 B
(B.12)
Cujos termos A e B so respectivamente:
VTH 1.n1 VTH 2 .n 2

n1 n 2
(B.13)
2
2
VTH
1. n1 VTH 2 . n 2
B=
n1 n 2
(B.14)
A=
Como j visto anteriormente, pode-se escrever as equaes B.13 e B.14 da

seguinte maneira:
VTH 1.gm1 VTH 2 .gm2

gm1 gm2
(B.15)
2
2
VTH
1 .gm1 VTH 2 .gm2
B=
gm1 gm2
(B.16)
A=
Substituindo as equaes B.6 e B.7 na equao B.15, o termo A pode ser

reescrito conforme a equao B.17.
101
A=
T
VTH 1 VTH 1 + TH .(T2 T1 ). 1
T
T2
T
1 1
T2
(B.17)
Substituindo as equaes B.6 e B.7 na equao B.16, o termo B pode ser

reescrito conforme a equao B.18.
2
TH 1
V
B=
Cujo
VTH 1 + TH .(T2 T1 )
T
T
1 1
T2
T
. 1
T2
(B.18)
VTH
dado pela equao 2.14 e c pela equao A.14.
T
A figura B.3 mostra a curva ID x VG na regio de saturao para temperaturas

diferentes, a qual possvel observar o ponto ZTC.
70
60
IDS [A]
50
40
30
20
10
0
0,0

L = 900 nm
VDS = 1.2 V
298K
323K
373K
423K
473k
523K
0,2
de 298 K
at 523 K
Ponto ZTC
0,4
0,6
0,8
1,0
1,2
VG [V]
operando na regio de saturao para uma faixa de temperatura entre 298 e 523 K.
102
B.3
Caractersticas dos Dispositivos
Os dispositivos utilizados neste trabalho foram fabricados no IMEC, Blgica, em

substratos SOI convencionais (referncia), e biaxialmente tensionados (sSOI). Na figura
B.4 apresentado o esquemtico do dispositivo de porta tripla. A largura do canal efetivo
Wef (W fin + 2.Hfin).Nfin, cujo W fin a largura do fin, Hfin a altura do fin, e Nfin o nmero
de fin.
O dispositivo estudado possui as seguintes dimenses: comprimento do canal (L)
de 900 nm, espessura equivalente do xido de porta (EOT) de 1,9 nm, altura do fin (Hfin)
de 65 nm, largura do filete (W fin) de 20 nm, o nmero de filetes (Nfin) de 5 com 1 m de
espaamento entre eles e a espessura de xido enterrado (tBox) de 150 nm. O filme Si
tem uma dopagem (Na) de 1x1015 cm-3, ou seja, no intencionalmente dopado. Mais
informaes sobre o processo de fabricao podem ser encontradas em [83].
Figura B.4: Esquemtico da estrutura do dispositivo SOI nMOSFET de porta tripla
B.4
Variao da Tenso de Limiar em funo da Temperatura
A dependncia da tenso de limiar com a temperatura pode ser obtida atravs da

equao 2.23, e utilizando os valores de Cox = 18,2.10-7[F/cm2] (EOT = 1,9 nm) e tSi = 20
nm dos dispositivos em estudo obtm-se uma sensibilidade de -0,606 mV/K conforme
demonstrado a seguir.
103
2.18,2 x107.k ln(T )

VTH k 1
mV

= + ln 2
= 0,606
16
7
T
q 2
2
K
q .3,9 x10 .20 x10
Observando a curva da tenso de limiar em funo da temperatura obtida
experimentalmente observam-se valores bem prximos do calculado teoricamente.
0,48
0,46
0,44
VTH = -0,6 mV/K
VTH [V]
0,42
0,40
0,38
0,36
0,34
0,32
0,30
Referncia
Biaxial
L = 900 nm
300
350
400
450
500
Temperatura [K]
Figura B.5: Curva da Tenso de Limiar em funo da temperatura para dispositivos SOI nMOSFET de
porta tripla
Na figura B.5 observa se que todos os dispositivos apresentam uma sensibilidade

em torno de -0,6 mV/K. observado tambm que os dispositivos tensionados
apresentam menor tenso de limiar quando comparados com os dispositivos de
referncia. Estudos anteriores relatam este comportamento [84, 85]. Uma possvel
explicao para este fenmeno que quando uma tenso mecnica aplicada ao canal,
a faixa proibida (Eg) diminui [86] e, conseqentemente tambm diminui a tenso de
limiar.
B.5
Fator de Degradao da Transcondutncia
O comportamento da transcondutncia (gm) em funo da temperatura foi

estudado em [87] e foi verificada a sua degradao com o aumento da temperatura. A
reduo da transcondutncia mxima em funo da temperatura para VDS = 50 mV
dada na figura B.6.
104
25

L = 900 nm
VDS = 50 mV
gmmax [S]
20
15
10
Referncia
Biaxial
5
300
350
400
450
500
Temperatura [K]
Figura B.6: Curva da transcondutncia mxima em funo da temperatura para dispositivos SOI nMOSFET
de porta tripla para faixa de temperatura 298-473 K
A degradao observada na figura B.6 pode ser explicada pela diminuio da

mobilidade devido ao espalhamento dos fnons com o aumento da temperatura [10, 37,
38].
Embora a transcondutncia seja maior para dispositivos tensionados sua
degradao em funo da temperatura mais pronunciada, como pode ser visto na
figura B.7. Uma possvel explicao para esse fenmeno que, embora os dispositivos
tensionados apresentem menor resistncia total, notou-se que sua variao em funo
da temperatura maior e, portanto, isto pode causar uma maior degradao da
transcondutncia.
-80
gm/T [pS/K]
-70
-60

L = 900 nm
VDS = 50 mV
-50
-40
-30
-20
-10
0
Referncia
Biaxial
350
400
450
500
Temperatura [K]
Figura B.7: Curva da sensibilidade da transcondutncia em funo da temperatura, gm / T em (pS / K)

obtida experimentalmente para dispositivos SOI nMOSFET de porta tripla.
105
O fator de degradao da transcondutncia em funo da temperatura (c) pode

ser calculado pela equao A.14.
Neste estudo verificou-se que o fator c varia em funo da temperatura como pode
ser visto na figura B.8.
1.4

L = 900 nm
VDS = 50 mV
1.2
1.0
0.8
0.6
Referncia
Biaxial
350
400
450
500
Temperatura [K]
Figura B.8: O Fator (c) em funo da temperatura obtida para dispositivos SOI nMOSFETs de porta tripla.
Conseqentemente o fator (c) pode ser descrito como uma equao linear.
c = a + b.T
(B.19)
As constantes a e b so encontradas experimentalmente e seus valores

dependem da tecnologia do dispositivo. Os dispositivos utilizados neste estudo mostram
os valores de a = 0,49 e b = 0,00154 para a referncia e a = 0,23 e b = 0,00154 para o
dispositivo biaxialmente tensionado.
B.6
Comparao entre o modelo e os resultados experimentais
A fim de validar o modelo descrito anteriormente, resultados experimentais e

dados calculados foram comparados para a determinao da tenso de polarizao
aplicada porta onde ocorre o ponto ZTC.
106
As figuras B.9 e B.10 apresentam as curvas IDxVG obtidas experimentalmente dos

dispositivos de referncia e biaxial, respectivamente, em diferentes temperaturas
operando na regio linear.
SOI nMOSFET Porta Tripla - Referncia

L = 900 nm
VDS = 50 mV
ID [A]
de 298 K
at 523 K
298K
323K
373K
423K
473K
523K
5
4
3
2
1
IZTC
VZTC
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura B.9: Curva IDxVG experimental do dispositivo SOI nMOSFET de porta tripla referncia para
diferentes temperaturas operando na regio linear.
14
SOI nMOSFET Porta Tripla - Biaxial
L = 900 nm
VDS = 50 mV
12
ID [A]
10
de 298 K
at 523 K
298K
323K
373K
423K
473K
523K
8
6
4
2
IZTC
0
0,0
VZTC
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura B.10: Curva IDxVG experimental do dispositivo SOI nMOSFET de porta tripla biaxial para diferentes
temperaturas operando na regio linear.
As figuras B.11 e B.12 apresentam as curvas IDxVG obtidas experimentalmente

dos dispositivos de referncia e biaxial, respectivamente, em diferentes temperaturas
operando na regio de saturao.
107
80
L = 900 nm
VDS = 1,2 V
ID [A]
60
298K
323K
373K
423K
473k
523K
40
20
de 298 K
at 523 K
IZTC
VZTC
0
0,0
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura B.11: Curva IDxVG experimental do dispositivo SOI nMOSFET de porta tripla referncia para
diferentes temperaturas operando na regio de saturao.
120

L = 900 nm
VDS = 1,2 V
100
298K
323K
373K
423K
473k
523K
ID [A]
80
60
40
20
de 298 K
at 523 K
IZTC
0
0,0
VZTC
0,2
0,4
0,6
0,8
1,0
1,2
VG [V]
Figura B.12: Curva IDxVG experimental do dispositivo SOI nMOSFET de porta tripla biaxial para diferentes
temperaturas operando na regio de saturao.
As figuras B.13 e B.14 apresentam os comparativos dos valores VZTC na regio

linear para os dispositivos de referncia e biaxial.
108
1,0
0,9
0,8

L = 900 nm
VDS = 50 mV
VZTC [V]
0,7
0,6
0,5
0,4
0,3
Modelo Proposto
Experimental
0,2
0,1
350
400
450
500
Temperatura [K]
Figura B.13: Curva do ponto VZTC versus a temperatura comparando resultados experimentais e os dados
obtidos atravs do modelo para o dispositivo SOI nMOSFET de porta tripla de referncia operando na
regio linear.
1,0
0,9
0,8

L = 900 nm
VDS = 50 mV
VZTC [V]
0,7
0,6
0,5
0,4
0,3
Modelo Proposto
Experimental
0,2
0,1
350
400
450
500
Temperatura [K]
obtidos atravs do modelo para o dispositivo SOI nMOSFET de porta tripla de biaxial operando na regio
linear.
Pode-se notar que o VZTC em um dispositivo com canal tensionado menor que
para o dispositivo de referncia, devido ao fato que o VTH menor nos dispositivos
tensionados (o Eg menor). Essa observao experimental j foi descrita anteriormente
em [85].
As figuras B.15 e B.16 apresentam os comparativos dos valores VZTC na regio de
saturao para os dispositivos de referncia e biaxial.
109
1,0
Modelo Proposto
Experimental
0,9
0,8
VZTC [V]
0,7
0,6
0,5
0,4
0,3
0,2
0,1

L = 900 nm
VDS = 1.2 V
350
400
450
500
Temperatura [K]
obtidos atravs do modelo para o dispositivo SOI nMOSFET de porta tripla referncia operando na regio
de saturao.
1,0
Modelo Proposto
Experimental
0,9
0,8
VZTC [V]
0,7
0,6
0,5
0,4
0,3
0,2
0,1

L = 900 nm
VDS = 1.2 V
350
400
450
500
Temperatura [K]
obtidos atravs do modelo para o dispositivo SOI nMOSFET de porta tripla biaxial operando na regio de
saturao.
Os erros mximos obtidos pela comparao entre os resultados experimentais e

os dados tericos esto reportados na tabela B.1.
110
Tabela B.1: Erro mximo obtido pelo comparativo entre os dados experimentais e do modelo, em (%).
Temp. (K)
Referncia
Biaxial
Linear
Saturao
Linear
Saturao
323
2,7
1,1
2,7
4,7
373
4,5
1,3
2,4
3,1
423
1,3
5,6
1,3
3,7
473
4,8
0,3
4,6
3,1
523
6,0
2,8
3,9
2,2
111
ANEXO C ESTRUTURA GERADA NO ATHENA

go athena
#####################
# Definio da grade#
#####################
line x loc=0 spac=0.02
tag=esq
line x loc=0.05 spac=0.007

line x loc=0.36 spac=0.02 tag=dir
line y loc=0 spac=0.001
tag=cima
line y loc=0.01 spac=0.005

line y loc=0.02 spac=0.001 tag=cimaox
line y loc=0.03 spac=0.001 tag=baixox
tag=baixo
#####################
#Definio da lmina#
#####################
# Regioes
region silicon xlo=esq xhi=dir ylo=cima yhi=baixo
region silicon xlo=esq xhi=dir ylo=cima yhi=baixox

region oxide xlo=esq xhi=dir ylo=cimaox yhi=baixox
# Concentracao inicial e orientacao cristalografica da lamina

init boron=1e15 orient=100
#################################################################
#Definicao da regiao ativa - os isolantes no foram considerados#
#################################################################
##############
#Ground Plane#
##############
112
implant boron energy=40 dose=1e13 tilt=0 gauss
implant boron energy=60 dose=4e13 tilt=0 gauss
diffuse temp=1000 time=0.5 seconds nitrogen
########################
#Oxido e metal de porta#
########################
deposit oxide thick=0.005 div=4
deposit polysilicon thick=0.1 div=10
# obs.: o athena no tem o TiN, o SiON nem o HfO2, ento depositou-se SiO2 e
# Si-poli para depois alterar suas WFs.
#structure outfile=etapa2_gatestack_rev02.str two.dim
####################
#Litografia - porta#
####################
#abertura da fonte
etch polysilicon start x=0 y=-0.105
etch continue x=0.13 y=-0.105
etch done x=0 y=-0.005
#abertura do dreno
etch polysilicon start x=0.23 y=-0.105
etch done x=0.23 y=-0.005
#structure outf=etapa3_openedSD_rev02.str two.dim
##############
#LDD + Spacer#
##############
#dopagem do LDD
deposit oxide thick=0.005 div=4
implant arsenic energy=5 dose=1e15 tilt=0 gauss
#spacer
113
deposit nitride thick=0.035 div=4
etch nitride start x=0 y=-0.05
etch continue x=0.09 y=0.005
etch done x=0 y=0.005
etch nitride start x=0.27 y=-0.05

etch continue x=0.36 y=0
etch done x=0.27 y=0
etch nitride start x=0.09 y=-0.15

etch oxide start x=0 y=-0.05

etch done x=0 y=0
etch oxide start x=0.27 y=-0.05

etch done x=0.27 y=0
etch oxide start x=0.13 y=-0.11

#structure outf=etapa4_spacer_rev02.str
#####
#SEG#
#####
epitaxy temp=750 time=20 thick=0.030
########################
# remoo dos excessos #
########################
etch silicon start x=0.05 y=-0.18

114
#####
#HDD#
#####
implant arsenic energy=18 dose=3e15 tilt=0 gauss

implant phosphorus energy=8 dose=2e15 tilt=0 gauss
#structure outf=etapa6_HDD_rev02.str
###################
# Spike Annealing #
###################
diffuse temp=1050 time=0.001 SECONDS inert
###################
# Final Sintering #
###################
#diffuse temp=420 time=20 MINUTES F.H2=1 F.N2=1
#########################################
#Definicao dos contatos - fazer no ATLAS#
#########################################
structure outf=UTBOX_ATHENAS_BOX10_TSI20_L100_rev03a.str
quit
115
ANEXO D SIMULAO DE UMA CURVA DINMICA

##################################################################
go atlas simflags="-P 32"
##################################################################
mesh infile=UTBOX_ATHENAS_BOX10_TSI20_L100_DOSE0.str
##################################################################
#########################
#Definicao dos eletrodos#
#########################
# 1-GATE
2-SOURCE
3-DRAIN
electrode
name=gate
electrode
name=source x.min=0
electrode
name=drain
electrode
name=substrate bottom
4-SUBSTRATE
x.min=0.13 x.max=0.23 y.min=-0.005 y.max=-0.005

x.max=0.05 y.min=-0.03 y.max=-0.03
x.min=0.31 x.max=0.36 y.min=-0.03 y.max=-0.03
############################################################
# Especificando as Propriedades de Interface e workfunction#
############################################################
interf
qf=6e11 y.max=0.001
interf
qf=6e11 y.min=0.019
trap region=1 e.level=0.3 acceptor density=2e15 degen=1 sign=1e-11

sigp=1e-19
trap region=1 e.level=0.3 donor
density=1e15 degen=1 sign=5e-18
sigp=5e-11
contact name=gate
workfunc=4.7
###########
# Modelos #
###########
MODELS region=1 srh consrh cvt bbt.kane trap.coulombic print temp=358
MOBILITY REGION=1 MUMAXN.CVT = 360

MOBILITY REGION=1 MUMAXP.CVT = 120
116
MOBILITY REGION=1 GAMN.CVT
MODEL
= 1.0
BB.GAMMA=1.2
IMPACT region=1 SELB

IMPACT region=1 BETAN=4.5
IMPACT region=1 BETAP=4.5
IMPACT region=1 AN1 = 1406e2

IMPACT region=1 AN2 = 1406e2
IMPACT region=1 AP1 = 1342e2
IMPACT region=1 AP2 = 3160e2
#MATERIAL TAUN0=1e-7
#MATERIAL TAUP0=1e-7
###################################
# Metodos + Polarizaes Iniciais #
###################################
METHOD
gummel newton autonr bicgst trap maxtrap=10 carriers=1
solve init
#################################################################
solve prev
solve vgate=0
solve vdrain=0
solve vsource=0
solve vsubstrate=0
solve vsubstrate=1e-3
117
solve vsubstrate=1.2
solve vgate=-1e-3
solve vgate=-10e-3
solve vgate=-25e-3
solve vgate=-50e-3
solve vgate=-100e-3
solve vgate=-200e-3
solve vgate=-250e-3
solve vgate=-500e-3
solve vgate=-800e-3
solve vgate=-1
solve vgate=-1.2
solve vgate=-1.5
solve vgate=-1.9
solve vgate=-2.5
#####################################
# Metodos + Levantamento dos Pulsos #
#####################################
METHOD gummel newton autonr bicgst trap maxtrap=10 carriers=2
log outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5.log master
# 1a parte do grafico (repouso)

solve vgate=-2.5 vdrain=0 ramptime=1e-9 tstop=18e-9 tstep=1e-11
# 2a parte do grafico (escrita '1')

solve vgate=0 vdrain=3.355 ramptime=1e-9 tstop=26e-9 tstep=1e-11
save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_W1.str master
# 3a parte do grafico (escrita '1' continuacao)

solve vgate=0 vdrain=3.355 tstop=28e-9 tstep=1e-11
118
save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_pW1.str master
# 5a parte do grafico (repouso continuacao)

solve vgate=-2.5 vdrain=0 tstop=48e-9 tstep=1e-11
# 6a parte do grafico (leitura)

solve vgate=-1.5 vdrain=3.355 ramptime=1e-9 tstop=56e-9 tstep=1e-11
save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_R1.str master
# 7a parte do grafico (leitura continuacao)

solve vgate=-1.5 vdrain=3.355 tstop=58e-9 tstep=1e-11

#save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_pR1.str master

# 10a parte do grafico (escrita '0')

solve vdrain=0.5 vgate=0 ramptime=1e-9 tstop=86e-9 tstep=1e-11
save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_W0.str master
# 11a parte do grafico (escrita '0' continuacao)

solve vdrain=0.5 vgate=0 tstop=88e-9 tstep=1e-11

save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_pW0.str master

# 14a parte do grafico (leitura)

solve vgate=-1.5 vdrain=3.355 ramptime=1e-9 tstop=116e-9 tstep=1e-11
save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_R0.str master
119
# 15a parte do grafico (leitura continuacao)
solve vgate=-1.5 vdrain=3.355 tstop=118e-9 tstep=1e-11

#save outf= UTBOX_ATHENA_BOX10_TSI20_L100_DOSE0_VGr-1v5_pR0.str master

###################################################
###
FIM
###
###################################################
quit
120
REFERNCIAS BIBLIOGRFICAS
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2001. Tese de Doutorado Universidade de So Paulo.
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Tese Luciano

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LUCIANO MENDES ALMEIDA

ESTUDO DE CLULA DE MEMRIA DINMICA DE APENAS UM

LUCIANO MENDES ALMEIDA

ESTUDO DE CLULA DE MEMRIA DINMICA DE APENAS UM

Tese apresentada Escola Politcnica da

a programao da clula. Porm o tempo de reteno prejudicado (torna-se

ESTRUTURA DO TRABALHO ......................................................................................................... 14

CONCEITOS BSICOS SOBRE A TECNOLOGIA SOI......................................................... 16

TIPOS DE ESTRUTURAS SOI MOSFETS ...................................................................................... 17

PARMETROS ELTRICOS DOS TRANSISTORES SOI MOSFETS ................................................... 22

Tenso de Limiar ...................................................................................................................... 22

Inclinao de Sublimiar ............................................................................................................ 31

EFEITOS PARASITRIOS .............................................................................................................. 32

Efeito da elevao abrupta da corrente (Kink) ......................................................................... 32

Efeito BJT ................................................................................................................................. 33

Efeito de Canal Curto ............................................................................................................... 35

Reduo da Barreira de Potencial Induzida pelo Dreno (DIBL) .............................................. 37

Corrente de Fuga do Dreno Induzida pela Porta (GIDL) ......................................................... 38

DISPOSITIVOS DE MLTIPLAS PORTAS ......................................................................................... 40

Dispositivos de Porta Dupla ..................................................................................................... 41

Dispositivos de Porta Tripla ...................................................................................................... 41

Dispositivos de Porta Tripla mais (3+) ..................................................................................... 42

DISPOSITIVOS PLANARES DE XIDO ENTERRADO ULTRAFINO (UTBOX) ....................................... 43

UTILIZAO DO PONTO INVARIANTE COM A TEMPERATURA NA OPERAO DE

LEITURA DE UMA CLULA DE MEMRIA ....................................................................................... 44

CARACTERSTICAS DO DISPOSITIVO ............................................................................................. 44

ESQUEMA DE PROGRAMAO E LEITURA ..................................................................................... 45

POLARIZAO NO PONTO ZTC NA OPERAO DE LEITURA ............................................................ 49

Margem de Sensibilidade de Corrente ..................................................................................... 50

Tempo de Reteno ................................................................................................................. 52

CLULA DE MEMRIA OPERANDO EM ALTAS TEMPERATURAS .................................. 55

CARACTERSTICAS DOS DISPOSITIVOS ......................................................................................... 56

ANLISES E RESULTADOS ........................................................................................................... 56

Dependncia do efeito BJT com a temperatura....................................................................... 57

Tempo de Reteno ................................................................................................................. 62

INFLUNCIA DA POLARIZAO DE PRIMEIRA E SEGUNDA PORTA SOBRE A

MARGEM DE SENSIBILIDADE DE CORRENTE E O TEMPO DE RETENO ............................... 64

ANALISES E RESULTADOS ........................................................................................................... 65

Margem de sensibilidade de corrente ...................................................................................... 68

Tempo de Reteno ................................................................................................................. 71

ESTUDO DA POLARIZAO DE DRENO DURANTE A OPERAO DE LEITURA.......... 77

POLARIZAO DE LEITURA E A MARGEM DE SENSIBILIDADE DE CORRENTE ..................................... 77

OPERAO DE MLTIPLAS LEITURAS ........................................................................................... 82

CONCLUSES E PRXIMAS ETAPAS DO TRABALHO ..................................................... 83

PROPOSTAS PARA PRXIMOS TRABALHOS ................................................................................... 84

PUBLICAES EM CONFERNCIAS ............................................................................................... 86

PUBLICAES EM REVISTAS ........................................................................................................ 88

ANEXO A MTODOS DE EXTRAO DA TENSO DE LIMIAR E DA TRANSCONDUTNCIA

Mtodo da Segunda Derivada ................................................................................................. 89

Mtodo da Raiz de ID................................................................................................................ 90

FATOR DE DEGRADAO DA TRANSCONDUTNCIA ....................................................................... 93

ANEXO B - CLCULO DO PONTO INVARIANTE COM A TEMPERATURA .................................... 96

REGIO LINEAR .......................................................................................................................... 97

REGIO DE SATURAO .............................................................................................................. 99

CARACTERSTICAS DOS DISPOSITIVOS ....................................................................................... 102

VARIAO DA TENSO DE LIMIAR EM FUNO DA TEMPERATURA ................................................ 102

FATOR DE DEGRADAO DA TRANSCONDUTNCIA ..................................................................... 103

COMPARAO ENTRE O MODELO E OS RESULTADOS EXPERIMENTAIS........................................... 105

ANEXO C ESTRUTURA GERADA NO ATHENA........................................................................... 111

Figura 2.19: Estrutura de um dispositivo UTBOX. ..................................................... 43

Figura 5.13: Resultados experimentais de I1 e I0 em funo de VG,HOLD. O tempo de

Figura 7.2: Comparativo do tempo de reteno com VB mantido sempre constante

reas das junes [m]