18

LE
O
N

LE COURS

Apprendre

llectronique
en partant de zro
Connatre le
semi-conducteur FET
Outre le transistor conventionnel, il
existe un autre semi-conducteur appel
FET, qui peut tre utilis en lectronique pour amplifier aussi bien les
signaux basse frquence que haute frquence.
Le sigle FET signifie Field Effect Transistor, ce qui se traduit par transistor
effet de champ. Dans le langage
courant on dira souvent transistor FET
ou simplement FET.
Ce composant est gnralement reprsent dans les schmas lectriques
par un symbole graphique que vous
pouvez voir sur les figures 472 et 473,
cest--dire par un cercle duquel sortent 3 broches portant les lettres G, D
et S :
La lettre G signifie Gate (porte)
La lettre D signifie Drain
La lettre S signifie Source
Si toutefois, sur un schma lectrique,
vous ne deviez pas trouver les lettres
G, D et S pour identifier les broches de
ce symbole, souvenez-vous de ceci :

Dans les prcdentes leons, nous vous avons expliqu comment

fonctionne un transistor et comment on calcule la valeur des rsistances appliquer sur ses sorties, appeles Base, Emetteur et
Collecteur.
Dans cette leon, nous vous expliquerons le fonctionnement dun
FET. Ce semi-conducteur est un transistor particulier, utilis
pour amplifier les signaux basse et haute frquence.
Comme vous le verrez, pour faire fonctionner correctement un
FET, il est ncessaire de calculer la valeur de deux rsistances
seulement. Celle qui sera relie la sortie appele Drain et celle
qui sera relie la sortie appele Source. Pour ce faire, nous
avons utilis peu de formules mathmatiques, de surcrot trs
simples.
En effectuant ces calculs, vous vous apercevrez que les valeurs
des rsistances que nous devrions utiliser ne se trouvent jamais.
Ne vous en souciez pas pour autant car, si vous choisissez une
valeur standard proche de la valeur calcule, le circuit fonctionnera de la mme manire et sans aucun problme. Donc, si les
calculs vous donnent comme rsultat une valeur de 1 670 ohms,
vous pourrez tranquillement utiliser une rsistance de 1 500 ou
1 800 ohms.
Pour complter cette leon, nous vous proposerons la ralisation
de 3 amplificateurs et vous prsentons un instrument adapt la
mesure de la valeur Vgs de nimporte quel FET. Grce cette
donne, calculer la valeur des deux rsistances sera ensuite beaucoup plus facile et la prcision du rsultat, plus grande.

- La broche Gate est reconnaissable

grce une flche qui part du centre
dune barre verticale ou qui la rejoint.
On applique presque toujours le signal
amplifier sur cette broche.
- La broche Drain est reconnaissable
car elle est dirige vers le haut et galement parce que cest la broche sur
laquelle est prlev le signal amplifi.
- La broche Source est reconnaissable
car elle est dirige vers le bas et que
normalement, on la relie la masse
dalimentation.

ELECTRONIQUE

85

magazine - n 18

LE COURS
N

P
D

Figure 473 : On reconnat les FET de canal N parce que la

flche qui se trouve sur la ligne qui part de leur Gate, est
tourne vers lintrieur. Dans ces FET, le Drain est reli au
positif de lalimentation et la Source, au ngatif.

Figure 474 : Les trois pattes qui sortent du corps dun FET,
peuvent tre disposes dans lordre D-S-G, S-D-G. ou bien
D-G-S.

Si cette flche est dirige vers lextrieur,

ce FET est de type P (voir figure 472).
Si cette flche est dirige vers lintrieur,
ce FET est de type N (voir figure 473).
Signalons que 90 % des FET sont de
type N. La diffrence entre un P et un

S
D

Sur les schmas graphiques, il faut

faire trs attention la flche place
sur la broche Gate.

Figure 472 : On reconnat les FET de canal P parce que la

flche qui se trouve sur la ligne qui part de leur Gate, est
tourne vers lextrieur. Dans ces FET, le Drain est reli au
ngatif de lalimentation et la Source, au positif.

S
G

Figure 475 : Pour identifier les trois pattes, on prend comme

rfrence la forme en demi-lune (figure 474) ou lencoche
mtallique.

N concerne seulement la polarit dalimentation.

Dans les FET canal P, le Drain est
toujours reli au ngatif de lalimentation et la Source, au positif (voir
figure 472).
Dans les FET canal N, le Drain est
toujours reli au positif de lalimentation et la Source, au ngatif (voir figure
473).

Les broches S-G-D

Les trois broches S-G-D qui sortent du
corps dun FET peuvent tre disposes
de faon diffrente en fonction de leur
rfrence et de leur fabricant.
Dans chaque schma lectrique, on
devrait toujours trouver le brochage des
FET utiliss (voir les figures 474 et
475).

Pour amplifier un signal

MOITI

FERM

OUVERT

Le signal amplifier est presque toujours appliqu sur la Gate.

Pour vous faire comprendre comment
cette jonction par vient contrler le
mouvement des lectrons, comparons
le FET un robinet.

Figure 476 : Le levier douverture et de fermeture dun robinet qui simule un FET
est fix dans le sens inverse de celui dun robinet normal.

MOITI

FERM

OUVERT

G
G
G
S

Figure 477 : Pour rduire ou augmenter le flux des lectrons dun FET, il faut
seulement dplacer le levier de la Gate vers le haut ou vers le bas.

ELECTRONIQUE

86

magazine - n 18

Comme nous lavons dj expliqu

propos des transistors conventionnels,
pour laisser passer un flux deau de
moyenne intensit, il faudra positionner le robinet mi-course.
Dans le robinet, qui simule le FET,
le levier douver ture et de fermeture
est remplac par la Gate (voir figure
477).
Donc, si nous dplaons ce levier vers
le haut, le flux de leau cessera, et si
au contraire on le dplace vers le bas,

LE COURS
le flux de leau atteindra son intensit
maximale (voir les figures 476 et 477).
Pour amplifier un signal, ce levier devra
toujours tre positionn mi-course,
car cest seulement dans cette position que leau (les lectrons) sor tira
avec un flux de moyenne intensit.
Si lon dplace alors le levier vers le
bas, le flux de leau augmentera, tandis que si on le dplace vers le haut,
le flux cessera.
Ceci dit, il semble vident que la Gate
dun FET fonctionne dans le sens
inverse de celui de la Base dun transistor de type NPN.
En fait, si on applique une tension de
0 volt sur la Base dun transistor, celui-

ci nest pas conducteur, cest--dire quil

ne laisse passer aucun lectron. Pour
le rendre conducteur, il faut appliquer
une tension positive sur cette jonction.
Si on applique une tension de 0 volt
sur la Gate dun FET, celui-ci laissera
passer un maximum dlectrons. Pour
lempcher dtre conducteur, il faudrait appliquer une tension ngative
sur cette jonction, cest--dire une tension de polarit oppose celle
ncessaire pour un transistor de type
NPN.
Pour mieux vous faire comprendre pourquoi une tension ngative est ncessaire sur la Gate dun FET, on utilisera
le mme levier mcanique avec un
point dappui situ lcart du centre,
comme sur la figure 478.

Nous appelons le ct le plus cour t

Gate et le ct le plus long,
Drain.
Etant donn quun gros poids se trouve
sur le ct du Gate, ce ct sappuiera
sur le sol en soulevant le ct Drain
vers le haut (voir figure 478).
Si on essaie, prsent, de soulever le
ct le plus court vers le haut, la partie oppose se baissera (voir figure
479), mais si on essaie de bouger le
ct le plus court vers le bas, celui-ci
ne pourra pas descendre car il touche
dj le sol (voir figure 480).
Pour permettre la Gate de bouger
aussi bien vers le haut que vers le
bas, on doit ncessairement placer
ce levier en position horizontale, en

IN

DRA

POIDS

POID
GATE

DRAIN

Figure 478 : Pour comprendre le fonctionnement dun FET,

on peut prendre comme exemple un levier mcanique normal.
Etant donn quun gros poids se trouve sur le ct le plus
court de la Gate, le ct oppos, le Drain, sera soulev.

Figure 479 : Si lon pousse la Gate vers le haut, la partie

oppose du Drain se baissera jusqu appuyer sur le sol. La
diffrence de dplacement entre la Gate et le Drain peut
tre compare lamplification.

IN

DRA

POIDS
DRAIN

POID
GATE

Figure 480 : Si lon pousse le ct de la Gate vers le bas, il

ne pourra pas descendre plus car il appuie dj sur le sol.
Pour pouvoir le bouger vers le bas, le levier devrait se trouver
mi-hauteur (voir figure 481).

Figure 481 : Pour mettre le levier en position horizontale, il

faut appliquer le poids de la Gate plus vers son point dappui,
et ce dplacement sobtient en appliquant une tension
ngative sur la Gate.

DRAIN

POIDS
POIDS
DRAIN

Figure 482 : Une fois ce levier en position horizontale, si

lon essaie de pousser la Gate vers le haut, il est vident
que la partie oppose et correspondant au Drain descendra
jusqu toucher le sol.

ELECTRONIQUE

Figure 483 : Si, de la position horizontale, on pousse la Gate

vers le bas, la partie oppose et correspondant au Drain se
lvera. Londe sinusodale que lon appliquera sur la Gate
dplacera ce levier vers le bas ou vers le haut.

87

magazine - n 18

LE COURS

15 V

15 V

R2

POWER
O
F
F

ON

V 20 200 1000 750

2

13,2 V

200

LO

2
200 2m 20m 200m
10 A
10A

R3

R1

COM

Figure 484 : La tension dalimentation relle dun FET est

celle que lon trouvera entre le positif de la pile et la
Source.

dplaant le poids vers son point dappui, comme nous lavons vu sur la
figure 481.
Electroniquement, pour dplacer ce
poids, il suffit dappliquer une tension
ngative sur la Gate.

Cest pour cette raison que le Drain du

FET ne sera pas aliment avec 15 volts,

2m
20m
10A

20K

200m

2K

2
200H
i

2
200 2m 20m 200m
10 A
10A

R3

COM

mais avec une tension de :

15 1,8 = 13,2 volts
En fait, si lon mesure la tension prsente entre le positif dalimentation et
la Source, on lira exactement 13,2 volts
(voir figure 484).

13,2 V

GAIN
12 fois

Lorsquun signal de polarit positive

arrivera sur la Gate, ce ct se baissera (voir figure 483) et, bien sr, lextrmit oppose, le Drain, se lvera.

R2
6,6 V
G

0,5

0,5

Figure 486 : Si une tension gale la moiti de la tension Vcc (voir figure 485),
se trouve sur le Drain dun FET, on pourra amplifier de 12 fois un signal sinusodal
compos dune demi-onde positive et dune demi-onde ngative de 0,5 volt.

Donc, si on alimente le FET laide

dune tension de 15 volts, on devra
appliquer sur la Gate une tension ngative capable de faire descendre la tension prsente sur le Drain 7,5 volts.

13,2 V

Si on alimente le FET avec une tension

de 20 volts, on devra appliquer sur la
Gate une tension ngative capable de
faire descendre la tension prsente sur
le Drain 10 volts.
Il faut signaler que la tension dalimentation Vcc dun FET ne doit jamais
tre mesure entre le positif et la
masse, mais toujours entre le positif
et la Source (voir figure 484), cest
donc la moiti de la tension dalimentation qui est prleve entre le Drain
et la Source (voir figure 485). Cest
pourquoi, si la tension Vcc que lon
applique entre le Drain et la masse est

200

Figure 485 : Le FET sera parfaitement polaris lorsquon

trouvera la moiti de la tension sur les deux pattes, D et S
(voir figure 484).

de 15 volts, mais quune tension de

1,8 volt est prsente aux bornes de la
rsistance R3 relie entre la Source et
la masse, on devra soustraire cette
valeur des 15 volts.

Une fois cette position horizontale obtenue, lorsquun signal de polarit ngative arrivera sur la Gate, ce ct se
lvera (voir figure 482) et, par consquent, lextrmit oppose, le Drain,
descendra.

Il faut signaler quil nest possible de

placer ce levier en position parfaitement
horizontale seulement lorsque la tension ngative applique sur la Gate permet de faire descendre la tension prsente sur le Drain dune valeur gale
la moiti de la valeur Vcc dalimentation.

200m

V-A-

V-A-

R1

LO

2M

200H

OHM

H
I

20

20M

POWER

200

200K

2
i

V 20 200 1000 750

200m

6,6 V

200m

2K

ON

2m
20m
10A

20K

POWER
O
F
F

C1

200

2M
200K

OHM

H
I

200m

20M

POWER

V
20
2

200m

R2
C1

GAIN
12 fois

R2
6,6 V
G

0,7

0,7

Figure 487 : Si on amplifie 12 fois un signal sinusodal compos dune demi-onde

positive et dune ngative de 0,7 volt, le signal amplifi, dpassant les lignes du
trac, subira une lgre distorsion.

ELECTRONIQUE

88

magazine - n 18

LE COURS
qui atteindra une amplitude maximale
de :
13,2 V

GAIN
12 fois

R2

Lorsquune tension de 6,6 volts est

prsente sur le Drain (voir figure 486),
la demi-onde ngative applique sur la
Gate, prendra une valeur de :

8V

0,4

0,5 x 12 = 6 volts

6,6 + 6 = 12,6 volts positifs

par rapport la masse

0,4

Donc, comme vous pouvez le voir sur

la figue 486, notre sinusode restera
lintrieur du trac.
Figure 488 : Si la tension prsente sur le Drain du FET tait non pas de 6,6 mais
de 8 volts, on pourrait viter de couper le signal amplifi en appliquant sur la Gate,
un signal de 0,4 + 0,4 volt au lieu de 0,5 + 0,5.

13,2 V

GAIN
12 fois

0,4

Si on applique sur la Gate, un signal

damplitude gale 1,4 volt crte
crte, cest--dire compos dune demionde positive de 0,7 volt et dune demionde ngative de 0,7 volt, en amplifiant 12 fois ce signal, on devrait
thoriquement prlever sur le Drain un
signal de :

R2

0,7 volt x 12 = 8,4 volts ngatifs

5V

0,4

Figure 489 : Si la tension prsente sur le Drain tait non pas de 6,6 mais de 5
volts, on devrait nouveau appliquer sur la Gate un signal de 0,4 + 0,4 volt, pour
viter que la sinusode ne sorte du trac.

Donc, pour soulever le ct du Drain

mi-course, on ne devra pas relever
entre lui et sa Source une tension de
15 : 2 = 7,5 volts, mais de :
(15 1,8) : 2 = 6,6 volts
(voir figure 485)
Comme la valeur de la tension
Drain/Source est identique celle releve aux bornes de la rsistance R2,
elle est souvent appele VR2.
Pour comprendre pourquoi la tension
sur le Drain doit tre gale la moiti
de celle dalimentation Vcc, prenez une
feuille petits carreaux et tracez-y une
premire ligne en bas correspondant
la Source, et une seconde ligne en
haut, correspondant la tension de
lalimentation (voir figure 486).
Si la tension releve entre le positif de
la pile et la Source du FET est de 13,2
volts (voir figure 484), tracez deux
lignes sur le papier petits carreaux,
une distance de 13,2 petits carreaux
lune de lautre.

Sur la mme feuille de papier, tracez

une troisime ligne correspondant aux
6,6 volts (voir figure 486), qui devraient
correspondre la valeur de tension prsente sur le Drain.
En admettant que le FET amplifie 12
fois un signal, en appliquant sur la Gate
un signal sinusodal de 1 volt crte
crte, cest--dire compos dune demionde positive de 0,5 volt et dune demionde ngative de 0,5 volt (voir figure
486), on obtiendra sur le Drain une
sinusode qui atteindra une valeur maximale de 12 volts crte crte, mais
dont la polarit sera inverse.
Pour comprendre la raison de cette
inversion de polarit de la sinusode,
il suf fit dobser ver les dessins des
figures 482 et 483. En fait, si lon
pousse la Gate vers le haut, le Drain
se baisse, tandis que si on pousse la
Gate vers le bas, le Drain se lve.
On retrouvera donc la demi-onde positive de 0,5 volt, 12 fois amplifie, sur
le Drain avec une polarit ngative

ELECTRONIQUE

89

magazine - n 18

Etant donn que ces deux tensions

sont suprieures aux 6,6 volts prsents
sur le Drain, le signal amplifi devrait
thoriquement tre brutalement
coup sur les deux extrmits,
comme pour le transistor conventionnel. En fait, les FET, corrigeront cet
excs de signal en essayant darrondir, dans les limites du possible, les
deux extrmits (voir figure 487).
Donc, si on amplifie un signal de faon
exagre mais avec un FET, notre oreille
ne percevra pas la distorsion quelle
peut percevoir avec un transistor conventionnel, parce que le signal restera trs
similaire une onde sinusodale.
Il faut toujours se rappeler que, en raison des tolrances des rsistances,
on parvient difficilement obtenir une
tension gale la moiti de lalimentation entre le Drain et la Source.
Donc, pour viter que les deux extrmits de la sinusode ne subissent
plus de dformations, on pourra adopter lune de ces trois solutions suivantes :
Solution 1 :
On applique sur la Gate des signaux
dont lamplitude est infrieure au maximum acceptable. Donc, plutt que dappliquer des signaux de 1 volt crte
crte sur lentre, on pourra se limiter
des signaux de 0,8 volt crte crte,
cest--dire des signaux composs
dune demi-onde positive et dune demionde ngative de 0,4 volt.

LE COURS
De cette faon, mme si une tension
de 8 volts se trouve sur le Drain au lieu
dune tension de 6,6 volts, le signal
restera toujours lintrieur du trac,
mme si la demi-onde positive atteint
la limite suprieure maximale (voir
figure 488).

13,2 V

GAIN
6 fois

R2
6,6 V

En fait, si on amplifie 12 fois la demionde ngative, on obtient sur le Drain

une demi-onde positive, dont la valeur
sera de :

0,7
0,7

0,4 x 12 = 4,8 volts positifs

Si on additionne ces 4,8 volts la tension des 8 volts prsents sur le Drain,
on obtiendra :
8 + 4,8 = 12,8 volts positifs
par rapport la Source

Figure 490 : Si lamplitude du signal que lon appliquera sur la Gate ne russit pas
descendre en dessous des 0,7 + 0,7 volt, pour ne pas courir le risque de couper
les extrmits des deux demi-ondes, on devra rduire le gain en le faisant passer
de 12 environ 6 fois.

et donc on ne dpasse pas la valeur

de la tension dalimentation qui est de
13,2 volts, comme on le voit sur la
figure 488.

13,2 V

GAIN
6 fois

Si on amplifie 12 fois la demi-onde positive, on obtiendra sur le Drain une demionde ngative dune valeur de :
0,4 x 12 = 4,8 volts ngatifs

0,7

8,5 V

R2

0,7

Si on soustrait ces 4,8 volts la tension positive prsente sur le Drain, on

obtiendra :
8 4,8 = 3,2 volts positifs
par rapport la Source
En admettant quune tension de 5 volts
se trouve sur le Drain (voir figure 489),
au lieu dune tension de 6,6 volts, dans
ce cas galement le signal restera toujours lintrieur de son trac.

Figure 491 : En amplifiant 6 fois une sinusode de 0,7 + 0,7 volt, il ne sera pas
ncessaire de tenir compte que la tension prsente sur le Drain est de 8,5 et non
pas de 6,6 volts, parce que la demi-onde positive ne russira jamais dpasser
la limite des 13,2 volts.

13,2 V

En fait, si on amplifie 12 fois la demionde ngative, on obtiendra sur le Drain

une demi-onde positive dont la valeur
sera de :

GAIN
6 fois

R2

0,4 x 12 = 4,8 volts positifs

Si on additionne ces 4,8 volts la tension des 5 volts prsents sur le Drain,
on obtiendra :

0,7

4,7 V

0,7

4,8 + 5 = 9,8 volts positifs

par rapport la Source
Si on amplifie 12 fois la demi-onde positive, on obtiendra sur le Drain une demionde ngative dont la valeur sera de :
0,4 x 12 = 4,8 volts ngatifs
Si on soustrait ces 4,8 volts la tension positive prsente sur le Drain, on

Figure 492 : Si la tension prsente sur le Drain tait de 4,7 volts en raison de
la tolrance des rsistances et non pas des 6,6 volts voulus, en choisissant un
gain de seulement 6 fois, notre sinusode resterait toujours lintrieur de son
trac.

obtiendra :
5 4,8 = 0,2 volt positif
par rapport la Source

ELECTRONIQUE

90

magazine - n 18

Donc, le signal restera toujours lintrieur du trac, mme si la demi-onde

ngative atteint une limite de 0,2 volt
(voir figure 489).

LE COURS
Solution 2 :
Si le signal appliquer sur la Gate ne
peut pas descendre en dessous de 1
volt crte crte, on devra rduire de
12 6 fois environ le gain du FET (voir
figure 490).

En admettant que le signal sur lentre

atteigne des pics de 1,4 volt, si on multiplie la valeur des deux demi-ondes de
0,7 volt par 6, on obtiendra :
0,7 volt x 6 = 4,2 volts positifs

R2

et le pic le plus petit que pourra

atteindre la demi-onde ngative sera
de :

9V

8,5 4,2 = 4,3 volts

par rapport la Source

0,7

Donc, mme si une tension de 8,5 volts

(voir figure 491) se trouve sur le Drain,
notre sinusode sera toujours lintrieur du trac, car le pic suprieur maximal que peut atteindre la demi-onde
positive, sera de :
8,5 + 4,2 = 12,7 volts
par rapport la Source

18 V

GAIN
10 fois

0,7 volt x 6 = 4,2 volts ngatifs

0,7

Figure 493 : Si lamplitude du signal appliqu sur la Gate tait leve, la dernire
solution serait daugmenter la tension dalimentation de 15 20 volts. On
soustrait toujours la tension prsente entre la Source et la masse aux 20 volts
Vcc.

GAIN
10 fois

4,7 + 4,2 = 8,9 volts

par rapport la Source

18 V

et le pic le plus petit que pourra

atteindre la demi-onde ngative sera
de :

10 V

4,7 4,2 = 0,5 volt

par rapport la Source

R2

Solution 3 :
Comme troisime solution, on peut augmenter la tension dalimentation en la
portant de 15 20 volts.

0,7

Si une tension de 4,7 volts (voir figure

492) se trouve sur le Drain, mme dans
ce cas notre sinusode restera lintrieur du trac parce que le pic suprieur maximal que pourra atteindre la
demi-onde positive, sera de :

0,7

Figure 494 : Si on soustrait les 2 volts prsents entre la Source et la masse aux
20 volts, on obtient 18 volts. On devra donc obtenir 9 volts sur le Drain. Mme si
on trouvait non pas 9 mais 10 volts, le signal amplifi ne russirait pas sortir de
son trac.

En admettant quune tension de 2 volts

se trouve entre la Source et la masse,
on devra soustraire cette tension aux
20 volts dalimentation.
Ainsi, on retrouvera entre le Drain et la
Source, une tension de :
20 2 = 18 volts Vcc

18 V

GAIN
10 fois

0,7

Avec une valeur Vcc de 18 volts, on

pourra donc tranquillement appliquer
un signal de 1,4 volt crte crte et
lamplifier 10 fois (voir figure 493), sans
courir le risque de dpasser la valeur
dalimentation, en fait :

R2

8V

1,4 x 10 = 14 volts

0,7

Figure 495 : Si la tension prsente sur le Drain du FET tait non pas des 9 volts
voulus, mais de 8 volts (voir figure 493) en raison de la tolrance des rsistances,
notre sinusode amplifie ne serait pas coupe ni sur la demi-onde suprieure ni
sur celle infrieure.

ELECTRONIQUE

91

magazine - n 18

Donc, mme si une tension de 10 volts

se trouve sur le Drain (voir figure 494)
ou bien une tension de 8 volts (voir
figure 495), notre sinusode sera toujours lintrieur du trac.
suivre
G. M.