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devrait tre disponible sous le nom Logique squentielle.
Livre fractionner
Il a t suggr de fractionner ce livre en plusieurs sous-pages afin d'amliorer sa
lisibilit.

TD1 : mmoires et bascules

Mmoires RS
La mmoire est un composant permettant de retenir de l'information. C'est un lment qui ne peut pas tre ralis en
combinatoire pur. Pour son tude il faut donc des mthodes diffrentes que les tables de vrit. On utilisera une table
d'volution qui ressemble une table de vrit. La diffrence est qu'il apparat dans cette table la sortie au prsent (note
q) et la sortie au futur (note Q).
Table d'volution
Entres

Etat futur

Fonction ralise

0
0
1
1

0
1
0
1

Q ou Q +
q
1
0
X

mmorisation
mise un
mise zro
priorit(ou interdite)

L'entre S sert donc mettre 1, tandis que R sert mettre 0. La dernire ligne de la table d'volution n'est pas traite
par tous de la mme manire. On trouve souvent dans la littrature une interdiction concernant cette ligne : elle est en
gnral lie au fait que les sorties souhaites sont alors au nombre de deux et notes Q et Nous choisissons plutt
d'tudier une seule sortie note Q et ainsi d'autoriser cette ligne. Il se trouve un X dans cette ligne parceque l'on considre
qu'il peut y avoir trois cas :
0 on parle de mmoire Reset prioritaire,
1 on parle de mmoire Set prioritaire,
q on parle alors de mmoire mmoire prioritaire.

Exemple
Nous proposons le schma suivant et son tableau de Karnaugh associ :

Remarquez la variable q introduite dans le tableau de Karnaugh (alors que le circuit n'a en ralit que deux entres). Ce
tableau de Karnaugh sert dduire une quation de rcurrence. On qualifie ces quations de rcurrence car une variable
intervient la fois comme entre et comme sortie (videmment ici q et Q : qui ne sont relies que par un fil).
L'quation de rcurrence s'crit :

Exercice 1
Pour le schma ci-dessous, complter le tableau de Karnaugh ainsi que le diagramme des temps. On supposera pour
simplifier que les portes rpondent de manire instantane (ce que l'on a toujours fait jusqu' maintenant).

Mmoire D (D latch)
Cette fonction comporte deux entres D et H et une sortie Q. L'quation de rcurrence de la mmoire D n'a pas beaucoup
d'intrt, il vaut mieux retenir son fonctionnement : recopie son entre D sur sa sortie Q lorsque son horloge H est 1.

Bascule D
Cette fonction comporte aussi deux entres, D et H et une sortie Q. La grande diffrence est que la recopie de l'entre sur
la sortie ne se fait maintenant que sur front d'horloge. Notez sur le schma ci-dessous comment est note cette sensibilit
au front d'horloge.
La bascule D la plus complexe comporte quatre entres D, H, S et R et une sortie Q. Les entres supplmentaires sont
actives l'tat bas (donc notes parfois /S et /R) et ont les mme fonctions que dans le cas d'une mmoire. Elles sont dites
asynchrones dans le sens o contrairement D elles sont compltement indpendantes des fronts d'horloge.

Plus d'information ici : Bascules.

Bascules JK
Vous trouverez ici (Wiki : Bascules) des informations sur la bascule JK.
Nous complterons cette information avec ce que l'on appellera dans la suite un diagramme d'volution. Ici il est
constitu de deux tats (en vert) et de transitions (les flches). Ce diagramme d'volution est trs important pour nous car
il nous servira lors des synthses.

Exercice 2
Transformer une bascule JK en bascule D. Transformer ensuite une bascule D en bascule JK.

Exercice 3
Nous dsirons raliser la bascule E suivante.
si E=0 alors Q=1
si E=1 alors Q(n+1) = /Q(n).

TD2 : Diagrammes d'volution, quations de rcurrence

Diagrammes d'volutions
Les montages squentiels simples sont en gnral reprsent par un diagramme d'volution. Il s'agit d'un ensemble d'tats
(cercles) relis entre eux par des flches (transitions).

Remarque : le dernier diagramme d'volution avec un tat isol est viter (Hang-Up State).
Les diagrammes d'volutions peuvent tre aussi varis que ceux prsents ci-dessus. Ils peuvent avoir un ou plusieurs
cycles. La suite des tats n'est pas forcment dans l'ordre naturel (du comptage). Le nombre d'tats N est reli au nombre
n de bascules D : N = 2n

Si l'on veut trouver un diagramme d'volution partir d'un schma utilisant des bascules D, il faut positionner les sorties
des bascules D (qui constitueront l'tat prsent), puis chercher ce qui en rsultera sur les entres de ces bascules (qui
constitueront l'tat futur). En rptant ce travail pour chacune des possibilits en entres on trouvera le diagramme
d'volution.

Exercice 1
Trouver les diagrammes d'volutions correspondant aux schmas ci-dessous :

Des diagrammes d'volutions aux quations de rcurrences

Il est facile de construire une table des transitions (tat prsent ; tat futur) partir d'un diagramme d'volution. Cela
constitue tout simplement la table de vrit de l'quations de rcurrence cherche. Si on veut une forme simplifie il
faudra utiliser un ou plusieurs tableaux de karnaugh. Par exemple pour le premier diagramme d'volution donn en haut
de cette page, on trouve :
Tableau Etat prsent/Etat futur
Etat prsent
q1
0
0
1
1

q0
0
1
0
1

Etat futur
Q1
Q0
0
1
1
0
1
1
0
0

On peut en dduire des tableaux de Karnaugh et donc des quations simplifies. Ici on obtient :

et

Exercice 2
Trouver les quations de rcurrence de chacun des diagrammes d'volution prsents au dbut de ce TD.

Des quations de rcurrence aux programmes VHDL

Nous allons maintenant apprendre passer des quations de rcurrence aux programmes VHDL. Le compteur ci-dessus
s'crit par exemple en VHDL:
ENTITY cmpt IS PORT (
clk: IN BIT;
q0,q1: INOUT BIT);
END cmpt;
ARCHITECTURE acmpt OF cmpt IS
BEGIN
PROCESS (clk) BEGIN -- ou cmpt:PROCESS (clk) BEGIN
IF (clk'EVENT AND clk='1') THEN
q0 <= NOT q0;
q1 <= q0 XOR q1;
END IF;
END PROCESS;
END acmpt;

Notez que q0 et q1 sont dclares en INOUT, ce qui est obligatoire pour des quations de rcurrences (en fait il existe
d'autres faons de faire).

Exercice 3
Pour chacune des quations de rcurrence trouves l'exercice 2, crire le programme VHDL correspondant.

TD3 : Implantation matrielle avec bascules D et bascules JK

Raliser un schma squentiel partir d'un diagramme d'volution consiste toujours trouver une partie combinatoire.
Les raisonnements seront squentiels, mais les mthodes employes viennent du combinatoire : tables de vrit, tableaux
de Karnaugh.

Implantations l'aide de bascules D

Si l'on connat les quations de rcurrence, il est facile d'obtenir un schma l'aide de bascules D. Il suffit d'implanter les
quations de rcurrence. Si on ne les connat pas il suffit de les chercher. On prsente d'abord ce que l'on cherche
raliser : une partie combinatoire la place du point d'interrogation :

Exercice 1
Raliser un compteur modulo 8 (qui compte de 0 7) l'aide de 3 bascules D.

Implantation l'aide de bascules JK

Il faut utiliser le diagramme d'volution de la bascule JK pour trouver les quations de rcurrences sur J et sur K. Il y en a
deux fois plus qu'avec des bascules D mais elles sont plus simples.
Notre problme est encore une fois de trouver la partie combinatoire ci-dessous :

La mthode est prsente l'aide d'une figure sur laquelle il faut passer un peu de temps pour bien la comprendre :

Il y a 4 tableaux de Karnaugh parcequ'il y a 4 sorties raliser J1, K1, J0 et K0

Lorsqu'on raisonne sur une transition donne l'tat de dpart (tat prsent) dtermine compltement la place dans
les tableaux de Karnaug remplir (flches rouges)
la connaissance de l'tat prsent et de l'tat futur permet l'aide du diagramme d'volution de la bascule JK (voir
TD prcdent rappel ci-dessous) qu'elles sont les valeurs positionner pour J et K des deux bascules. On en
dduit ce qu'il faut mettre dans le tableau de Karnaugh.

Exercice 2
Raliser la synthse d'un diviseur de frquence par trois JK et D.

Exercice 3
Raliser un compteur modulo 8 avec trois bascules JK

Exercice 4

Raliser un gnrateur de signaux carrs dphass de 90.

TD4 : Implantation en D et JK (suite)

Limitation en frquence
Les conditions d'tat associes l'horloge dans une commande synchrone doivent tre stables soit pendant toute la dure
de l'horloge soit pendant une plage de temps tset up et thold autour du front actif de l'horloge. Soyons un peu plus prcis
en dfinissant un certain nombre de paramtres temporels qui doivent tre respects pour un fonctionnement synchrone
correct. Tsetup reprsente le temps pendant lequel l'entre doit tre stable avant le front d'horloge pour tre prise en
compte correctement. Thold reprsente la mme chose mais aprs le front d'horloge. Lorqu'un front d'horloge arrive les
sorties ne seront vraiment mises jour qu'un temps tCKO aprs. Chaque composant possde une documentation sur ces
temps.
Pour examiner les consquences de ces paramtres temporels, nous prsentons ci-dessous deux versions d'un mme
compteur :

Exercice 1
Pour un temps moyen tp de 20 ns par porte et tCKO=tp par bascule, quelle serait la frquence maximum applicable en
entre pour un fonctionnement correct pour les deux schmas ci-dessus. Mme question en tenant compte du "set-up
time" : Tsetup = 30 ns

Exercice 2
Dterminer la priode d'horloge minimum pour un bon fonctionnement de ce circuit :

(Paramtres : Tsetup = 5 ns min, Thold 3 ns, 2,5 < tCKO < 12 ns, Tdelay = 10 ns temp de propagation de l'inverseur 6 <
tp < 9 ns.) tCKO : clock to output

Initialisation
Lors de la mise sous tension les bascules en circuits intgrs sont initialiss 0 (les circuits programmables 1). Pour
tre sr de l'initialisation il faut utiliser les entres asynchrones ou raliser une initialisation synchrone :

Forage asynchrone
Ce type de montage se rencontre en pratique mme s'il est dconseill utiliser.

Un compteur asynchrone : le 7490 (TTL)

Ce circuit est compos d'un diviseur par 2 et d'un diviseur par 5. Par mise en cascade, il permet une division par 10. Le
cycle 10 positions est diffrent suivant l'ordre de la mise en cascade (QA reli Horloge B ou QD reli horloge A).
Le cycle ayant un rapport cyclique 0.5 est appel Bi-quinaire et l'autre comptage BCD. Il comprend d'autre part une
entre de forage 0 et une entre de forage 9.

Exercice 3 (7490)

En connectant la sortie A l'entre "Horloge B" examiner la squence des tats. Mme travail en connectant la sortie D
l'entre "Horloge A". Lequel reprsente le comptage BCD ?

Exercice 4
Raliser un gnrateur de signaux triphass (120). Le rapport cyclique sera 0,5. Montrer qu'il faut ncessairement 6 tats
pour le raliser. Que faire des 2 tats restants ? crire le programme VHDL correspondant.

Exercice 5
En utilisant trois bascules D et de la logique combinatoire, raliser un circuit qui ralise les tats suivants. Q2Q1Q0 =
0,1,3,2,6,7,5,4,0, ... Dessiner le diagramme d'volution et trouver les quations de rcurrence.

TD5 : Registres
Structure de base des registres
La structure d'un registre dpendra du mode, srie ou parallle, utilis pour y crire l'information et pour la lire ensuite. criture et lecture parallle (registre tampon, Buffer register) - criture et lecture en srie (registre dcalage, Shift
Register) - criture en parallle et lecture en srie (Parallel IN - Serial OUT) - criture srie et lecture parallle (Serial IN
- parallel OUT)

Le chargement peut tre asynchrone.

Remarque : un petit essai de spcification d'un registre dcalage par diagramme d'volution nous montre les limites
d'une telle spcification.
Voir aussi Registre dcalage.

Exercices
Exercice 1
Donner un schma de registre dcalage avec des bascules JK et le corrige

Exercice 2
Complter la table de fonctionnement du 74194 (TTL) l'aide de son shma interne.

Exercice 3
Donner le schma d'un registre 3 bits programmable, criture et lecture en srie par dcalage droite ou gauche,
circulaire ou non. Prvoir deux entres de programmation P1 et P2, et donner le code de programmation choisi. Utiliser
des bascules D synchrones front montant. Indications : on a encore ici une bonne illustration de la mthode du
SI-ALORS. crire le programme VHDL correspondant.

TD6 : Mmoires RAM, ROM ...

Les mmoires
Les mmoires informatiques
Les mmoires ROM
Les mmoires RAM
Les mmoires EPROM. Dnomination 27C256_20. 27=EPROM, C=CMOS 256=capacit en Kbits, 20= temps d'accs en
unit 10 ns (ici 200 ns).

Les mmoires Flash sont aussi des composants trs utiliss.

Organisation des mmoires : les bus

Une mmoire est caractrise par plusieurs bus :
bus de donnes
bus d'adresses
bus de commande ou bus de contrle
Le bus de commande comporte en gnral 3 signaux : WE (Write Enable) qui permet de choisir entre criture et lecture,
CE (Chip Enable) qui slectionne le composant et OE (Output Enable) qui slectionne les sorties 3 tats. Bien sr dans le
cas d'un mmoire lecture seulement (PROM) le signal WE est absent.
criture dans une mmoire : la mmoire dispose d'une entre note /WE (Write Enable) qui doit prendre la valeur 0.
L'criture devient possible sur un front de /WE si la mmoire est slectionne (/CE=0)

La capacit des mmoires est dfinie en bits ou octets. Pour un bus de donnes de largeur n (n fils) et un bus d'adresse de
largeur m la capacit en bits est dfinie par :

On divisera cette capacit par 8 pour l'avoir en octets. On utilisera aussi les multiples :
1K = 1024 = 210
1M = 220
1G = 230

PROM diodes
Nous allons dcrire le schma interne d'une petite mmoire diodes. Son intrt est qu'elle est suffisamment simple pour
qu'on puisse la comprendre l'aide des connaissances que l'on a aquises jusqu' prsent. Voyons un peu de quoi est
constitu ce composant :

Nous voyons apparatre un dcodeur dont le but est de sortir un zro sur une des sorties Yi. Chacune des diodes peut tre
assimile un contact lectrique (c'est naturellement exact seulement quand cette diode est polarise pour tre passante).
Lorsqu'aucune diode n'apparait au croisement d'une ligne horizontale et verticale, on dira qu'elle a t grille, et d'un
point de vue lectrique, elle matrialise l'absence de contact.

Exercice 1
A partir du schma ci-dessus, on vous demande de donner le contenu de cette mmoire. Les diodes de connexion non
reprsentes sont naturellement grilles.

Zones utiles mmoires

Une mmoire peut tre modlise comme un ensemble d'octets index par une adresse. Mais il suffit de forcer une des
broches d'adresses 0 ou 1 pour que seules certaines zones soient accessibles.

Exercice 2
On considre une mmoire EPROM type 27C256 de 32K octets.
a) Dterminer la largeur du bus de donne et le nombre de bits du bus d'adresse.
b) Calculer le nombre de zones et les adresses de dbut et fin des zones dans les cas suivants :
A14 = 1
A13 = 0
A12 = 0 et A10 = 1

Associations de mmoires
En gnral lorsqu'on ne dispose que de circuits ayant une certaine capacit mmoire et que l'on dsire raliser un espace
mmoire de plus grande capacit nous dedvons faire face deux problmes diffrents :
tendre la largeur du bus de donnes
tendre la largeur du bus d'adresse
Le premier problme est trs simple rsoudre comme le montre la figure ci-dessous (partie gauche) et le deuxime un
peu plus complexe (partie doite).

Exercice 3
On souhaite constituer un bloc mmoire de 5K octets partir de blocs lmentaires plus petits de 2K et 1K. Raliser un
schma de la fonction Choix dans le cas o le bloc commence l'adresse : 0000H.

Dcodage d'adresse
Le dcodage d'adresse consiste slectionner correctement un ensemble de circuits mmoire pour constituer une
mmoire continue ou discontinue. Le principe est identique l'extension des mmoires, raliser un circuit de slection.

Exercice 4
Nous voulons raliser une interface mmoire avec un bus de donnes 8 bits (D7-D0) et un bus d'adresse 16 bits (A15-A0)
avec un microprocesseur. Ce microprocesseur gre un signal /WR pour crire et /RD pour lire. Donner les quations de
slection pour:
une ROM 8K pour une adresse commenant 2000H
une ROM 4K pour une adresse commenant 8000H
une ROM 2K pour une adresse commenant juste aprs celle de 8k
Donner les mmes quations de slection si on admet la possibilit de voir plusieurs fois le mme botier dans l'espace
mmoire.

TD7 : Les technologies

Les familles et sous familles
TTL L (Low Power)
TTL LS (Low Power Schottky)
TTL ALS (Advanced Low Power Schottky)
CMOS HC fonctionne sous une tension variant de 2 6V
CMOS HCT fonctionne sous 5V (compatible TTL).

Paramtres lectriques

Niveaux de tension des entres et des sorties

Un 1 logique et un 0 logique ne peuvent reprsenter une valeur unique de tension : il s'agit forcment d'une zone de
tension. Ainsi on trouvera systmatiquement entre O et la tension d'alimentation trois zones : la zone correspondant au 1
logique, celle du zro et entre les deux une zone o la valeur logique ne peut pas tre considre comme sre. Ces zones
dfinissent 4 tensions : VIHmin, VILmax, VOHmin et VOLmin (on garde ici la notation anglosaxone I = input et O =
output). Pour tre compatible, c'est dire que l'on puisse relier une entre une sortie, il faut respecter un certain nombre
de conditions sur ces tensions. Commenons par dfinir ces tensions :
VIH (High Level Input Voltage) tension d'ente de niveau haut -> VIHmin
VIL (Low Level Input Voltage) tension d'ente de niveau bas -> VILmax
V0H (High Level Output Voltage) tension de sortie de niveau haut -> VOHmin
V0L (Low Level Output Voltage) tension de sortie de niveau bas -> VOLmin
Nous choisissons une reprsentation graphique pour exprimer les conditions ncessaires sur ces tensions pour un bon
fonctionnement :

Pour les entres, la zone indtermine est reprsente en rouge. Pour les sorties les deux zones correspondant
respectivement au un logique et au zro logique sont reprsentes en vert. Pour tre compatibles au niveau des tensions
une ou plusieurs technologies doivent respecter le dessin ci-dessus gauche. Cela signifie que les ingalits suivantes
doivent tre respectes :
VIHmin < VOHmin
et
VILmax > VOLmax

Graphiquement cela signifie que le rectangle rouge doit donc tre compltement dans le rectangle blanc.

Courants de sortie et d'entre

IIH (High Level Input Current) courant d'ente de niveau haut
IIL (Low Level Input Current) courant d'ente de niveau bas
I0H (High Level Output Current) courant de sortie de niveau haut
I0L (Low Level Output Curent) courant de sortie de niveau bas
Les problmes de courant sont lis aux problmes de tension. Si une entre consomme trop de courant la tension de sortie
risque de se trouver dans la zone indtermine. Des conditions sur les courants doivent donc tre respectes. Comme il
est courant de relier une sortie plusieurs entres on dfinit un moyen simple de calculer le maximum de portes que l'on
peut relier ensemble. On pose pour cela la convention suivante : l'entrance vaut 1 pour une ET-NON. La sortance
(fan-out) est le nombre maximal d'entres qu'une sortie peut alimenter : c'est le plus petit des rapports IOH/IIH et

IOL/IIL. L'assemblage des circuits suit une rgle trs simple : il suffit que la la sortance d'un cicuit soit suprieure ou
gale la somme des entrances des circuits qu'il commande. Pour cela il faut aussi avoir l'esprit que l'entrance varie
d'un composant l'autre.
Courant de court-circuit C'est un autre paramtre caractristique d'une technologie. Il est not IOS (Short Circuit Output
Current). Pour une TTL ALS il vaut 140 mA (contre 400 uA normalement).

Technologie TTL
La technologie TTL est une des plus anciennes. Sa disparition est rgulirement annonce.
Son fonctionnement sera mieux compris partir d'un schma interne :

Lorsque les entres sont portes 1 les jonction BE de T1 se bloquent. Seule la jonction BC de T1 reste en conduction.
T2 et T3 sont alors passants. Ds qu'une des deux entres est 0 alors T1 et T4 deviennent passants.

Exercice 1
Dans un montage ALS une porte P alimente un circuit C dont l'entrance est de 4 (charges ALS). Pour obtenir un temps de
calcul meilleur on conserve la porte P en technologie ALS et l'on remplace le circuit C par son quivalent AS pour lequel
IIH= 20uA et IIL=-1,5 mA. Vrifier le bon fonctionnement du montage. (ALS : IOH= -0,4 mA et IOL=8 mA).

Portes MOS
Il existe plusieurs technologies MOS. Nous prsentons celle qui utilise la technologie MOS complmentaire (ou CMOS).
Il existe deux sortes de transistors : les nMOS et pMOS.

En rsum, un transistor nMOS est quivalent un interrupteur ouvert si son entre G vaut 0 et un interrupteur ferm si

son entre G vaut 1. Un transistor pMOS est quivalent un interrupteur ouvert si son entre G vaut 1 et un
interrupteur ferm si son entre G vaut 0. Ainsi si l'on connat le type de transistor et l'entre on peut en dduire le
schma quivalent : interrupteur ouvert ou ferm.

Exercice 2
1. On donne le schma ci-dessus ( droite) et on cherche la fonction z=f(a,b) ainsi ralise. Pour cela on vous propose
de dessiner les quatre schmas quivalents du montage en utilisant seulement des interrupteurs ouverts ou ferms,
pour les quatre combinaisons d'entre possibles. Naturellement les deux entres a sont relies ensemble (mme si
cela n'est pas fait sur le dessin) ainsi que les entres b.
2. Pour savoir la valeur logique de la sortie, il suffit de trouver si celle-ci est relie VCC (1 logique) ou la masse
(0 logique) par les interrupteurs ferms. A l'aide de cette information donner la fonction ralise par ce schma.
3. Raliser suivant le mme principe (P en haut et N en bas) la porte NOR.

Adaptations TTL/CMOS
Il est facile de voir que du point de vue des tensions, une entre TTL peut tre relie une sortie CMOS mais pas
l'inverse :

On ajoute pour un bon fonctionnement dans le cas o une entre CMOS est relie une sortie TTL une rsistance relie
5V. Une telle rsistance est appele rsistance de tirage. La porte TTL impose immdiatement (aprs son temps de
propagation tp) une tension de 2,7 V puis la rsistance de tirage fait monter la tension jusque vers 5V.

Portes sortie collecteur ouvert

Comme leur nom l'indiquent, les sorties collecteur ouvert sortent directement un collecteur de transistor. Les avantages
de cette solution sont mentionnes dans le dessin ci-dessous (ainsi qu'une comparaison avec les traditionnelles sorties
totem-ple) :

Adaptation en tension : lorsque l'on utilise deux tensions diffrentes (ici Vcc et Vext).
Une autre proprit est la possibilit de relier ensemble plusieurs sorties, ralisant ainsi un ET entre les sorties :

Sorties trois tats

Exercice 3
Un montage comporte n Nands collecteur ouvert en parallle, alimentant une NAND 74LS00A (et une rsistance R
relie VCC). tablir une relation entre n, R, IIL, IOL et VIL pour le niveau bas et une autre relation entre n, R, IOH,
IIH et VIH pour le niveau haut. En dduire la plage de variation de R pour n=8 en utilisant les valeurs des paramtres des
portes 74ALS00A et 74ALS01 (collecteur ouvert).

Exercice 4
Un montage comporte n portes sorties 3 tats 74ALS1244A alimentant une porte NAND 74ALS00A. Dterminer le
nombre n de portes connectables en parallle en utilisant les paramtres des portes.

TD8 : Description par graphe d'tats

Graphe d'tats
Un graphe d'tat est une suite d'tats et de transitions rceptives. Pour ceux qui auraient une connaissance du GRAFCET
on parle ici d'tat et non d'tape. Les volutions seront reprsentes par un jeton (et un seul) qui se dplace d'tat en tat.

tats
Les tats sont reprsents comme d'habitude par des cercles et un identificateur qui est souvent un chiffre. Il existe parmi
les tat un tat particulier, dit tat initial qui est actif la mise sous tension.

Cette figure reprsente respectivement un tat normal inactif, un tat normal actif, un tat initial inactif.

Transitions
Une transition dcrit au moyen d'une flche et d'une ventuelle condition le passage d'un tat un autre : on parlera de
transition conditionnelle. Une telle transition ne spcifie pas ce qui se passe si la condition est fausse.
Une transition rceptive diffre d'une transition conditionnelle par un trait barrant la transition. Cette transition spcifie

immdiatement ce qui se passe si la condition n'est pas vraie : on reste dans le mme tat.
Voici une transition rceptive :

La receptivit est l'quation boolenne : c'est une valeur boolenne. La signification de cette transition peut tre prsente
par le dessin ci-dessous :

o l'on montre l'quivalence des deux notaions habituelles.

quations de rcurrence
Code One-hot (une quation de rcurrence par tat)
On cherche pour chacun des tats i les conditions d'activations ACi et les dactivations Di puis on crit :

pour un tat initial et

pour un tat normal. Init est une entre ajoute destine l'initialisation (synchrone ici).
Un exemple sera plus parlant qu'un long discours. Soit le graphe d'tat ci-dessous :

Cherchons les conditions d'activation ACi de chacun des tat :

puis les conditions de dsactivation

D2 = e2
D3 = e4
D4 = e3
Les quations de rcurrence sont alors :

Les quations de sortie sont :

a1 = x1
a2 = x1
a3 = x3 + x4
a4 = x2

Implantation
On implante ces quations de rcurrence facilement avec des bascules D (voir TD 3). Le schma correspondant est donn
maintenant :

Le programme VHDL correspondant est :

-- programme VHDL correspondant au graphe d'tats prcdent

ENTITY graf1 IS
PORT (I,e1,e2,e3,e4,clk : IN BIT;
a1,a2,a3,a4 : OUT BIT);
END graf1;
ARCHITECTURE agraf1 OF graf1 IS
SIGNAL x1,x2,x3,x4,x5 : BIT;
BEGIN
PROCESS(clk) BEGIN
IF (clk'event AND clk='1') THEN
x1 <= (x3 AND e4) OR (x4 AND e3) OR I;
x2 <= (x1 AND e1 AND NOT I) OR (x2 AND NOT e2 AND NOT I);
x3 <= (x2 AND e2 AND NOT I) OR (x3 AND NOT e4 AND NOT I);
x4 <= (x1 AND NOT e1 AND NOT I) OR (x4 AND NOT e3 AND NOT I);
END IF;
END PROCESS;
a1 <= x1;
a2 <= x1;
a3 <= x3 OR x4;
a4 <= x2;
END agraf1;

Exercices

Voir aussi
Wiki : Bascule
Wiki : VHDL
Wiki : Table de Karnaugh
Wiki : Registre dcalage
Wiki : Mmoires informatiques
Wiki : ROM
Wiki : RAM
Wiki : Mmoire Flash
Wiki : TTL
Wiki : CMOS
Rcupre de http://fr.wikibooks.org/wiki/%C3%89lectronique_num%C3%A9rique_:_logique_s%C3%A9quentielle
Dernire modification de cette page le 12 mai 2008 10:33.
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