6/25/2016 ASIC­System on Chip­VLSI Design: Power Planning

ASIC­System on Chip­VLSI Design

Digital chip design articles, tutorials, classes and news

Ads by Google   ► House Plan Design   ► Calculate Power   ► Power Inverter   ► Planning Tool

Home
About Grand
Physical Design
Low Power VLSI
STA
Synthesis
DFT
FV
Verilog
Links
Jobs
Training
Layoffs Watch

Ads by Google Power Planning

► Power Transformer Design
There are two types of power planning and management. They are core cell power
► Power Supply Circuit
management and I/O cell power management. In former one VDD and VSS power rings Starting
► Power Loss Calculation
are formed around the core and macro. In addition to this straps and trunks are created
for macros as per the power requirement. In the later one, power rings are formed for I/O
TOP POSTS cells and trunks are constructed between core power ring and power pads. Top to bottom
approach is used for the power analysis of flatten design while bottom up approach is
What is the difference between suitable for macros.
FPGA and ASIC?

Backend (Physical Design)
Interview Questions and Answers
Companywise ASIC/VLSI Interview
Questions
Process­Voltage­Temperature
(PVT) Variations and Static Timing
Analysis
Clock Gating
Power Planning
Synthesizable and Non­
Synthesizable Verilog constructs
What is the difference between
FPGA and CPLD?
The power information can be obtained from the front end design. The synthesis tool
reports static power information. Dynamic power can be calculated using Value Change
Dump (VCD) or Switching Activity Interchange Format (SAIF) file in conjunction with
RTL description and test bench. Exhaustive test coverage is required for efficient
calculation of peak power. This methodology is depicted in Figure (1). WRITE TO A
Are you intereste
articles ? asic­so
For the hierarchical design budgeting has to be carried out in front end. Power is this. Your articles
professionals. Se
calculated from each block of the design. Astro works on flattened netlist. Hence here top papers to: 
to bottom approach can be used. JupiterXT can work on hierarchical designs. Hence
bottom up approach for power analysis can be used with JupiterXT. IR drops are not
found in floor planning stage. In placement stage rails are get connected with power
rings, straps, trunks. Now IR drops comes into picture and improper design of power can To subscrib
lead to large IR drops and core may not get sufficient power.

What is the difference between
soft macro and hard macro?

Embedded System for Automatic
Washing Machine using Microchip
PIC18F Series Microcontroller READ MORE

ASIC synthesi
Synthesis
Verilog
Verilog HDL
verilog examp
verilog intervie
questions
Figure (1) Power Planning methodology
verilog tutorial
Below are the calculations for flattened design of the SAMM. Only static power reported Verification
by the Synthesis tool (Design Compiler) is used instead of dynamic power. verilog tutorial

http://asic­soc.blogspot.in/2007/10/power­planning.html 1/5
6/25/2016 ASIC­System on Chip­VLSI Design: Power Planning
The number of the core power pad required for each side of the chip beginners
ASIC
= total core power / [number of side*core voltage*maximum allowable current for a DSP
I/O pad]
HDL
= 236.2068mW/ [4 * 1.08 V * 24mA] (Considering design SAMM) Static Timing A
(STA)
= 2.278 logic synhesis
Low Power
~ 2 Techniques
logic synthesis
Therefore for each side of the chip 2 power pads (2 VDD and 2 VSS) are added.
FPGA
Total dynamic core current (mA) MATLAB
Timing Analys
= total dynamic core power / core voltage Mentor Graph

= 236.2068mW / 1.08V Verification IP
Physical Desig
= 218.71 mA DSP filters
Digital design
Core PG ring width
CMOS
= (Total dynamic core current)/ (No. of sides * maximum current density of the metal layer Verilog Classe
used (Jmax) for PG ring)
Asynchronous
=218.71 mA/(4*49.5 mA/µm)
3­D ICs
~1.1 µm
Basic gates us
~2 µm
MUX
Pad to core trunk width (µm) Digital filters
PIC Microcont
= total dynamic core current / number of sides * Jmax where Jmax is the maximum
constraints
current density of metal layer used
low power
= 218.71 mA / [4 * 49.5 mA/µm] .lib
Libraries
= 1.104596 µm PIC 16F877A

Hence pad to trunk width is kept as 2µm. STA
Synopsys
interview
Using below mentioned equations we can calculate vertical and horizontal strap width Leakage Powe
and required number of straps for each macro. VIP
VLSI
Block current:
Design For Te
Iblock= Pblock / Vddcore Multi Vdd
Multi Vt
Power Plannin
Reconfigurabl
Current supply from each side of the block: Computing
System on Ch
Itop=Ibottom= { Iblock *[W block / (W block +Hblock)] }/2
hold time
operating Con
Ileft=Iright= { Iblock *[Hblock / (W block +Hblock)] }/2
setup time
ASIC syynthes
Clock Tree Sy
Power strap width based on EM: (CTS)
DVFS
W strap_vertical =Itop / Jmetal Design For Te
(DFT)
W strap_horizontal =Ileft / Jmetal EDA
Floorplanning
Full Custom
Intel
Power strap width based on IR:
New Devices

W strap_vertical >=[ Itop * Roe * Hblock ] / 0.1 * VDD OVM
Placement
W strap_horizontal >=[ Ileft * Roe * W block ] / 0.1 * VDD RTL
SPICE
SRAM cell des
Semi Custom
Refresh width: SoC Design

http://asic­soc.blogspot.in/2007/10/power­planning.html 2/5
6/25/2016 ASIC­System on Chip­VLSI Design: Power Planning
W refresh_vertical =3 * routing pitch +minimum width of metal (M4) SoC Integratio
Timing paths
W refresh_horizontal =3 * routing pitch +minimum width of metal (M3) Transition dela
UVM
layout
5.2.8. Blocking
Refresh number non­blocking­r
condition
Nrefresh_vertical = max (W strap_vertical ) / W refresh_vertical 7 Segment Dis
AMBA AHB
Nrefresh_horizontal = max (W strap_horizontal ) / W refresh_horizontal
AMBA APB
AMBA AXI
AMBA Bus
Refresh spacing ASIC Jobs
Backend train
Srefresh_vertical = Wblock / Nrefresh_vertical Basic
Microelectroni
Srefresh_horizontal = Hblock / Nrefresh_horizontal Blocking Vs
Nonblocking
Broadcom
CMOS Design
Clock Gating
Clock Logic
Clock definitio
Congestion
CoreConnect 
DFT
DTMF
Deep Sub Mic
Issues
Delays
Design For
Manufacture­D
Dynamic Powe
Embedded Jo
Embedded Sy
Figure (2) Showing core power ring, Straps and Trunks 
Embedded etc
Embedded tra
Related Articles FFT
FIR Filter
Physical Design Flow FSM
Libraries Finite State M
Inputs–outputs from physical design process Flash memory
Floor Planning Frontend train
Timing Analysis in Physical Design Gate Delay

Placement History of VLS
IC Fabrication
Clock Tree Synthesis (CTS)
ICV
Routing
IP Cores
IPs
Tags: Power Planning
Indsustry watc
Internal Powe
11 comments: Intrinsic Delay
Jobs
Anonymous March 24, 2008 at 1:48 AM Lay­off

What about PG ring width? Lynx Design S
Magma
Reply
Memory Desig
Microprocesso
murali March 24, 2008 at 1:54 PM Monitors

core  PG  ring  width=  (total  core  current)/  (No.  of  sides  *  maximum  current  density  of  the Nangate 45nm
libraries
metal layer used for PG ring)
Net delay
Reply
NoC
OpenSPARC
processor

http://asic­soc.blogspot.in/2007/10/power­planning.html 3/5
6/25/2016 ASIC­System on Chip­VLSI Design: Power Planning

Anonymous March 26, 2008 at 1:38 AM Others ..DSP

I think that formulas for Current supply from each side of the block: should be PVT vs STA
Physical Desig
Itop=Ibottom= { Iblock *[Wblock / (Wblock +Hblock)] }/2  training
Power Gating
Ileft=Iright= { Iblock *[Hblock / (Wblock +Hblock)] }/2 Propagation d
Protocols
Could you please recheck?
Qualcomm
Reply
RTL Coding
Reset Logic

Anonymous March 26, 2008 at 1:41 AM Routing

SDC
I think that formulas for Current supply from each side of the block: should be
SNUG
Itop=Ibottom= { Iblock *[Wblock / (Wblock +Hblock)] }/2  SRAM Chip
Sandisk
Ileft=Iright= { Iblock *[Hblock / (Wblock +Hblock)] }/2 Short Circuit P
Static memory
Could you please recheck?
Sub Threshold
Reply Leakage
Systolic Array
Texas Instrum
Anonymous December 24, 2008 at 10:02 PM (TI)
what is Roe here Training
Reply VLSI Jobs
VLSI fabricatio
VLSI training
Anonymous April 11, 2009 at 3:54 PM Voltage Scalin
What is Roe & routing pitch and from where we get these values??? WLM
Reply Washing Mach
Western Digita
Replies Wire load mod
free download
Anonymous October 30, 2012 at 8:51 PM processor
Hi, Roe is the sheet resistance of the metal layer used for the routing, that is,the jitter
resistivity rho divided by the thickness of the routing layer latency
optical lithogra
Reply
optimization
process variat
skew
Anonymous June 24, 2009 at 3:04 PM transition fixin
how to draw PG mesh accurately? transition viola
Reply uncerainty

ravikumar July 22, 2010 at 11:45 AM
where we get core voltage? its get from .lib library or not
Reply

Anonymous October 9, 2010 at 11:18 AM
Can any one tell.,
steps to calculate powerplanning with formulaes in Vlsi chip design.
Reply

pruthvi February 11, 2014 at 2:56 PM
fro where we get maximum current density of metal value?
Reply

http://asic­soc.blogspot.in/2007/10/power­planning.html 4/5
6/25/2016 ASIC­System on Chip­VLSI Design: Power Planning

Enter your comment...

Comment as:  Select profile...

Publish
  Preview

Your Comments... (comments are moderated)

Newer Post Home Older Post

Subscribe to: Post Comments (Atom)

About Me Thank You ! Pageviews last mont

Murali Thank You for reading this blog !  
22,891
M.Sc in Electronics;M.S in VLSI System Design;worked 3 years as
design engineer in embedded system domain; experience of PIC
and 8051 based microcontroller applications;working as VLSI Like Share 112
physical design engineer; photography,travel and literature are my
hobbies.
View my complete profile

Copyright/Disclaimer

This work is licensed under a Creative Commons Attribution­
Share Alike 2.5 India License.

"Nahi Jnanena Sadrusham". Simple template. Powered by Blogger.

http://asic­soc.blogspot.in/2007/10/power­planning.html 5/5