Utilisation dun systme dport

CompactRIO pour lacquisition de

signaux de fibres optiques
traduisant lvolution du transport
sdimentaire

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Plan

Capteur par fibres optiques et exprience
de terrain

Systme dacquisition CompactRIO

Programmes dvelopps

Rsultats prliminaires en canal

Nouvelle programmation

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Capteur par fibres optiques

Capteur de transport sdimentaire
Une paire de fibres optiques (mettrice
rceptrice)
Module lectronique constitu dune carte
mettrice de lumire, une rceptrice et
une interface FPGA (Field Programmable

Gate Array)

Pilote 16 paires de fibres optiques situes

sur une rglette
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Plaques mettrice, rceptrice et

interface logique

Plaque mettrice

Plaque interface logique

Plaque rceptrice

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Lumire rtro diffuse

Fibre
mettrice
Particule
Lumire mise
Lumire
Rtro diffuse
reue par la fibre

Fibre
rceptrice

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Rglette de fibres optiques

Fibre rceptrice : signal de lumire rtro diffuse et signal de lumire ambiante

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Projet ECORS
Projet international ECORS
Cte atlantique franaise (mars avril 2008)
Qualification des modles de houle et de
morpho dynamique
Exprimentation de terrain lie de forts
coefficients de marres

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Installation pour lexprience de

terrain
(Acoustic Doppler
Velocimeter Profiler)

(Acoustic Doppler
Velocimeter)
(Optical Back Scattering)

Ncessit davoir un systme dport

(au moins 100 m du PC)
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Choix du systme dacquisition

Cahier des charges :

Systme autonome et dport du PC

Robuste

Frquences 100Hz par voie pour 32 voies

Mmoire interne pour stockage des
donnes

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CompactRIO

Contrleur CompactRIO 9014
Alimentation

Mmoire interne 2 GO

Processeur temps rel

Communication RJ45 pour

liaison avec PC

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CompactRIO

Module dacquisition NI 9205
32 voies analogiques 250kS/s

Branchement des voies analogiques

Insertion du module sur

le CompactRIO

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CompactRIO

Chssis 9101 (1 million de portes) jug
suffisant pour notre programmation

FPGA reconfigurable

Possibilit de branchement de
4 modules dentres sorties

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CompactRIO
CompactRIO avec module acquisition 32
voies
Module dentre sortie

FPGA reconfigurable

Processeur temps rel

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Programmes dvelopps
Programmation LabVIEW version 8.21
pour le CompactRIO :

Configuration sous MAX (numro IP)

Fentre projet

Programmation FPGA (LabVIEW FPGA)

Programmation temps rel (LabVIEW RT)

Interface utilisateur (LabVIEW)
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Visualisation du CompactRIO sous

MAX

Possibilit de
transfert de fichiers
entre le CompactRIO
et le PC

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Fentre projet de LabVIEW

CompactRIO
Chssis FPGA

Voies analogiques

Horloge quartz 40MHz

Programme FPGA
Programme temps rel
(RT)
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Diagramme du programme FPGA

Scrutation des voies

analogiques

Priode dacquisition
(100Hz pour 32 voies)

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Programmation temps rel

Ouverture du programme FPGA

Fermeture du programme FPGA

Voies analogiques converties

en dcimal Enregistrement dans fichier

Lecture voies
analogiques

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Programmation temps rel

Priode dacquisition

Espace libre sur

la mmoire CompactRIO

Tableau de valeurs
Graphe des valeurs

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Canal houle du LEGI

Particules calibres
en PVC

36 m de long
Batteur pour sries
de vagues

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Rsultats prliminaires en canal

Hauteurs de vagues (cm)
Eau
h (cm)
Fopt1
Fopt2

2cm
2cm

Sol
Fopt3

Zone de
dferlement des
vagues

Tension sortant du capteur par fibres

Positionnement des fibres sur la rglette optiques traduisant lvolution du
transport sdimentaire
(fibres situes 11 m du batteur)

Rsultats encourageants nous permettant de valider le

fonctionnement du capteur
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Programmation par FIFO

Problme de saut de donnes

FIFO : First In First Out

Une FIFO : zone mmoire dans laquelle le
premier lment crit est lu en premier

Crer une FIFO (copie des 32 voies
analogiques) et lintgrer dans le code
FPGA

Relire cette FIFO dans le code temps rel
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Communication par DMA

DMA : Direct Memory Access

Utilisation des DMA FIFOs pour transfert

de donnes entre programme FPGA et RT

Avantage : pas de sollicitation du
processeur qui peut faire des calculs
pendant que la cible FPGA transfre des
donnes
Pour rsoudre le problme de
perte de donnes
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Fentre projet avec FIFO

Interface utilisateurs
32 voies analogiques

Horloge quartz 40MHz

Programme FPGA
FIFO
Programme temps rel

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Programmation FPGA avec FIFO

Les voies
analogiques
sont crites
dans
la FIFO

Priode
dacquisition

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Programmation temps rel avec

FIFO
Ouverture programme FPGA

Fermeture programme FPGA

Accs FIFO
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Lecture de FIFO en programme RT

Lecture de FIFO

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Interface utilisateur

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Conclusion et perspectives

Les rsultats en canal avec notre premire

programmation ont permis de valider le

capteur par fibres optiques

Nouvelle programmation a permis une
acquisition dporte, autonome sans perte
de donnes

Adaptation notre chssis 9101

Utilisation de la version 8.6 de LabVIEW
et du Scan Mode
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