TCNICAS DIGITALES 1

Mquinas de Estados
Autor: Ing. Guillermo A. Fernndez

FACULTAD DE INGENIERA U.Na.M

OBER MISIONES

INTRODUCCIN
Podemos considerar a una mquina de estados como un circuito digital secuencial que genera
una serie de salidas a partir del estado lgico presente en las entradas, lo cual permite el control
o automatizacin de la secuencia de un proceso determinado, a travs de su monitoreo. En el
presente apunte se detalla el procedimiento para el diseo de las mquinas de estados,
comenzando desde el diseo del contador binario sncrono, hasta la implementacin de la
circuitera de salida (formacin lgica de salida). De esta forma llegaremos a una mquina de
estados cuyo diagrama en bloques se muestra en la Figura 1. Finalmente se vern una serie de
ejemplos de aplicacin prctica de las mquinas de estado.

CONTADOR BINARIO SINCRONO

MONITOREO
DEL
PROCESO
DISP. EXT.

DISP. EXT.

DISP. EXT.

FORMACION
LOGICA DE
ENTRADA
(FLE)

DA

DB

DC

FORMACION X
LOGICA DE
W
SALIDA
(FLS)
Y

CONTROL
DEL
PROCESO
DISP. EXT.
DISP. EXT.
DISP. EXT.

REGISTRO
Z
CLK

DISP. EXT.

CLK

RELOJ
MAQUINA DE ESTADOS

Figura 1. Diagrama en bloques de una mquina de estados.

En Figura 1 los dispositivos externos asociados a la formacin lgica de entrada (FLE) de la

mquina de estados, son sensores o detectores que tienen una salida del tipo todo o nada y a
travs de los mismos se monitorea el proceso. Los dispositivos externos vinculados a las salidas
de la mquina de estados, son actuadores que influyen en el proceso y los mismos estn
controlados por las seales del tipo todo o nada que genera la formacin lgica de salida.
Seguidamente se estudiarn los bloques que conforman a la mquina de estados, que si bien en
un principio su definicin fue orientada a la aplicacin en el control o automatismo de la
secuencia de un proceso determinado, su concepto puede extenderse a cualquier tipo de
circuito cuyo funcionamiento sea representado por una secuencia de estados lgicos. Inclusive
el concepto de mquina de estados es aplicable a los sistemas electrnicos programables, donde
la mquina de estados es parte del programa que lo gobierna.

TCNICAS DIGITALES 1 MAQUINA DE ESTADOS Autor: Ing. Guillermo A. Fernndez Pgina 2 de 18

Antes de comenzar el desarrollo del tema central de este apunte, veremos como se obtienen las
tablas de excitacin correspondientes a los flip-flops tipo D, JK y RS, utilizados para la
implementacin de las mquinas de estados.

LGICA DE EXCITACIN DE LOS FLIP-FLOPS

Cada tipo de flip-flop posee una tabla de verdad a partir de la cual se puede determinar la
denominada tabla de excitacin del mismo. Esta tabla es de suma importancia para el diseo
de los circuitos secuenciales, ya que suministra la combinacin de estados que deben aplicarse
en las entradas del flip-flop, para que en la salida del mismo se produzca la transicin de estado
deseada.
Teniendo en cuenta la tabla de verdad de los diferentes tipos de flip-flops, en la siguiente tabla
se muestra la tabla de excitacin de los mismos, considerando que los flip-flops estn
sincronizados por el flanco descendente de una seal de reloj.
Tabla 1. Tabla de excitacin de los distintos tipos de flip-flops.
ESTADO
ESTADO
PRESENTE PRXIMO
Qt
Qt+1

Reloj

EXCITACIN EXCITACIN EXCITACIN

FF-D
FF-JK
FF-RS
D

Para interpretar como se obtuvo la tabla de excitacin anterior, tomemos como ejemplo la
transicin marcada en los tres flip-flops:

FF-D: Para ocasionar una transicin de 0 a 1 en la salida Q cuando se produce un flanco

descendente del reloj, la entrada D debe estar en 1.

FF-JK: Para ocasionar una transicin de 0 a 1 en la salida Q cuando se produce un flanco

descendente en la seal de reloj del flip-flop, la entrada J debe estar en 1 sin importar el
valor de la entrada K.

FF-RS: Para ocasionar una transicin de 0 a 1 en la salida Q cuando se produce un flanco

descendente del reloj, la entrada S debe estar en 1 y la entrada R en 0.

Cabe mencionar que en las casillas que contienen X (no importa), el estado lgico puede ser
0 1.

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CONTADOR BINARIO SNCRONO

El contador binario sncrono (CBS) constituye el corazn de la mquina de estados. Segn
puede observarse en la Figura 2, el mismo est constituido por dos partes: el registro y la
formacin lgica de entrada (FLE).

X
FORMACION
LOGICA DE
ENTRADA
(FLE)

DA

CLK
A

DB

CLK
B

DC

CLK
C
RELOJ

REGISTRO

Figura 2. Diagrama en bloques del contador binario sncrono (CBS).

El registro del CBS se encuentra conformado por una serie de flip-flops, los cuales pueden ser
del tipo D, JK o RS. El estado lgico de sus salidas A, B y C, (variables de estado), evoluciona ante
los flancos activos de la seal de reloj. El estado presente en estas salidas, es utilizado por la
FLE para proporcionar el estado prximo o futuro que tomar la salida del registro.
La formacin lgica de entrada (FLE) es un conjunto de circuitos combinacionales cuya salida
estimula con el estado lgico correspondiente a las entradas de los flip-flops del registro. Los
circuitos de la FLE poseen como entradas a las variables de estado. El estado presente de estas
variables, permite estimular a los flip-flops para que los mismos alcancen el estado prximo.
Los valores que toman las variables de estado (A, B y C) a medida que se producen los flancos
activos de la seal de reloj, pueden representarse grficamente en lo que se denomina
diagrama de transicin de estados (DTE). Este diagrama permite representar en forma
grfica a la secuencia del CBS. Para ilustrar esto veamos un ejemplo.
EJEMPLO 1: Representar mediante el diagrama de estado, la evolucin de las variables de un
contador binario sncrono cuya secuencia es la siguiente: 0 4 2 1 0 4 -....

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Suponiendo que el contador posee tres flip-flops, el diagrama de estado correspondiente a la

secuencia anterior ser:

000

PRESET

100

010

001

ESTADO a
ESTADO b
ESTADO c
ESTADO d
ESTADO a

0
1
0
0
0

0
0
1
0
0

0
0
0
1
0

Figura 3. Diagrama de transicin de estados para el ejemplo 1.

Hay varias formas de representar el DTE de una mquina de estados, a lo largo de este apunte
se utilizar la forma mostrada en el ejemplo 1, donde cada estado es representado por una letra
minscula que se encuentra dentro de una burbuja (caja de estado), mientras que el valor
binario correspondiente al estado queda afuera de la misma.
Ahora que tenemos presente algunos conceptos, veremos como disear un contador binario
sncrono. En el siguiente ejemplo se explica el procedimiento de diseo de los CBS.
EJEMPLO 2: Disear un contador binario sncrono con la siguiente secuencia: 1 2 3 7 4
1 2.... Si el contador se encuentra en 0; 5 6, la secuencia deber saltar a 1. Implementar el diseo
con flip-flops del tipo D.
El objetivo en el diseo del CBS es obtener el circuito digital que genera la secuencia definida.
Como ya sabemos el tipo de flip-flop que debe utilizarse en el diseo, resta por hallar la
formacin lgica de entrada (FLE). Es decir los circuitos combinacionales que estimularn las
entradas de los flip-flops que posee el registro del contador.
Considerando la secuencia definida para el contador, inicialmente debe representarse la misma
a travs del diagrama de transicin de estados. Para el caso del ejemplo 2, este diagrama queda
como el indicado en la Figura 4. En el mismo podemos visualizar mejor los cambios de estados
que ocurren a la salida del contador.

001
PRESET

010

011

111

100

000

110

101

g
Figura 4. Diagrama de transicin de estados para el CBS del ejemplo 2.
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El diseo del CBS prosigue con la construccin de la tabla de estados del contador, la cual se
obtiene con la informacin brindada por el DTE y la tabla de excitacin de los flip-flops
utilizados. La tabla de estados del contador no es ms que la tabla de excitacin de todos los
flip-flops que conforman su registro y la misma se obtiene analizando el DTE que describe la
secuencia del contador. La tabla de estados consta de tres columnas, las cuales se describen a
continuacin:

Columna de estado presente: En la misma se escriben todos los estados posibles que
pueden obtenerse con las variables de estado del contador. Para el ejemplo sern ocho
estados, ya que el contador posee tres variables de estado (A, B y C).

Columna de estado prximo o futuro: A partir del DTE, en esta columna se escriben los
estados prximos a cada uno de los estados presentes de la columna anterior. Aquellos
estados presentes que no corresponden a la secuencia del contador, tendrn por estado
prximo X (no importa). Para el ejemplo, todos los estados presentes poseen un estado
prximo.

Columna de estmulos: En esta columna se escriben los estados lgicos que permiten
excitar a los flip-flops, es decir aquellos que debern presentarse en sus entradas para
obtener a su salida el estado prximo correspondiente. Los estados lgicos de esta
columna se obtienen considerando la tabla de excitacin del flip-flop utilizado.

A partir de estos conceptos y analizando el DTE, la tabla de estados para el CBS del ejemplo 2
queda como se indica en la Tabla 2.
Tabla 2. Tabla de excitacin del flip-flop D y tabla de estado para el CBS del ejemplo 2.
EXCITACIN FF-D
QT

QT+1

0
0
1
1

0
1
0
1

0
1
0
1

ESTADOS
h
a
b
c
e
g
f
d

PRESENTE

PRXIMO

ESTMULOS

DA

DB

DC

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
0
0
0
1

0
1
1
1
0
0
0
0

1
0
1
1
1
1
1
0

0
0
0
1
0
0
0
1

0
1
1
1
0
0
0
0

1
0
1
1
1
1
1
0

Con la tabla de estados anterior y teniendo en cuenta las columnas de estado presente y de
estmulos se obtienen las siguientes ecuaciones de estmulo:

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DA ABC ABC
(1)

DB ABC ABC ABC

DC ABC ABC ABC ABC ABC ABC

Cada una de las ecuaciones indicadas en (1), representa un circuito combinacional de la

formacin lgica de entrada (FLE). La salida de cada uno de estos circuitos, estimula a las
entradas de los flip-flops que posee el registro del CBS. Mientras que las entradas de los
circuitos mencionados, corresponden a las variables de estado (salidas de los flip-flops). Con el
fin de obtener circuitos ms sencillos, podemos aplicar alguna tcnica de reduccin que permita
obtener circuitos ms sencillos. Aplicando el mapa de Karnaugh como lo muestra la Figura 5,
las ecuaciones de estmulo reducidas quedan:

DA BC ;

AB
0

C
1

AB
2

AB

AB

0
1

AB

0
7

DB AC AB ; DC C AB AB

AB

0
1

DA

AB

1
3

AB

AB

(2)

AB

1
1

AB

DB

1
3

AB
4

1
7

1
5

DC

Figura 5. Mapa K para simplificacin de las ecuaciones de estmulo del CBS (ejemplo 2).

Con las ecuaciones indicadas en (2) y el registro conformado por los tres flip-flops tipo D,
estamos en condiciones de realizar el circuito esquemtico del contador binario sncrono que
cumple con la secuencia preestablecida. Este circuito queda como lo muestra la Figura 6

BC

DA

DB
AC

FF-A

CLK

DC
AB

FF-B

CLK
Q

AB

FF-C

CLK
Q

Reloj

Figura 6. Circuito del contador binario sncrono del ejemplo 2.

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La implementacin del contador anterior utilizando los flip-flops tipo D es sencilla ya que la
obtencin de la tabla de estados fue relativamente fcil de construir. A continuacin veremos
el mismo ejemplo, pero realizando el diseo con flip-flops JK en el registro del contodor.
EJEMPLO 3: Redisear el contador binario sncrono del ejemplo anterior, utilizando flip-flops del
tipo JK.
En este caso tendremos que construir otra tabla de estado, ya que los flip-flops utilizados
poseen una tabla de excitacin distinta. Entonces teniendo en cuenta el DTE anterior y la tabla
de excitacin de los flip-flops JK, la tabla de estados para el contador del ejemplo 3 ser la
indicada en la Tabla 3.
Tabla 3. Tabla de excitacin del flip-flop D y tabla de estado para el CBS del ejemplo 3.
EXCITACIN FF-JK
QT

QT+1

0
0
1
1

0
1
0
1

0
1
X
X

X
X
1
0

ESTADO
h
a
b
c
e
g
f
d

PRESENTE

PRXIMO

ESTMULOS

JA

KA

JB

KB

JC

KC

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
0
0
0
1

0
1
1
1
0
0
0
0

1
0
1
1
1
1
1
0

0
0
0
1
X
X
X
X

X
X
X
X
1
1
1
0

0
1
X
X
0
0
X
X

X
X
0
0
X
X
1
1

1
X
1
X
1
X
1
X

X
1
X
0
X
0
X
1

En la Tabla 3 se puede apreciar que la formacin lgica de entrada a disear deber estimular
a seis entradas. Es decir, con la tabla de estados anterior obtendremos seis ecuaciones de
estmulo. Para simplificar el procedimiento de diseo, a partir de las columnas de estado
presente y de estmulos directamente pasaremos al mapa de Karnaugh el cual permitir
obtener las ecuaciones de estmulo reducidas.

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AB
0

AB
2

C
1

AB
6

0
3

AB

X
7

AB

AB
2

0
1

X
3

JA
AB
0

C
1

AB
6

AB

1
7

AB

X
3

AB

AB

X
7

AB

1
1

AB
2

1
3

AB

KA

AB

AB

1
7

AB
4

1
7

1
5

JC

AB
6

JB

AB
2

AB
6

AB

X
1

AB
6

X
3

KB

AB
4

X
7

X
5

KC

Figura 7. Mapa K para simplificacin de las ecuaciones de estmulo del CBS (ejemplo 3).

Como resultado de la simplificacin con el mapa K, las ecuaciones de estmulo correspondientes

al CBS del ejemplo 3 quedan:

JA BC

KA B C ;

JB AC ; JC 1

(3)

KB A ; KC A B A B

Ahora que tenemos las ecuaciones de estmulo simplificadas, estamos en condiciones de

realizar el esquema del contador implementado con flip-flops tipo JK. La Figura 3 muestra el
circuito del contador correspondiente al ejemplo 3.

1
BC

JA

FF-A

AC

JB

FF-B

JC

FF-C

AB

B+C
KA

KB

CLK

KC

CLK
Q

CLK
Q

AB

Reloj

Figura 8. Circuito del contador binario sncrono del ejemplo 3.

Comparando el ejemplo 2 con el 3 puede, notarse que en el caso del uso de los flip-flops JK, la
formacin lgica de entrada resulta en un circuito ms sencillo de implementar pero es ms

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difcil de construir la tabla de estados del contador. Ambas particularidades se deben a la

cantidad de condiciones X que presenta la tabla de excitacin de los flip-flops JK respecto del
tipo D. Si se utilizaran los flip-flops RS, se obtendra una solucin intermedia a los dos ejemplos
mencionados.

CONTROL DE LA SECUENCIA DE CONTEO

En los contadores de los ejemplos anteriores, el cambio del estado presente al prximo se
produca con cada transicin activa de la seal de reloj, es decir los cambios de estado eran
incondicionales y el contador segua siempre la misma secuencia. Ahora veremos como a travs
de entradas externas al circuito del contador, podemos modificar la secuencia del mismo. En
este caso aparecern cambios de estados condicionales, que dependern del estado lgico
presente en las entradas externas. Para analizar el efecto de estas entradas, a continuacin
veremos dos ejemplos. En el primero tendremos en cuenta el efecto de una entrada, mientras
que en el segundo el efecto de mltiples entradas.
EJEMPLO 4: Disear el contador binario sncrono que posee la secuencia indicada en la Figura 9.
Implementar el diseo con flip-flops tipo D y tipo JK.

010
PRESET

P=1

001
101

ENTRADA
EXTERNA

P=0

FORMACION
LOGICA DE
ENTRADA
(FLE)
P

DA

DB

DC

REGISTRO

111

CLK

c
RELOJ

Figura 9. Diagrama de transicin de estados para el CBS del ejemplo 4.

En este ejemplo tenemos la secuencia definida y representada mediante el DTE de la Figura 9.

El diagrama muestra el efecto que posee la entrada externa sobre la secuencia. Para nuestro
caso, cuando la entrada P=0, las variables de estado del contador pasan del estado a al c.
Mientras que si P=1, la transicin ser del a al b. Es evidente que en a hay un cambio de
estado condicional, que depende del estado lgico presente en la entrada P. Mientras que los
dems cambios de estados son incondicionales.

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El efecto de la entrada externa es incorporado en la tabla de estados, a travs de una nueva

columna denominada entrada externa. Esta columna se incorpora a la tabla, entre las columnas
de estado presente y prximo. A continuacin veremos el diseo del contador indicado en la
Figura 9, utilizando los dos tipos de flip-flops.
Implementacin con FF-D: A partir de lo mencionado y analizando el DTE, la tabla de estados
para el ejemplo 4 queda como lo indica la Tabla 4. En la misma puede notarse que la columna
de estados presente posee todas las combinaciones posibles con tres variables, por ms que la
secuencia del contador no presente a su salida todos los estados indicados. En la columna
correspondiente a la entrada P, se completa con X aquellas filas correspondientes a
transiciones que son incondicionales, es decir aquellas que son independientes del estado
lgico de la entrada externa. En las filas correspondientes a la transiciones condicionales (como
la correspondiente al estado a para este ejemplo), se completa con todos los estados posibles
que pueda tomar la entrada externa, de tal forma que queden representadas todas las
transiciones condicionadas al estado de dicha entrada. Por otra parte, debido a que la secuencia
del CBS posee solamente cuatro estados y el contador es de tres bits, en la tabla de estado del
CBS aparecen estados no definidos (marcados en gris). En los mismos, tanto la entrada P
como los estados prximos y los estmulos se completan con X (no importa).
Tabla 4. Tabla de excitacin del flip-flop D y tabla de estado para el CBS del ejemplo 4.
EXCITACIN FF-D

ESTADO

PRESENTE

QT

QT+1

0
0
1
1

0
1
0
1

0
1
0
1

0
0

0
0

0
1

0
1
1
1
1

1
0
0
1
1

1
0
1
0
1

ENT.
EXT.
P

DA

DB

DC

X
X
0
1
X
X
X
X
X

X
0
1
1
X
X
0
X
0

X
1
1
0
X
X
0
X
0

X
0
1
1
X
X
1
X
1

X
0

X
1

X
0

X
X
0
X
0

X
X
0
X
0

X
X
1
X
1

PRXIMO

ESTMULOS

Para completar la columna de estmulos se procede de igual forma que en el ejemplo 3, con
excepcin de las transiciones condicionales. Para el ejemplo que estamos analizando, la entrada
P slo influye en la transicin cuando la salida del contador se encuentra en el estado a, por
lo cual a continuacin analizaremos el cambio para cada bit del contador en esta situacin:

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 BIT A: Observando la tabla de estado, este bit cambia de 0 a 1 sin importar el valor de P.
Por lo tanto para que suceda esta transicin, el estmulo correspondiente debe ser DA=1.
BIT C: Este bit tambin cambia de 0 a 1, sin importar el valor de P. Por lo tanto debe ser
DC=1.
BIT B: Para este bit, el valor del estado prximo depende de P. Si P=0, el bit B
permanece en 1. En cambio, si P=1 el bit B cambia de 1 a 0. Teniendo en cuenta esto, para
el estado a DB= P .
Una vez completada la tabla de estado, debemos reducir las ecuaciones de estmulo. Para esto
utilizamos el mapa K como se muestra en la Figura 10.

AB
0

C
1

AB
2

AB
6

1
3

AB

X
7

AB

DA

AB
2

X
1

AB
6

P
3

AB

X
7

AB

DB

AB

X
1

AB

1
3

AB
4

X
7

X
5

DC

Figura 10. Mapa K para simplificacin de las ecuaciones de estmulo del CBS (ejemplo 4, FF-D).

En la Figura 10 observamos que en la simplificacin de la ecuacin de estmulo para salida DB

de la FLE, una de las celdas queda condicionada por P , por lo tanto la misma slo puede
agruparse con otras celdas que contengan X. El minitrmino que contiene a la variable P , es
un minitrmino restringido por la misma. Teniendo en cuenta esto, las ecuaciones de
estmulo simplificadas quedan:

DA C ;

DB CP AC ; DC A C

(4)

Ahora que tenemos las ecuaciones simplificadas, ya estamos en condiciones de realizar el

esquema del contador binario sncrono con entrada externa P. El circuito del mismo est
indicado en la Figura 11.

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DA

DB

FF-A

CLK

AC

FF-B

CP

CLK

DC

FF-C

CLK
Q

P
Reloj

Figura 11. Circuito del contador binario sncrono del ejemplo 4, implementado con flip-flop D.

Como puede notarse en el circuito de la Figura 11, la entrada P es una variable de entrada de
la FLE del contador, ya que la misma influye en su secuencia.
Implementacin con FF-JK: Considerando los mismos criterios anteriores y analizando el DTE
del contador, la tabla de estado para este caso es la mostrada en la Tabla 5.
Tabla 5. Tabla de excitacin del flip-flop JK y tabla de estado para el CBS del ejemplo 4.
EXCITACIN FF-JK
QT

QT+1

0
0
1
1

0
1
0
1

0
1
X
X

X
X
1
0

EST.

PRESENTE
A

0
0

0
0

0
1

0
1
1
1
1

1
0
0
1
1

1
0
1
0
1

ENT.
EXT.
P

JA

KA

JB

KB

JC

KC

X
X
0
1
X
X
X
X
X

X
0
1
1
X
X
0
X
0

X
1
1
0
X
X
0
X
0

X
0
1
1
X
X
1
X
1

X
0

X
X

X
1

X
X

X
X

X
1

X
X
X
X
X

X
X
1
X
1

X
X
0
X
X

X
X
X
X
1

X
X
X
X
X

X
X
0
X
0

PRXIMO

ESTMULOS

Para los estados no definidos y los incondicionales, el tratamiento es el mismo que en el

ejemplo anterior. Ahora, para el cambio de estado condicional que se produce en a,
tendremos:
BIT A: Este bit cambia de 0 a 1 sin importar el valor de la entrada P. Por lo tanto para
que suceda esto, los estmulos correspondientes deben ser JA=1 y KA=X.

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 BIT C: Este bit tambin cambia de 0 a 1, sin importar el valor de P. Por lo tanto JC=1 y
KC=X.
BIT B: El estado prximo de este bit depende de la entrada P. Si P=0, el bit B
permanece en 1, entonces deber los estmulos debern ser JB=X y KB=0. Ahora si P=1, el
bit B cambia de 1 a 0, por lo tanto los estmulos debern ser JB=X y KB=1. Se puede
apreciar que para los dos estados de P se debe cumplir JB=X, pero KB=0 si P=0 y KB=1 si
p=1. Esto ltimo nos indica que para ambos estados de P se debe cumplir con KB=P. En
resumida cuenta, para cumplir con la transicin condicional del estado a, el flip-flop
correspondiente al bit B debe excitarse con JB=X y KB=P.
Una vez definida la tabla de estados del CBS, a partir de la misma y utilizando el mapa de
Karnaugh como se muestra en la Figura 12, obtenemos las ecuaciones de estmulo
simplificadas:

AB
0

AB
2

C
1

JB A

KA 1 ;

KB C PC C P ; KC A

AB
6

1
3

JA C ;

AB

AB

X
X

; JC 1

AB
2

X
1

X
3

JA
AB
0

C
1

AB
2

AB

AB

AB

X
7

AB

X
7

AB

AB
2

X
1

KA

AB
2

1
3

AB

AB

KB

AB

1
7

AB
4

X
7

X
5

JC

AB
6

JB

AB
6

(5)

AB
2

X
1

AB
6

X
3

AB
4

X
7

X
5

KC

Figura 12. Mapa K para simplificacin de las ecuaciones de estmulo del CBS (ejemplo 4, FF-JK).

A partir de las ecuaciones simplificadas indicadas en (5), el circuito del contador queda como
lo muestra la Figura 13.

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C
1

JA

JB

FF-A

JC

FF-B

FF-C

1
KA

KB

CLK

KC

CLK

CLK

P
Reloj

Figura 13. Diagrama de transicin de estados para el CBS del ejemplo 5.

Al igual que en el ejemplo 3, en este caso tambin puede notarse que al utilizar flip-flops del
tipo JK, el circuito de la FLE resulta ms reducido.
EJEMPLO 5: Disear el contador binario sncrono que posee la secuencia indicada en la
Figura 14. Implementar el diseo con flip-flops tipo D.

RS=00
RS=11
PRESET

ENTRADAS
EXTERNAS

000

a
RS=10

ST=11
ST=0X
100

001

RS=01

R FORMACION
LOGICA DE
S
ENTRADA
(FLE)
T

DA

DB

DC

REGISTRO
CLK

T=0

T=1

ST=10

RELOJ

010

Figura 14. Circuito del contador binario sncrono del ejemplo 4, implementado con flip-flop JK.

En este ejemplo podemos apreciar que las entradas utilizadas para modificar la secuencia del
contador ahora son tres: R, S y T. Por lo tanto, en la columna correspondiente a las entradas
externas de la tabla de estados, deben aparecer estas entradas con todos los valores posibles
que puedan tomar para cada cambio de estado condicional. Para este ejemplo tenemos tres
cambios estado condicionales a, b y c, mientras que hay un slo cambio de estado
incondicional en d. Siguiendo los mismos criterios que en los ejemplos anteriores y

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analizando el DTE que define la secuencia del contador, la tabla de estados para el mismo queda
como lo muestra la Tabla 6.
Tabla 6. Tabla de estados para el CBS del ejemplo 5.

ESTADO

PRESENTE

ENT.EXT.

PRXIMO

X
X
X
X
X

X
X
X
X
X

X
X
X
X
X

X
0
X
X
X

X
0
X
X
X

X
0
X
X
X

0
1
1
1
1

1
0
0
1
1

1
0
1
0
1

ESTMULOS
DA

DB

DC

RS

RS

ST

X
0
X
X
X

X
0
X
X
X

X
0
X
X
X

En la Tabla 6, para los estados no definidos y los incondicionales, el tratamiento es el mismo

que en los ejemplos anteriores. Seguidamente, analizamos los cambios de estado condicionales:
Transiciones en el estado a: El estado a presenta cuatro transiciones posibles, que
dependen del estado lgico presente en las entradas R y S. Veamos que sucede con el cambio
de estado para cada bit en particular:
BIT A: El estado prximo para este bit es independiente de las entradas. Sin importar el
valor de las mismas, la transicin es de 0 a 0. Por lo tanto DA=0.
BIT B: El estado prximo de este bit depende del estado de las entradas R y S. Por lo
tanto, analizando las transiciones posibles el estmulo para el flip-flop de este bit debe ser
DB= RS .
BIT C: El estado prximo de este bit tambin depende R y S. Por lo tanto, analizando
las transiciones posibles el estmulo para el flip-flop de este bit debe ser DC= RS .

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Transiciones en el estado b: El estado b presenta dos transiciones posibles que slo

dependen de la entrada T. Analicemos el cambio de estado de cada bit en particular:
BIT A: El estado prximo para este bit es independiente de las entradas del contador. Sin
importar el valor de las mismas, pasa de 0 a 0. Por lo tanto el estmulo debe ser DA=0.
BIT B: El estado prximo de este bit depende de la entrada T. Si la entrada es T=0, el bit
B pasa de 0 a 0. Si la entrada es T=1, el bit B cambia de 0 a 1. Teniendo en cuenta esto,
el estmulo para el flip-flop del bit B debe ser DB=T.
BIT C: El estado prximo de este bit tambin es dependiente de T. Si T=0, el bit C
permanece en 1. Si T=1, el bit C cambia de 1 a 0. Teniendo en cuenta esto, el estmulo para
el flip-flop del bit B debe ser DC= T .
Transiciones en el estado C: En este estado, las entradas S y T provocan dos transiciones.
Veamos que sucede con el cambio de estado para cada bit en particular:
BIT A: El estado prximo para este bit es dependiente de las entradas S y T. Por lo
tanto el estmulo debe ser DA= ST .
BIT B: El estado prximo de este bit es independiente de las entradas, ya que sin importar
el valor de las mismas, cambia de 1 a 0. Entonces debe ser DB=0.
BIT C: El estado prximo de este bit tambin es independiente de las entradas, ya que sin
importar el valor de las mismas, permanece en 0. Entonces debe ser DC=0.
A partir de la tabla de estados y utilizando el mapa de Karnaugh como se muestra en la
Figura 15, las ecuaciones de estmulo simplificadas quedan:

DA BST ;

AB
0

C
1

AB
2

AB
6

ST
3

AB

DA

AB

X
7

DB ABCRS CT ; DC ABCRS CT

AB
2

RS
1

AB
6

0
3

AB

DB

AB

X
X

(6)

AB

RS
1

AB

0
3

AB
4

X
7

DC

Figura 15. Mapa K para simplificacin de las ecuaciones de estmulo del CBS (ejemplo 5).

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0
5

A partir de las ecuaciones de estmulo indicadas en (6), se obtiene el siguiente circuito para el
contador del ejemplo 5.

DA

FF-A

DB

DC

FF-B

CLK

FF-C

CLK
Q

CLK
Q

Reloj
R

BIBLIOGRAFA:
John W. Carter; Digital Designing with Programmable Logic Devices; Editorial: PRENTICE
HALL

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