Documente Academic
Documente Profesional
Documente Cultură
TPCLP
TPCLP
Tema de proiect..pag 1.
Introducere..............................................................pag 2.
Subpunct a)..................................................................................pag 3.
Subpunct b).................................................................................pag 7.
Subpunct c).............................................................pag 12.
Subpunct d)....................................................pag 18.
Bibliografie.............pag 20.
Se cere s se :
a)
Construiasc tabelul de stare asociat mainii de stare descrise.
b)
Proiecteze maina de stare utilizndu-se bistabili de tip D. S se implementeze Generatorul
Noii Stri (GNS) utilizndu-se un singur etaj de multiplexoare, iar pentru implementarea Logicii
Combinaionale a Ieirilor (LCE) se vor utiliza pori logice. Este necesar minimizarea lui GNS
utilizndu-se tehnica VID (Variabile Incluse n Diagram). S se deseneze o schem de
conexiune / electric / de montaj a ASM-ului complet, artndu-se clar conexiunile necesare la
intrrile de date ale fiecrui multiplexor precum i semnalele aplicate la intrrile lor de selecie.
Se presupune c toate ieirile sunt instantanee i c distorsiunile / perturbaiile / glitches
semnalelor sub form de impuls pot fi tolerate (cu alte cuvinte schema nu prezint hazard).
c)
Deseneze schema corespunzatoare (incluznd coninutul ROM-ului), reprezentnd o
implementare care utilizeaz o memorie ROM i decodificarea complet a ieirilor i variabilelor
de stare, pentru ASM-ul descris mai sus; se vor utiliza bistabili de tip D i o memorie ROM.
d)
Proiecteze i s se implementeze maina de stare descris mai sus, utilizndu-se bistabili de
tip D i un FPLA; se va utiliza, de asemenea maparea direct a cilor de legatur. FPLA-ul va fi
de capacitate minim. Se va arata modul n care este fcut programarea dispozitivului prin
desenarea unei scheme de conexiune pentru FPLA, ca parte a schemei generale a sistemului
digital / numeric, pentru maina de stare. S se stabileasc dimensiunea necesar pentru FPLA.
INTRODUCERE:
Sinteza automatelor secveniale sincrone (ASS)
Caracteristica de baz a schemelor secveniale sincrone const n acionarea seciunii de memorie
doar la momente de timp echidistante, apariia acestor momente fiind determinat de un semnal unic de
comutare (de sincronizare - ceas).
Rezult ca seciunea de memorie a strii este comandat sincron pe toate componentele vectorului
de stare Y=[y1,y2,,yk].
Pe perioada dintre dou impulsuri consecutive de sincronizare, seciunea de memorie se afl ntrun regim permanent (staionar), ceea ce confer invarian setului Y i Z.
Descrierea algoritmic prin organigrama ASM
Se numete main algoritmic de stare (ASM Algorithmic State Machine) un automat
secvenial sincron realizat ca o main de stare de clasa 4 care este descris de relaiile :
y( t 1) f ( x ( t ), y( t )),
z ( t ) g ( x ( t ), y( t )), t N
CLK
f(y(t),x(t))
Intrri
x(t)
Generatorul
noii stri (GNS)
Excitaii
RS
Registrul de
stare (RS)
Stri
y(t)
Logica
ieirilor (LCE)
g(y(t),x(t))
Ieiri
z(t)
Organigrama ASM const din unul sau mai multe blocuri ASM interconectate.
SUBPUNCTUL a):
starea urmatoare e q7 ;
cai de legatura L10;
ieirea necondiionat e Q;
pt X3 = 0 starea urmtoare e q1 ;
pt X3 = 1 starea urmtoare e q7 ;
X1
0
1
Intrri
X2 X3
*
*
*
*
X4
*
*
*
*
0
1
*
*
*
*
*
*
*
*
*
*
0
1
*
*
*
*
0
1
*
*
*
*
*
*
0
1
*
*
Starea prezent
Simb.
A
B
0
0
q1
0
0
q1
q2
q2
q3
q4
q4
q5
q5
q6
q7
q7
C
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
1
1
0
0
1
1
0
0
0
0
Starea urmtoare
Simb. NA
NB NC
0
0
1
q2
1
1
1
q3
q2
q4
q5
q2
q6
q6
q3
q7
q1
q7
M
1
1
P
0
0
Ieiri
Q
0
0
R
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
1
0
0
SUBPUNCTUL b):
Avnd diagram de 7 variabile folosim diagrame VID pentru minimizarea generatorului noii
stri (GNS) i a logicii combinaionale a ieirilor.
Pentru includerea unor variabile n diagram, metoda general este urmtoarea :
- se pastreaz pe rnd constante variabilele care nu se includ n diagram i pentru fiecare din acestea
valoarea constant se compar valorile variabilelor care trebuie incluse n diagram cu valorile funciei
din locaiile respective.
Diagramele VID pentru generatorul noii stri i funciile minimizate corespunztoare sunt
urmtoarele:
BC
00
01
11
10
q1
q2
q6
q4
q7
q3
q5
00
01
11
10
X1
X3
0
*
1
1
0
X3
00
01
11
10
0
0
0
*
1
1
0
0
Pt. NA:
I)
BC
A
0
1
II)
BC
A
0
1
BC
III)
BC
00
01
11
10
X1
X3
0
*
0
X3
A
0
1
NA X 1 X 3 BC X 3 A BC
Pt. NB:
I)
BC
00
01
11
10
X1
0
X2
*
0
1
X4
1
00
01
11
10
0
0
0
*
0
1
0
1
A
0
1
II)
BC
A
0
1
AB
III)
BC
00
01
11
10
X1
0
X2
*
0
-
X4
-
A
0
1
NB X 1 X 2 A B X 4 BC AB
Pt. NC:
I)
BC
00
01
11
10
X2
00
01
11
10
1
0
0
0
1
1
A
0
1
II)
BC
A
0
1
B C + AC
III)
BC
00
01
11
10
X2
0
0
A
0
1
NC X 2 BC BC AC
Pt. M:
BC
00
01
11
10
1
1
0
*
0
0
1
0
00
01
11
10
0
0
0
*
0
1
0
0
00
01
11
10
0
*
00
01
11
10
0
*
A
0
1
M AC A B
Pt. P:
BC
A
0
1
P AC
Pt. Q:
BC
A
Q AB
Pt. R:
BC
A
R AC
q1
L1
q2
q1
q2
L2
q3
L3
q2
q2
q3
L4
L5
q4
q5
q4
L6
q2
q4
q5
L7
q6
L8
q6
q5
L9
q3
q6
q7
L10
L11
q7
q1
Implementarea LCE
Pentru implementarea LCE vom folosi circuite integrate de tipul porilor logice I-NU. Pentru a
implementa funciile logice cu pori logice I-NU acestea trebuiesc aduse la o form adecvat (s existe
doar operatori logici de conjuncie i negaie). Procedeul care se va folosi este negarea de dou ori a
funciei i folosirea formulelor lui De Morgan.
M AC A B => M AC A B
P AC =>
P AC
Q AB
Q AB
=>
R AC =>
R AC
3 x 74LS151 (-)
2 x 74LS75 (-1)
5 x 74LS00 (-)
SUBPUNCTUL c):
O main de stare este un model utilizat n proiectarea automatelor secveniale.
Cnd structura combinaional este implementat cu memorii ROM (Read-Only Memory), maina
algoritmic de stare devine automat programabil algoritmic (APA).
GNS
Xt
LCE
Circuite de decodificare,
multiplexare, logic de
pori, adiionale
ROM
Yt
Yt+1
Registrul de
stare (RS)
Zt
Structura general a
unui APA
Bistabili sincroni
Intrri
Starea
Starea
Ieiri
X 1 X 2 X 3 X 4 prezent
0 *
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1 *
1
1
1
1
1
1
1
1
NA
0
0
1
0
1
0
1
2
N
B
0
001
N
M
C
1 1
MPQR
1 0 0 0
00
0 0 0
0 0
1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
* 0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
1
0
0
1
1
* 1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
1
000
urmtoare
000
NA
1
N
B
1
001
NA
0
0
1
0
1
0
1
N
M
C
1 1
2
N
B
0
111
1 0 0 0
00
001
N
M
C
1 0
0 0 0 0
00
001
NA
0
0
1
0
1
0
1
2
N
B
1
010
N
M
C
0 0
0 0 0 0
00
* *
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
* *
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
* *
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
* *
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
1
0
0
1
1
111
NA
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
N
B
1
110
N
M
C
0 0
0 1 0 1
0 1
A
010
NA
0
0
0
0
0
0
0
2
N
B
0
001
N
M
C
1 1
1 0 0 0
00
010
NA
0
1
1
1
1
1
1
2
N
B
1
011
N
M
C
1 1
1 0 0 0
00
110
NA
0
0
1
0
1
0
1
2
N
B
1
011
N
M
C
1 0
0 0 0 0
00
* *
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
1
* *
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
* *
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
* *
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
110
NA
0
1
0
1
0
1
2
N
B
1
111
N
M
C
1 0
0 0 0 0
00
011
NA
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
N
B
0
100
N
M
C
0 0
0 0 0 0
00
100
NA
0
1
0
1
0
1
2
N
B
0
000
N
M
C
0 0
0 0 1 0
41
100
NA
1
0
1
0
2
N
B
0
100
N
M
C
0 0
0 0 1 0
41
1 0
1 1
1 1
1
1
1
1
0
1
Se observ c pe fiecare rnd, n locaii sunt doar dou tipuri de combinaii; dac locaiile (fiecrui
rnd) se mpart n dou grupe (dup coninut) este suficient o singur variabil binar pentru a le
adresa; avnd ns n vedere c aceste locaii (celecare conin aceleai combinaii binare) nu sunt grupate
omogen, sunt necesare mai multe tipuri / feluri de variabile binare de intrare care nu se modific
pentru cele dou grupe de pe fiecare linie (celelalte variabile binare de intrare care se modific sunt
evident redundante). Analiznd fiecare dintre liniile tabelului de maisus (n conformitate cu cele
menionate) se obine:
- linia 1: pt. X 1 =0 30, pt X 1 =1 F0;
- linia 2: pt. X 2 =0 20, pt X 2 =1 40;
- linia 3: pt. X 4 =0 30, pt X 4 =1 70;
- linia 4: intrri indiferente 80;
- linia 5: pt. X 3 =0 04, pt X 3 =1 84;
- linia 6: intrri indiferente -;
- linia 7: pt. X 3 =0 60, pt X 3 =1 E0;
- linia 8: intrri indiferente CA;
Pentru fiecare combinaie de valori ale variabilelor de stare A, B, C, pentru exemplul considerat,
exist o singur variabil deintrare determinant / semnificativ (celelalte dou avd valori
indiferente) care poate avea valoarea logic 0 sau 1 (cu o singur excepie n cazul creia toate
variabilele de intrare au valori indiferente); n funcie de aceste valori se selecteaz unul dintre cele dou
tipuri de coninut de locaie care corespunde unei combinaii a valorilor variabilelor A, B, C. Deoarece
pentru fiecare combinaie de valori ale variabilelor A, B, C exist o alt variabil de intrare
determinant / semnificativ se folosete un MUX la intrarea ROM-ului.
SUBPUNCTUL d):
Matricea programabil PLA (Programable Logic Array) este o structur LSI (Large Scale
Integration) care conine un nivel (sau o matrice) I i un nivel (matrice) SAU.
Spre deosebire de memoriile ROM la care matricea sau nivelul logic I este fix, fiind programabil
doar nivelul logic SAU, la structurile PLA sunt programabile ambele matrici.
Programarea PLA-ului se face prin tehnici asemntoare celor utilizate la memoriile ROM att n
cursul procesului de fabricaie ct i de ctre utilizator. n acest ultim caz se numete FPLA (Field/Fuse
PLA).
Pentru implementarea cu FPLA a mainii de stare n varianta cu mapare direct a cilor de
legtur / conexiune de stare, se analizeaz tabela ASM n vederea obinerii expresiilor funciilor NA,
NB, NC, M, P, Q, R (lundu-se n considerare valorile logice 1 coloanele corespunztoare). Ordinea
de completare a coloanelor FPLA-ului decurge din ordinea de parcurgere a tabelei ASM, de sus n jos.
Sinteza cu FPLA a mainii de stare, utilizndu-se maparea direct a cilor de legtur / conexiunilor
de stare
M A BC X 1 A BC X 1 ABC X 4 ABC X 4
P ABC
Q A BC X 3 A BC X 3
R P ABC
n figura de mai sus s-a reprezentat o structur de FPLA de dimensiuni 7x12x7. Schema logic are
7 intrri ( X 1 , X 2 , X 3 , X 4 ,A,B,C), matricea I conine 12 pori cu cte 14 intrri, iar matricea SAU
este prevzut cu 7 pori SAU cu 12 intrri. Numrul de ieiri este egal cu 7 (M,P,Q,R,NA,NB,NC). ns
aceast configuraie de FPLA nu este disponibil comercial, FPLA-urile cu cele mai mici dimensiuni
produse sunt cele n configuraie 8x16x8.
BIBLIOGRAFIE:
Suport curs Tehnici de proiectare cu circuite logice programabile
Site-uri folosite pentru cataloagele capsulelor din acest proiect.
1.
2.
3.