Circuite secveniale

* porile, mux, decodificatoare: ieirea depinde doar de intrare (circuite

combinionale)
* circuitele secveniale sunt circuite a cror ieire depinde att de intrare, ct i de
starea (ieirea) curent
Necesitate (ex. simplu): automat de vnzare
n plus, alte funcii eseniale n sistemele digitale: memorare, interfaare,
sincronizare, creerea de automate.
* D.p.v. constructiv: circuite regenerative - caracterizate prin faptul c au dou
stri electrice diferite i prin faptul c trecrea dintr-o stare n alta se face prin
proces regenerativ
* deosebiri:
- la circuitele neregenerative tensiunea de ieire depinde permanent de
tensiunea de intrare;
- la circuitele regenerative comutarea este iniiat de un impuls de declanare
(din exterior sau datorit ndeplinirii unei condiii de circuit), iar funcionarea
circuitului nu mai depinde n continuare de impulsul de comand;
* elemente necesare pentru un circuit regenerativ:
- surs de alimentare n curent continuu;
- amplificator cu reacie pozitiv (sau dispozitiv cu rezisten negativ);
- element de stocare temporar a energiei;
* dup timpul n care circuitul st n fiecare din cele dou stri:
- CBB;
- CBM;
- CBA;
- CBS CBB asimetric (trigger Schmitt).

Schema de principiu a unui CBB

pentru studiul condiiilor generale de funcionare a circuitelor regenerative,
se consider un amplificator cu reacie pozitiv format, de exemplu, din
dou inversoare:

- circuitul are dou stri stabile:

S1: V1 VoL V2 VoH
S2: V1

VoH V2 VoL

V1 VoL ;
V1 VoH .

- schimbarea strii: proces regenerativ dac amplificarea pe bucl este 1:

- starea iniial S1: V1 crete (perturbaie din exterior, de ex.) inversorul I2

intr n zona liniar V2 , inversorul I1 intr i el n zona liniar V1 crete i,

dac reacia pozitiv are caracter regenerativ, circuitul trece n starea S2; procesul
este n avalan.
* determinarea condiiei de funcionare regenerativ:
- se desface bucla de reacie:

- se deseneaz caracteristicile de transfer ale celor dou inversoare presupuse

identice;

- dac se nchide bucla de reacie, adic dac: vo vi (prima bisectoare) se

obin 3 puncte de funcionare, dac A 1: dou stabile (dup o variaie mic n
jurul punctului respectiv, se revine la starea iniial dup anularea perturbaiei) i
un punct de funcionare instabil (orice mic perturbaie la intrarea duce punctul de
funcionare n unul din cele dou puncte stabile:;

Recapitulare: Circuite basculante bistabile, implementate cu

pori logice
Circuite bistabile RS fr ceas

S
0
0
1
1

R
0
1
0
1

Qn
Qn-1
0
1
NEPERMIS

Circuite bistabile RS cu ceas, active pe nivel (Latch)

CLK
0
1
1

S R Qn
X X Qn-1
0 0 Qn-1
0 1 0

1
1

1
1

0 1
1 NEPERMIS

Circuite bistabile D cu ceas, active pe nivel (Latch)

CLK
0
1
1

D
X
0
1

Qn
Qn-1
0
1

Circuite bistabile JK cu ceas, active pe nivel (Latch)

CLK J K Qn
0
X X Qn-1
1
0 0 Qn-1

1
1
1

0
1
1

1 0
0 1
1 Qn-1\ (negat)

Circuite bistabile cu ceas, active pe front (Flip-flop) ex pt circ. D

QM

Timpi limit n CBB

Circuitele bistabile au ca date de catalog doi timpi limit n ceea ce privete
variaia semnalelor de intrare n raport cu CLK : tsetup i thold. Astfel, pentru a fi
garantat c este corect citit, intrarea trebuie s fie stabil cu cel puin tsetup nainte
ca semnalul CLK s devin activ, i trebuie s rmn aa cel puin thold dup ce
CLK a devenit activ. Altfel, dac semnalul CLK este activ i intrarea se schimb,
momentul n care ea se schimb trebuie s fie la cel puin tsetup dup ce CLK s-a
schimbat, iar CLK trebuie s rmn activ cel puin thold dup ce intrarea s-a
schimbat.
De asemenea, CBB sunt caracterizate de un timp de propagare (timpul necesar ca
ieirea s se schimbe atunci cnd intrarea s-a schimbat). n funcie de tipul
circuitului i de arhitectura lui intern, e posibil s mai apar i ali timpi limit.
Ex circ D tip flip-flop, master-slave

- tsetup este dat de tp prin master, a.. la apariia CLK valoarea lui Ds s fie cea
corect
- thold este dat de condiia ca D master s nu se schimbe nainte ca semnalul
CLK s fie negat i nici pn ce el nu se propag la ieirea porii 1.
Tipic, tsetup = (1.5-3) thold, dar ei depind de arhitectura intern a bistabililor D (care e
diferit de cea de principiu, din figura de mai sus).
Dac aceti timpi nu sunt respectai, nu este garantat c intrarea va fi prelucrat (c
ieirea se va schimba corespunztor).

Implementarea CBB
Pt circuitul D tip latch f. des folosit, pornind de la celula de baz:

- CLK=1 reacia ntrerupt, Q=D (dup propagarea prin inversoare)

- CLK = 0 intrarea este decuplat, se menine valoarea lui Q n bucl
Avantaj: doar 6 tranzistoare (2/ invertor) ! (schema cu pori 18 tranzistoare)
Problem: tranzistorul n transmite bine 0, (0V), dar nu 1 (n loc de Vdd este VddVp i lent)
Soluie:
Poarta de transmisie
Tranzistoarele n i p n paralel:
Regim staionar 1 logic n blocat, p deschis, Vo=Vin
Regim staionar 0 logic n deschis, p blocat, Vo=Vin
Regim dinamic 1 logic i n conduce iniial, apoi se
blocheaz

Schema CBB:

8 tranzistoare (n loc de 18). Funcionare bun. O dat ce D a fost citit, dac nu mai
apare un nou impuls CLK, valoarea lui D este meninut de bucla de reacie ct
timp circuitul e alimentat.
Implementarea de circuite active pe front (flip- flop)
A. Implementarea static:
- Folosind principiul Master-slave i schema de mai sus a bistabilului D

- Sunt n total 16 tranzistoare

- tsetup este dat de propagarea D pan la QM i meninerea lui (2tpinv+2tgate)
- thold este tpinv (pt. CLK) + tgate (pt. ca sigur QM s nu se schimbe)

- tp (in raport cu semnalul de clk) este propagarea QM la ieira lui QS, adic
2tpinv + tgate
B. Implentarea dinamic:
- Soluie agresiv pt reducerea nr. de tranzistoare

QM

- Funcionarea: bazat pe capacitile parazite CGS ale tranzistoarelor MOS

- Astfel, putem considera c la QM este conectat o capacitate parazit CM
(suma CGS pentru cele dou tranzistoare din slave) iar la Q o capacitate
parazit CS (suma CGS pentru circuitele la care bistabilul e conectat
acestea nu sunt reprezentate). Schema devine:

QM

CM

CS

- Dac D =0 i CLK=0, QM devine 1 capacitatea parazit dat de intrrile

n slave se ncarc
- Cand CLK=1, ieirea master intr n starea de mare impedan, iar
capacitatea CM rmne ncrcat, deci ieirea slave va trece n zero
(conduc tranzistoarele NMOS). Capacitatea CS se descarc, iar ieirea
bistabilului/ intrarea etajelor urmtoare este n 0 logic
- Cand CLK=1, CS rmne descrcat (chiar daca QM se schimb), deci la
ieire se pstreaz 0 logic
OBS Ideal, capacitile rmn ncrcate/ descrcate un timp infinit, n realitate
ele se descarc/ ncarc prin curenii de scpare ai tranzistoarelor (n stare blocat,
prin MOS trece un curent f.f. mic ntre dren i surs). n acest caz, tensiunea pe
condensator variaz spre o valoare de echilibru dat de divizorul de tensiune
format de cele 2 tranzistoare. Valoarea final depinde de caracteristicile reale ale
celor 2 tranzistoare, deci ajunge fie la 0 fie la 1 logic, aadar la funcionare
incorect.

De aceea, aceast schem funcioneaz corect dac tCLK<<tdescrcare. Ea se folosete

numai n (unele) blocuri interne din circuitele integrate. Cum tdescrcare este n
circuitele integrate de ordinul s, schema funcioneaz pentru tCLK de ord ns zeci
ns.
Deoarece schema este n permanen n regim dinamic (dat de ncrcarea/
descrcarea capacitilor parazite), aceast soluie se numete implementare
dinamic.
Avantaje:
- Dimensiune mult mai mic
- Timpi de setup i de propagare mai mici (doar ntrzierea printr-un singur
inversor)
Limitare: folosit doar n blocuri de circuit care sunt accesate suficient de des, a..
tCLK<<tdescrcare.
Pe acelasi principiu se pot construi si circuite combinationale dinamice!

Aplicaii ale circuitelor basculante bistabile

Regitri
Registru de deplasare/ registru serie-paralel
Schema (cu bistabili D) n cazul general pe n bii

La fiecare ceas activ (front pozitiv al semnalului CLK) fiecare bistabil citete
intrarea; biii se deplaseaz spre dreapta. Este folosit ca:
- registru de deplasare (shift), sau
- ca registru ce primete date serial (de la un port serial) i, dup n perioade de ceas
d la ieire (Q1-Qn) datele paralel (cuvnt)

Versiune complet include mecanismul de ncrcare paralel i selecie mod

ncrcare/ shift :

Shift\ (Load) =1 ncarc datele paralele

Shift\ (Load) =0 deplaseaz datele seriale (citind cite o nou data n 1)
Cel mai folosit: registrul parallel citete datele la fiecare front al ceasului i le
menine la ieire pn la urmtorul front

Folosit pentru interfaarea blocurilor (combinaionale) i obinerea de circuite

sincrone = circuite a cror stare se schimb doar la tranziiile ceasului
Ex blocul de adunare/ scdere pe n bii
- Intrrile trebuie meninute pn se calculeaz ieirile
- Ieirile devin corecte pe rnd (primul S0, ultimul Sn-1, datorit calculului
deplasrii)
- Dificil de gestionat
- Circuit sincron :
o intrrile sunt citite la o tranziie a ceasului (i meninute constante
pn la urmtoarea)
o ieirile sunt citite la tranziia ceasului = deci trebuie s fie stabile i
corecte mai repede dect o perioad de ceas
Acest principiu se poate aplica pentru orice bloc combinaional : n felul acesta
apare un circuit sincron, cu o stare bine precizat la orice tranziie 0 -> 1 a
ceasului.
n plus, prin interfaarea cu regitri, se poate implementa un sistem pipe-line, n
care fiecare bloc are intrrile meninute constant o perioad de ceas,

Numrtoare
- incrementeaz/ decrementeaz coninutul la fiecare clk activ
- pot fi:
o asincrone (intrarea de clk este ieirea unui alt bistabil)
o sincrone (toi bistabilii au acelai clk)
Numrtor asincron

td=1u

CLK
Q
Q1\
CLR
td=1u

A3
PRE

Q2

CLK
Q
Q2\
CLR
td=1u

A4
PRE Q3
D
Q
CLK
Q
Q3\
CLR
td=1u

Clear

PULSE(0 1 0 1p 1p 10n 100u 1) V1

Q1

Clear

CLK

A2
PRE

Clear

V2

A1
PRE Q0
D
Q
Q0\
CLK
Q
CLR

Clear

Clear

-se poate realiza cu practic orice bistabili, dar principiul e acelai

-schema identic pentru incrementare/ decrementare iesirea se citeste pe Q\,
respectiv pe Q
-asincron tranziia este dat de ieirea bistabilului, deci pentru bistabilul n apare o
ntrziere fa de clk = tp*n. Apar stari incorecte (de scurta durata)

PULSE(0 1 2u 1n 1n 5u 10u 30)

.tran 300u startup uic

Up Counter (luand Q\) Down luand Q! Atentie la conditiile initiale!

V(clk)

1.0V
0.5V
0.0V
1.0V

V(q0\)

0.5V
0.0V
1.0V

V(q1\)

0.5V
0.0V
1.0V

V(q2\)

0.5V
0.0V
1.0V

V(q3\)

0.5V
0.0V
0s

30s

60s

90s

120s

150s

180s

210s

240s

270s

V(clk)

1.0V
0.5V
0.0V
1.0V

V(q0\)

0.5V
0.0V
1.0V

V(q1\)

0.5V
0.0V
1.0V

V(q2\)

0.5V
0.0V
1.0V

V(q3\)

0.5V
0.0V
78s

81s

84s

87s

90s

93s

96s

99s

102s

105s

300s

Numrtor sincron
- toate bistabilele lucreaz pe clk
- ntrzierea nu se cumuleaz (este tp pentru fiecare bistabil de obicei
aceti timpi sunt egali, dac schema e implementat ntr-un integrat)
- timpii de propagare pentru pori sunt mai puin importani ieirile lor
trebuie s fie disponibile la urmtorul ceas

PULSE(0 1 0.1n 1p 1p 1000u 1010u 1)

A10

Clear

PULSE(0 1 0 1p 1p 0.1n 100u 1)

Clear

Q
Q0 D1 D
CLK
Q
CLK
Q
CLR
CLR
td=1n
td=1n

V2

D2

Q2
D

A3
PRE

D3

CLK
Q
CLR
td=1n

A4
PRE
Q3
D
Q
CLK
Q
CLR
td=1n

Clear

A2
PRE

td=0.3n
A7

Q1

Clear

D0

A1
PRE

td=0.3n
A5

td=0.3n
A9

Clear

V3

td=0.3n
A6

A8

Enable

clk
V1
.tran 300n startup uic

PULSE(0 1 2n 0.01n 0.01n 5n 10n 30)

Numarator crescator sincron. Trebuie initializat. Insensibil la tp (presupunem tp identic

Tp xor nu conteaza (da D la clk urmator)

Formele de und sunt artate n figura urmtoare.

Maini cu stri finite (automate secveniale)

Circuite cu mai multe stri, a cror funcionare depinde de starea curent i de

combinaia intrrilor. Astfel, n funcie de intrri automatul poate trece ntr-o nou
stare (din mulimea finit a strilor definite) i poate genera o alt ieire (sau
poate rmne n starea existent).
Aplicaii pentru implementarea de circuite de comand neprogramabile i (foarte
important) a multor blocuri din circuitele digitale, inclusiv din microprocesoare.
Ieirile pot depinde n mod direct fie exclusiv de starea circuitului (tip Moore), fie
direct de stare i de intrri (tip Mealy).
OBS Numrtoarele sunt i ele maini cu stri finite.

V(clk)

1.0V
0.5V
0.0V
1.0V

V(q0)

0.5V
0.0V
1.0V

V(q1)

0.5V
0.0V
1.0V

V(q2)

0.5V
0.0V
1.0V

V(q3)

0.5V
0.0V
0ns

30ns

60ns

90ns

120ns

150ns

180ns

210ns

240ns

270ns

82ns

84ns

86ns

88ns

V(clk)

1.0V
0.5V
0.0V
1.0V

V(q0)

0.5V
0.0V
1.0V

V(q1)

0.5V
0.0V
1.0V

V(q2)

0.5V
0.0V
1.0V

V(q3)

0.5V
0.0V
70ns

72ns

74ns

76ns

78ns

80ns

300ns