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Facultad: Ingeniera.
Escuela: Electrnica
Asignatura: DCD
Creada por: Ing. Miguel Flores
Objetivo General
Objetivos especficos
Introduccin Terica
Procedimiento
Gua
2.1.
Gua
Gua
2.3.
-- Archivo de configuracin
-- Nombre: synopsys_sim.setup
-- Configura el entorno para usar VCSmx
-- Se establece el directorio por defecto
DEFAULT: ./work_or_simple
-- Se establece la ubicacin de las libreras a utilizar
-- Para este caso son las libreras por defecto de Synopsys
IEEE : $VCS_HOME/linux/packages/IEEE/lib
SYNOPSYS : $VCS_HOME/linux/packages/synopsys/lib
-- Variables del simulador
ASSERT_STOP = ERROR
TIMEBASE = ps
TIME_RESOLUTION = 1 ps
Diseo de Circuitos Integrados Digitales
Gua
2.4.
2.5.
Realmente no es necesario ingresar toda la ruta para show_setup siempre y cuando el PATH est
correctamente configurado. Al correrlo, al final, debera aparecer lo siguiente:
TIME_RESOLUTION
= 1 ps
TIMEBASE
= ps
WORK
> DEFAULT
Ahora se realizar el anlisis de los archivos VHDL, mientras se encuentra en el directorio
donde se encuentran los archivos .vhd creados ingresar el comando:
$ vhdlan or_simple.vhd or_simple_tb.vhd -nc
2.6.
2.7.
Gua
2.8.
Nota: si se intenta arrancar la GUI sin haber corrido el paso 2.7, se tendr un mensaje error.
Ahora se puede verificar que se ha creado un archivo simv, el cual es ejecutable, y contiene el
cdigo compilado de los archivos VHDL con los que se haya invocado. En la ventana del DVE
seleccionar las seales que se quieren visualizar:
2.9.
Para seleccionar varias seales hay que mantener presionada la tecla Ctrl y hacer clic en todas las
seales que se deseen.
2.10.
Se hace clic derecho sobre las seales y se agregan las seales a una nueva ventana de ondas.
Gua
En la ventana que aparece se debe hacer Simulator> Start/continue y despus View>Zoom Full,
para ver la seal de salida.
2.11.
Al tener seleccionadas las seales, en la ventana del DVE, se pueden tener diversas vistas del
circuito que se est analizando:
2.12.
Gua
2.13.
#!/bin/sh -f
vhdlan \
or_simple.vhd \
or_simple_tb.vhd
En donde se muestra que hizo un anlisis para determinar las dependencias existentes entre los
diversos archivos que componen el proyecto y por tanto cre un script para correr el vhdlan con el
orden correcto de los archivos a llamar de acuerdo a su relacin con los dems.
2.14.
Gua
$ ./simv
Si se desea correr mostrando la GUI se debe hacer $ ./simv -gui, con lo que se obtiene los mismos
resultados que en el paso 2.8.
Tambin se pudo haber creado un script (por ejemplo compilar.csh) desde el principio
utilizando el editor de texto:
2.16.
#!/bin/csh -f
mkdir -p work_or_simple
vhdlan -nc -smart_order \
or_simple.vhd \
or_simple_tb.vhd
vcs or_simple_tb -debug_all
./simv -gui
Y para correrlo se ejecutara la orden:
$ source compilar.csh
Tambin se puede crear un script para eliminar todos los archivos y carpetas creados durante el
proceso de elaboracin y ejecucin de los archivos VHDL. Se puede nombrar como: limpiar.csh.
2.17.
Los archivos .csh creados pueden unirse en un solo Makefile para ser invocados todos de una
vez, el cual puede ser creado con el editor de texto (su nombre sera Makefile) un ejemplo de este
tipo de archivos sera:
2.19.
Gua
compilar:
mkdir -p work_or_simple
vhdlan -nc -smart_order \
or_simple.vhd \
or_simple_tb.vhd
vcs or_simple_tb -debug_all
correr:
./simv -gui
limpiar:
#Borrado de archivos intermedios y carpetas creadas en el proceso de elaboracin
#del ejecutable, adems del ejecutable
rm -rf .vdbg_* *.vpd *.vcd *.evcd *.log *.dump csrc* simv* ucli* DVEfiles*
# se borra el directorio de trabajo y otros elementos ms
rm -rf work_or_simple/* worklib_syn logfile.* rpt.*
rmdir work_or_simple
2.20.
Para invocarlo:
$ make compilar
$ make correr
$ make limpiar
Para realizar todo de una vez se puede invocar como:
$ make
2.21. Ahora se continuar con la sntesis, pero previo a esto se debe crear el directorio
work_or_simple_syn, y ahora se crea el archivo .synopsys_dc.setup (debe llevar el punto al inicio)
siempre en el mismo directorio del proyecto:
2.21.
Gua
2.22.
Gua
# Revisa que todas las partes del diseo actual estn disponibles
link
# modelo de cableado
# se selecciona el modo de autoajuste (para poder utilizar este modo la librera debe ser capaz
# de soportarlo).
set auto_wire_load_selection true
#libraries:
#------------------------------------------#- time unit: ns
#- voltage unit: V
#- current unit: uA
#- capacitive load unit: 1 f
#- wire load model: ForQA
#TYP
Diseo de Circuitos Integrados Digitales
Gua
#
# Para extraer informacin acerca de las libreras se puede usar:
# report_lib saed90nm_typ
# report_lib saed90nm_max
# report_lib saed90nm_min
# establece las cargas conectadas a los puertos de entrada
set sample_load [load_of saed90nm_typ/NAND2X1/IN1]
set_load [expr 5*$sample_load] [all_outputs]
# no usar buffers
set_dont_use saed90nm_typ/*BUF*
Gua
2.23.
Gua
2.25.
Al abrirlo aparece un pequeo smbolo en forma de compuerta en la parte superior izquierda del
explorador de jerarquas. Hacer clic derecho sobre el smbolo y escoger Schematic View, con ello
aparecer el esquemtico en forma de bloque, pero al hacer doble clic sobre l se abrir su vista a nivel
de compuerta:
2.26.
Gua
2.27.
2.28.
Anlisis de resultado
Gua
Bibliografa
Pedroni, Volnei A. Circuit Design and Simulation with VHDL (2nd Edition). (2010). MIT
Press, http://app.knovel.com/hotlink/toc/id:kpCDSVHDLN/circuit-design-simulation/circuit-designsimulation.
Internet.
Gua
Hoja de cotejo:
Alumno:
Estacin No:
GL:
Fecha:
EVALUACION
%
CONOCIMIENTO
25%
10%
APLICACIN
DEL
CONOCIMIENTO
25%
ACTITUD
TOTAL
15%
1-4
Conocimiento
deficiente de lo
visto en la
prctica
5-7
Conocimiento y
explicacin
incompleta de lo
visto en la
prctica.
8-10
Conocimiento
completo
y
explicacin clara
de lo visto en la
prctica
No tiene
actitud
proactiva.
100%
Actitud
propositiva y
con propuestas no
aplicables al
desarrollo de la
prctica.
Tiene actitud
proactiva y
sus propuestas son
concretas y
factibles.
Nota